一种晶圆级芯片封装方法及封装结构与流程

1.本发明涉及半导体器件封装技术领域，尤其涉及一种晶圆级芯片封装方法及封装结构。


背景技术：

2.目前，为了满足集成电路封装的更低成本、更可靠、更快及更高密度的目标，先进的封装方法主要采用晶圆级系统封装，与传统的系统封装相比，晶圆级系统封装是在晶圆上完成封装集成制程，具有大幅减小封装结构的面积、降低制造成本、优化电性能、批次制造等优势，可明显地降低工作量与设备的需求。
3.现有的晶圆级封装，多数采用硅通孔，该技术工艺复杂，硅孔的直径受到限制，通常控制在30微米以内；如果将硅孔做的比较大，硅孔内填充的金属在后期使用时受热膨胀，导致硅孔或绝缘层破裂。因此，只能将硅孔做得较小；但小硅孔内的绝缘物质沉积、阻挡层/种子层沉积、以及填充金属又会变得很困难。因此，工艺控制比较难把控，良率比较低，另外电路板上纵向堆叠多层结构，不利于封装的小型化。
4.因此，期待一种新的晶圆级封装结构及其制造方法，可以提高良率满足小型化的封装要求。


技术实现要素：

5.本发明的目的在于提供一种晶圆级芯片封装方法及封装结构，通过导电凸块来代替现有封装工艺中硅通孔工艺实现导电连接，省略了昂贵的硅通孔封装工艺，降低了封装成本。
6.为了实现上述目的，本发明提供一种晶圆级芯片封装方法，包括：
7.提供器件晶圆，所述器件晶圆包括相对的第一表面和第二表面，所述器件晶圆中具有若干个待封装芯片，所述待封装芯片具有暴露出所述第一表面的第一焊垫；
8.提供封盖基板，所述封盖基板中具有若干个导电互连结构，且所述封盖基板的下表面暴露出所述导电互连结构的第一外部连接端；
9.将所述互连层与所述器件晶圆的第一表面键合，使所述第一焊垫和所述第一外部连接端相对形成空隙；
10.在所述空隙中形成导电凸块，以电连接所述第一焊垫和所述第一外部连接端。
11.本发明还提供一种晶圆级芯片封装结构，包括：
12.提供器件晶圆，所述器件晶圆包括相对的第一表面和第二表面，所述器件晶圆中具有若干个待封装芯片，所述待封装芯片具有暴露出所述第一表面的第一焊垫；
13.提供封盖基板，所述封盖基板中具有若干个导电互连结构，且所述互连层背离所述衬底层的一侧暴露出所述导电互连结构的第一外部连接端；
14.将所述封盖基板与所述器件晶圆的第一表面键合，使所述第一焊垫和所述第一外部连接端相对形成空隙；
15.在所述空隙中形成导电凸块，以电连接所述第一焊垫和所述第一外部连接端。
16.本发明的技术方案的有益效果在于：提前制作具有导电互连结构的互连层，通过键合工艺将互连层与器件晶圆键合，并在空隙中形成导电凸块以电连接待封装芯片和导电互连结构，代替了现有封装工艺中通过硅通孔实现导电连接，省略了昂贵的tsv(硅通孔)封装工艺，降低了封装成本。
17.进一步的，通过电镀工艺形成导电凸块，提高了封装效率。
18.进一步的，通过这种键合方式能够有效地降低封盖基板和器件晶圆之间的应力，改善现有封装工艺过程中晶圆翘曲的问题，且有效地降低了封装成本。
19.进一步的，在互连层和衬底层之间形成释放层，释放该释放层去除衬底层，能够缩小芯片封装结构的封装尺寸。
附图说明
20.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
21.图1为本发明实施例1的晶圆级芯片封装方法的流程示意图；
22.图2至图12为本发明实施例1的晶圆级芯片封装方法中根据相应步骤分别对应的结构示意图；
23.图12为本发明实施例1的不包括空腔的晶圆级封装结构的结构示意图；
24.图11为本发明实施例2的晶圆级封装结构的结构示意图。
25.附图标记说明：
26.100、器件晶圆；101、第一表面；102、第二表面；103、待封装芯片；104、第一焊垫；200、初始支撑层；200’、键合层；201、空腔；300、封盖基板；301、衬底层；302、互连层；303、导电互连结构；304、第一外部连接端；305、开口；306、空隙；307、第二外部连接端；310、释放层；400、导电凸块；401、外部互连凸块；500、封装层。
具体实施方式
27.以下结合附图和具体实施例对本发明作进一步详细说明。根据下面的说明和附图，本发明的优点和特征将更清楚，然而，需说明的是，本发明技术方案的构思可按照多种不同的形式实施，并不局限于在此阐述的特定实施例。附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
28.在说明书和权利要求书中的术语“第一”“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换，例如可使得本文的本发明实施例能够以不同于本文的或所示的其他顺序来操作。类似的，如果本文的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序，且一些的步骤可被省略和/或一些本文未描述的其他步骤可被添加到该方法。若某附图中的构件与其他附图中的构件相同，虽然在所有附图中都可轻易辨认出这些构件，但为了使附图的说明更为清楚，本说明书不会将所有相同构件的标号标于每
一图中。
29.如果本文的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序，且一些的步骤可被省略和/或一些本文未描述的其他步骤可被添加到该方法。
30.实施例1
31.参考图1，本发明提供了一种晶圆级封装方法，包括：
32.s01：提供器件晶圆，器件晶圆包括相对的第一表面和第二表面，器件晶圆中具有若干个待封装芯片，待封装芯片具有暴露出所述第一表面的第一焊垫；
33.s02：提供封盖基板，封盖基板中具有若干个导电互连结构，且封盖基板的下表面暴露出所述导电互连结构的第一外部连接端；
34.s03：将封盖基板与器件晶圆的第一表面键合，使第一焊垫和第一外部连接端相对形成空隙；
35.s04：在空隙中形成导电凸块，以电连接第一焊垫和第一外部连接端。
36.参考图2至图10，根据本发明实施例1的一种晶圆级封装方法的步骤对应的结构示意图详细说明各步骤。
37.参考图2，执行步骤s01，提供器件晶圆100，器件晶圆100包括相对的第一表面101和第二表面102，器件晶圆100中具有若干个待封装芯片103，待封装芯片103具有暴露出第一表面101的第一焊垫104。
38.具体的，器件晶圆100中形成有多个待封装芯片103，形成有待封装芯片103的器件晶圆100为晶圆正面也就是第一表面101，背向晶圆正面101的面为晶圆背面也就是第二表面102。本实施例中，形成于器件晶圆100中的多个待封装芯片103可以为同一类型或不同类型的芯片。需要说明的是，器件晶圆100可以采用集成电路制作技术所制成，形成有例如n型金属氧化物半导体(n
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metal
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oxide
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semiconductor，nmos)器件和p型金属氧化物半导体(p
‑
metal
‑
oxide
‑
semiconductor，pmos)器件等，从而使器件晶圆100中至少集成一个待封装芯片103。
39.第一焊垫104可以是焊盘(pad)，但不限于焊盘，也可以是其他具有电连接功能的导电块。第一焊垫104的材料为导电材料。本实施例中，第一焊垫104的材料包括：铜、钛、铝、金、镍、铁、锡、银、锌或铬中的任意一种或多种。
40.参考图3，在器件晶圆100的第一表面100涂覆一层干膜并通过加热使得干膜固化成型，或者贴附一层干膜，以形成初始支撑层200。
41.参考图4a，对初始支撑层200(干膜)进行图形化工艺，去除器件晶圆100的待封装芯片103部分上表面的初始支撑层200，形成的键合层200’暴露出待封装芯片103以及暴露出部分第一焊垫104。本实施例中，干膜的厚度为20μm
‑
30μm。本领域技术人员可以根据初始支撑层200需要的强度或初始支撑层200的高度等参数自行选择。在其他实施例中，形成的键合层200’也可以暴露出全部第一焊垫104。
42.待封装芯片103具有功能区，封装方法还包括：形成贯穿键合层200’的空腔201，空腔201暴露出待封装芯片103的功能区。
43.具体的，通过刻蚀工艺形成贯穿键合层200’的空腔201，在封盖基板300与器件晶圆100键合之后，空腔201为密闭的空腔，空腔201为mems芯片的工作空腔。多个待封装芯片
103可以选自具有相同或不同的功能、用途及结构的mems芯片，包括陀螺仪、加速度计、惯性传感器、压力传感器、流量传感器、位移传感器、电场传感器、电场强度传感器、电流传感器、磁通传感器和磁场强度传感器、温度传感器、热流传感器、热导率传感器、光调制器、声音传感器、气体传感器、湿度传感器、离子传感器、生物传感器等中的至少一种。
44.参考图4b和图12，不在待封装芯片103的上方通过刻蚀键合层200’形成空腔201，在封盖基板300与器件晶圆100键合之后不具有空腔结构，不具备空腔的多个待封装芯片103可以包括逻辑芯片、存储芯片中的至少一种。
45.进一步的，本发明的晶圆键合方法改善了空腔结构，有效的降低封盖基板300和器件晶圆100的应力，改善了封装工艺过程中的晶圆翘曲问题。
46.参考图5和图6，执行步骤s02，提供封盖基板300，封盖基板300中具有若干个导电互连结构303，且封盖基板300的下表面暴露出导电互连结构303的第一外部连接端304。
47.具体的，封盖基板300包括上下叠置的互连层302和衬底层301，导电互连303结构位于互连层302中。
48.参考图5，形成封盖基板300的方法包括：提供衬底层301，在衬底层301上形成互连层302，在互连层302中形成导电互连结构303。其中，衬底层301可以为本领域技术人员熟知的任意合适的底材，例如可以是以下所提到的材料中的至少一种：硅(si)、锗(ge)、锗硅(sige)、碳硅(sic)、碳锗硅(sigec)、砷化铟(inas)、砷化镓(gaas)、磷化铟(inp)或者其它iii/v化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅(soi)、绝缘体上层叠硅(ssoi)、绝缘体上层叠锗化硅(s
‑
sigeoi)、绝缘体上锗化硅(sigeoi)以及绝缘体上锗(geoi)，或者还可以为双面抛光硅片(double side polished wafers，dsp)，也可为氧化铝等的陶瓷基底、石英或玻璃基底等。互连层301的材料可包括氧化硅、氮化硅、碳化硅和氮氧化硅等绝缘材料中的至少一种。本技术方案并不仅限于实施例1中互连层302和衬底层301叠置形成的封盖基板300，也包括其他多层叠置的封盖基板300。
49.参考图6，在互连层302远离衬底层301的一侧形成开口305，暴露出互连层302中的导电互连结构303，以用于在封盖基板300与器件晶圆100键合之后，在开口305和第一焊垫104之间形成导电凸块，用于电连接导电互连结构303和待封装芯片103。
50.参考图7，执行步骤s03，将互连层302与器件晶圆100的第一表面101键合，使第一焊垫104和第一外部连接端304相对形成空隙306。
51.具体的，空隙306为导电凸块提供形成空间，通过键合层200’实现互连层301与器件晶圆100的第一表面101键合，键合层200’部分覆盖第一焊垫104，也就是说定义了导电凸块的形成位置，围成了空隙306的边界，使得后续形成的导电凸块不能超越该边界，方便进行电镀工艺的控制，防止电镀工艺中导电凸块的横向外溢，并且省去了现有技术中的充填灌胶工艺，在后续进行塑封工艺时，塑封材料无需填充封盖基板300与器件晶圆100之间的间隙，节省了塑封工艺的用料和时间。本实施例中，空隙306的高度为5μm至200μm(例如：10μm、50μm、100μm)，在后续进行电镀工艺的过程中，不仅有利于使得电镀液容易进入空隙306内，还有利于避免由于空隙306的高度太大而导致电镀时间过长的问题，从而兼顾了电镀工艺的效率与良率。
52.参考图8，形成空隙306后、形成导电凸块400前或，形成导电凸块400后，封装方法还包括：去除衬底层301，即通过研磨工艺去除衬底层301。
53.或者参考图9c，互连层302与衬底层301之间设有释放层310，通过释放释放层310去除衬底层301。在封盖基板300的衬底层301上形成释放层310，然后在释放层310上形成互连层302，互连层302与器件晶圆100的第一表面101键合之后，通过释放释放层310去除衬底层301。去除衬底层301的工艺可以在形成导电凸块400前，也可以在形成导电凸块400后去除。本实施例采用的是在形成导电凸块400前，释放释放层310去除衬底层301。释放层310的材料可包括碳化硅和无定型碳中的一种或多种，也可利用化学气相沉积工艺成膜，然后通过加热方式释放释放层310。
54.在衬底层301上形成释放层310，再在释放层310上形成互连层302的封盖基板300的结构，以及在互连层302远离衬底层301的一侧形成开口305，暴露出互连层302中的导电互连结构303的第一外部连接端304，参考图9a和图9b。
55.在空隙306中形成导电凸块400之前，还包括通过切割工艺对封盖基板300进行切割处理，以分离出导电互连结构303。相较于传统dssp工艺，将普通切割方式变成半切模式，并将切割工艺步骤提前到电镀工艺前，还能够有效地避免因切割导致的电镀表面异常等工艺缺陷。
56.参考图10所示，在空隙306中形成导电凸块400，以电连接第一焊垫104和第一外部连接端304。
57.具体的，通过电镀工艺，在空隙306内形成导电凸块400，与通过现有技术焊接的方式实现电连接的方案相比，首先，本实施例利用电镀工艺实现导电互连结构303与待封装芯片103之间的电连接，工艺流程简单、效率高；其次，导电凸块400通过电镀工艺形成，导电凸块400与第一焊垫11以及第一外部连接端304之间均具有较好的连接性能，有利于提高封装结构的可靠性；而且，本实施例能够在实现所有的待封装芯片103与封盖基板300之间的键合之后，通过电镀工艺形成用于电连接每个待封装芯片103与第一外部连接端304之间的导电凸块400，相较于对每个待封装芯片103单独焊接以实现与第一外部连接端304之间的电连接，本实施例极大地提高了封装结构的形成效率；此外，与焊球的高度相比，导电凸块400的高度由空隙306的高度定义，导电凸块400易于实现更小的高度，从而减小封装结构的整体厚度，进而满足封装结构的薄型化和小型化的需求。
58.导电凸块400的材料包括：铜、钛、铝、金、镍、铁、锡、银、锌或铬中的任意一种或多种。本实施例中，导电凸块400的材料与导电互连结构303、第一焊垫104的材料相同，这样更容易在空隙306中形成导电凸块400。为了更容易形成导电凸块400，可以在第一焊垫104或第一外部连接端304上先形成材料层，材料层的材质与导电凸块400的材质相同。
59.本实施例中，电镀工艺包括化学镀。化学镀采用的镀液根据实际中需要形成的导电凸块400的材料以及第一焊垫104、导电互连结构303的材料确定。
60.本实施例中，化学镀包括：化学镀钯浸金，其中化学镍的时间为30分钟至50分钟，化学金的时间为4分钟至40分钟，化学钯的时间为7分钟至32分钟；或者，化学镍金，其中化学镍的时间为30分钟至50分钟，化学金的时间为4分钟至40分钟；或者，化学镍，其中化学镍的时间为30分钟至50分钟。
61.本实施例中，电镀工艺选择化学镀钯浸金(enepig)或化学镍金(enig)时，工艺参数可以参照表1。
62.表1
[0063][0064][0065]
本实施例中，在进行化学镀之前，为了更好的完成电镀工艺，可以先对第一焊垫104和第一外部连接端304的表面进行清洁，以去除第一焊垫104和第一外部连接端304表面的自然氧化层、提高第一焊垫104和第一外部连接端304的表面湿润度(wettability)；之后，可以进行活化工艺，促进镀层金属在待镀金属上的形核生长。
[0066]
参考图8和图10，去除衬底层301后，互连层302与第一外部连接端304相对的一侧表面暴露有第二外部连接端307，形成导电凸块400时或形成导电凸块400后，封装方法还包括：在第二外部连接端307上形成外部互连凸块401。
[0067]
参考图10，外部互连凸块401可以在形成导电凸块400时一起形成，也可以在形成导电凸块400后形成。本实施例中，在形成导电凸块400时一起形成外部互连凸块401，外部互连凸块401的材料和形成方法参考导电凸块400，在此不再详细赘述。通过外部互连凸块401与外部电路实现电连接。
[0068]
参考图11所示，本实施例的晶圆级芯片封装方法还可包括以下步骤：在互连层302上形成封装层500，封装层500覆盖互连层302和器件晶圆100上未形成导电凸块400的外围区域并暴露出部分外部互连凸块401。本实施例中，封装层500的材料为环氧树脂。环氧树脂具有收缩率低、粘结性好、耐腐蚀性好、电性能优异及成本较低等优点，因此广泛用作电子器件和集成电路的封装材料。在其他实施例中，封装层500的材料还可以为聚酰亚胺或硅胶等热固性材料。
[0069]
实施例2
[0070]
参考图11所示，本发明提供了一种晶圆级芯片封装结构，包括：
[0071]
器件晶圆100，器件晶圆100包括相对的第一表面101和第二表面102，器件晶圆100中具有若干个待封装芯片103，待封装芯片103具有暴露出第一表面101的第一焊垫104；
[0072]
互连层302，键合于第一表面101上，互连层302具有若干个导电互连结构303，互连层302的下表面暴露出导电互连结构的第一外部连接端，且第一外部连接端304和第一焊垫104相对设置；
[0073]
导电凸块400，设置于第一外部连接端304和第一焊垫104之间，电连接第一焊垫104和第一外部连接端304。
[0074]
具体的，器件晶圆100中形成有多个待封装芯片103，形成有待封装芯片103的器件晶圆100为晶圆正面101，背向晶圆正面101的面为晶圆背面102。本实施例中，形成于器件晶圆100中的多个待封装芯片103可以为同一类型或不同类型的芯片。待封装芯片103的类型参照实施例1。
[0075]
第一焊垫104可以是焊盘(pad)，但不限于焊盘，也可以是其他具有电连接功能的
导电块。第一焊垫104的材料为导电材料。本实施例中，第一焊垫104的材料包括：铜、钛、铝、金、镍、铁、锡、银、锌或铬中的任意一种或多种。
[0076]
本实施例中，为方便清楚地示意和说明，第一焊垫104的表面突出于待封装芯片103的表面作为示例。在其他实施例中，第一焊垫104可以齐平于待封装芯片103的表面，还可以凹陷于待封装芯片103的表面，从而在后续互连层302和器件晶圆100的键合后，第一焊垫104与第一外部连接端304相对所围成的空隙的高度更大，有利于增大导电凸块400的高度和形成空间。
[0077]
导电凸块400的材料包括：铜、钛、铝、金、镍、铁、锡、银、锌或铬中的任意一种或多种。本实施例中，导电凸块400的材料与导电互连结构303、第一焊垫104的材料相同。
[0078]
封装结构还包括键合层200’，键合层200’位于第一表面101和互连层302之间，通过键合层200’将互连层302和第一表面101键合。
[0079]
待封装芯片103具有功能区，封装结构还包括空腔201，空腔201贯穿于键合层200’并暴露出待封装芯片103的功能区。
[0080]
具体的，在封盖基板300与器件晶圆100键合之后，空腔201为密闭的空腔。多个待封装芯片103可以选自具有相同或不同的功能、用途及结构的mems芯片，也可以是cmos芯片、cis芯片、mlcc芯片、传感器模组芯片、mems芯片、滤波器芯片、逻辑芯片、存储芯片中的至少一种。
[0081]
本实施例中，互连层302与第一外部连接端304相对的一侧表面还暴露出所述导电互连结构的第二外部连接端307，第二外部连接端307上形成有外部互连凸块401。
[0082]
外部互连凸块401可以在形成导电凸块400时一起形成，也可以在形成导电凸块400后形成。本实施例中，在形成导电凸块400时一起形成外部互连凸块401，外部互连凸块401的材料和形成方法参考导电凸块400，通过外部互连凸块401与外部电路实现电连接。
[0083]
本实施例中，通过电镀工艺形成导电凸块400和外部互连凸块401。电镀工艺包括化学镀，化学镀采用的镀液根据实际中需要形成的导电凸块400、外部互连凸块401的材料和第一焊垫104以及导电互连结构303的材料确定。化学镀的具体工艺参数参照实施例1中的工艺参数，在此不再详细赘述。
[0084]
本实施例中，封装结构还包括封装层500，封装层500覆盖互连层302，并暴露出部分外部互连凸块401。
[0085]
本实施例中，封装层500的材料为环氧树脂。环氧树脂具有收缩率低、粘结性好、耐腐蚀性好、电性能优异及成本较低等优点，因此广泛用作电子器件和集成电路的封装材料。在其他实施例中，封装层500的材料还可以为聚酰亚胺或硅胶等热固性材料。
[0086]
互连层302为印刷电路板，将器件晶圆100直接键合在印刷电路板上，省去传统的键合在晶圆上的步骤，简化工艺，降低工艺难度。
[0087]
综上所述，提前制作具有导电互连结构303的互连层302，通过键合工艺将互连层302与器件晶圆100键合，并在空隙306中形成导电凸块400以电连接待封装芯片103和导电互连结构303，代替了现有封装工艺中通过硅通孔实现导电连接，省略了昂贵的tsv(硅通孔)封装工艺，降低了封装成本；同时通过电镀工艺形成导电凸块400，提高了封装效率；并且通过这种键合方式能够有效地降低封盖基板300和器件晶圆100之间的应力，改善现有封装工艺过程中晶圆翘曲的问题，且有效地降低了封装成本；在互连层302和衬底层301之间
形成释放层310，释放该释放层310去除衬底层301，能够缩小芯片封装结构的封装尺寸。
[0088]
需要说明的是，本说明书中的各个实施例均采用相关的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。
[0089]
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。