射频电源的校准方法、半导体工艺方法及设备与流程

1.本发明涉及半导体制造领域，具体地，涉及一种半导体工艺设备中射频电源的校准方法、半导体工艺方法及半导体工艺设备。


背景技术：

2.集成电路特征尺寸不断减小，其要求的加工工艺也越来越严格，其中一个很重要的要求是刻蚀产品的一致性问题，在工艺过程中，对于同一型号的机台，所有工艺腔室的工艺结果一致性均需做严格要求，以避免由于各腔室的一致性问题造成的工艺风险，因此不同腔室间需要通过严格的过程管控，实现工艺结果一致性。
3.电感耦合等离子体刻蚀是目前集成电路领域常见的刻蚀方法，现有的电感耦合等离子体设备如图1所示，其包括工艺腔室13、上射频电源1和下射频电源5，其中，在工艺腔室13中设置有用于承载晶圆9的基座10(例如为静电卡盘)，下射频电源5通过下匹配器4与该基座10电连接，用以向基座10加载偏压功率。并且，工艺腔室13的顶部设置有介质窗8，且在该介质窗8的上方设置有上电极，该上电极包括电感耦合线圈的外线圈6和内线圈7，二者均与电流分配单元3电连接，上射频电源1通过上匹配器2与该电流分配单元3电连接，用于通过匹配器2和电流分配单元3将射频功率加载至外线圈6和内线圈7，射频能量通过介质窗8耦合至工艺腔室13中。此外，在介质窗8上还设置有喷嘴12，用于向工艺腔室13中通入工艺气体。上述射频能量能够激发工艺气体产生等离子体11。
4.另外，上述电感耦合等离子体设备还包括锁相电缆14，其两端分别与上射频电源1和下射频电源5电连接，在这种情况下，通常将上射频电源1和下射频电源5中的一者定义为主电源(master)，另一者定义为从电源(slave)。通过调节上射频电源1和下射频电源5输出波形的相位差，即共同激励(common exciter,cex)锁相角度，可以调节工艺腔室13的上电极和下电极之间在晶圆9表面的耦合相位差，从而影响晶圆9上方的离子能量和鞘层电势，进而改变晶圆9的刻蚀速率以及map分布，也就是说，cex锁相角度的变化可直接影响刻蚀速率(er，etch rate)以及map分布。
5.但是，对于不同的工艺腔室而言，即使锁相电缆14的长度、设定的cex锁相角度以及上射频电源1和下射频电源5分别与上匹配器2和下匹配器4之间的电缆长度均一致，也无法保证上述耦合相位差一致，这是因为：受到上、下电极回路中匹配器、线圈、下电极及相关的分布寄生参数的影响，不同的工艺腔室之间的一些相移因素(例如上匹配器2的输入端与介质窗8下方之间的相移，下匹配器4的输入端与下电极上方之间的相移等)的一致性是无法保证的，从而无法保证不同的工艺腔室之间的工艺结果一致性。


技术实现要素：

6.本发明旨在至少解决现有技术中存在的技术问题之一，提出了一种半导体工艺设备中射频电源的校准方法、半导体工艺方法及半导体工艺设备，其可以实现不同的工艺腔室之间的工艺结果一致性。
7.为实现本发明的目的而提供一种半导体工艺设备中射频电源的校准方法，所述半导体工艺设备包括工艺腔室、上射频电源和下射频电源，所述工艺腔室中设置有用于承载晶圆的基座，所述上射频电源用于激发所述工艺腔室中的工艺气体形成等离子体，所述下射频电源用于向所述基座加载射频偏压；其特征在于，所述校准方法包括：
8.对于一个工艺步骤，获取该工艺步骤中所述上射频电源与所述下射频电源的共同激励锁相角度的设定值；
9.根据预设的所述共同激励锁相角度的校准值对所述设定值进行校准，以确定所述共同激励锁相角度的实际值，所述校准值为在预设工艺条件下所述晶圆表面的偏压值最小时对应的所述共同激励锁相角度的值；
10.其中，根据以下公式对所述设定值进行校准：
11.若α θ＜360
°
，则m＝α θ；
12.若α θ≥360
°
，则m＝α θ
‑
360
°
；
13.其中，m为所述实际值；α为所述设定值；θ为所述校准值。
14.可选的，通过以下步骤确定所述校准值：
15.获得在所述预设工艺条件下所述共同激励锁相角度与所述晶圆表面的偏压值的对应关系曲线；
16.基于所述对应关系曲线，确定与所述偏压值的最小值及其对应的所述共同激励锁相角度的值。
17.可选的，所述获得在所述预设条件下所述共同激励锁相角度与所述晶圆表面的偏压值的对应关系曲线，具体包括：
18.采用所述预设工艺条件对所述工艺腔室分别进行多次测试工艺，并在进行多次所述测试工艺的过程中，按时间先后顺序依次设定多个所述共同激励锁相角度的测试值，并在每次设定之后采集和存储对应的所述晶圆表面的偏压值；其中，当次设定的所述测试值比上一次设定的所述测试值增加指定差值，且第一次设定的所述测试值为0
°
，最后一次设定的所述测试值为360
°
；
19.根据各个所述测试值和对应的各个所述偏压值，获得所述共同激励锁相角度与所述晶圆表面的偏压值的对应关系曲线。
20.可选的，所述按时间先后顺序依次设定多个所述共同激励锁相角度的测试值，并在每次设定之后采集和存储对应的所述晶圆表面的偏压值，具体包括：
21.按时间先后顺序依次设定多个所述共同激励锁相角度的测试值；
22.在每次设定一个所述测试值之后，且在设定下一个所述测试值之前，当所述上射频电源与所述下射频电源均实现阻抗匹配时，每经过预设时间间隔采集所述晶圆表面的偏压值，直至采集到的所述偏压值的数量达到预设数量，然后计算所述预设数量的所述偏压值的平均值，并进行存储。
23.可选的，所述根据各个所述测试值和对应的各个所述偏压值，获得所述共同激励锁相角度与所述晶圆表面的偏压值的对应关系曲线，具体包括：
24.根据各个所述测试值和对应的各个所述偏压值，拟合获得所述对应关系曲线。
25.可选的，所述在进行所述测试工艺的过程中，按时间先后顺序依次设定多个所述共同激励锁相角度的测试值，具体包括：
26.在进行多次所述测试工艺的过程中，始终将所述上射频电源与所述下射频电源中的一者输出波形的相位角维持在0
°
，并按时间先后顺序依次将所述上射频电源与所述下射频电源中的另一者输出波形的相位角设定为多个所述测试值。
27.可选的，在进行所述测试工艺的过程中，将所述上射频电源输出波形的相位角维持在0
°
，并按时间先后顺序依次将所述下射频电源输出波形的相位角设定为多个所述测试值。
28.作为另一个技术方案，本发明还提供一种半导体工艺方法，包括至少一个涉及等离子体激发和射频偏压加载的工艺步骤，其特征在于，所述半导体工艺方法，具体包括：
29.在所述工艺步骤开始时，采用本发明提供的上述校准方法，获得所述实际值；
30.基于所述实际值执行所述工艺步骤。
31.可选的，所述基于所述实际值执行所述工艺步骤，包括：
32.将所述上射频电源与所述下射频电源中的一者输出波形的相位角设定为0
°
；
33.将另一者输出波形的相位角的设定为所述实际值。
34.作为另一个技术方案，本发明还提供一种半导体工艺设备，包括控制器、工艺腔室、上射频电源和下射频电源，所述工艺腔室中设置有用于承载晶圆的基座，所述上射频电源用于激发所述工艺腔室中的工艺气体形成等离子体，所述下射频电源用于向所述基座加载射频偏压，其特征在于，所述控制器用于采用本发明提供的上述半导体工艺方法对晶圆进行工艺加工。
35.可选的，还包括锁相电缆，所述锁相电缆的两端分别与所述上射频电源和所述下射频电源电连接。
36.本发明具有以下有益效果：
37.本发明提供的半导体工艺设备中射频电源的校准方法、半导体工艺方法及半导体工艺设备的技术方案，对于一个工艺步骤，获取该工艺步骤中上射频电源与下射频电源的共同激励锁相角度的设定值；根据预设的共同激励锁相角度的校准值对上述设定值进行校准，确定该共同激励锁相角度的实际值，其中，校准值为在预设工艺条件下晶圆表面的偏压值最小时对应的共同激励锁相角度的值。通过对上述共同激励锁相角度的设定值进行上述校准，可以实现不同工艺腔室在该设定值相同时，工艺腔室的上电极和下电极之间在晶圆表面的耦合相位差趋于一致，从而可以提高不同的工艺腔室之间的工艺结果一致性。
附图说明
38.图1为现有的电感耦合等离子体设备的结构示意图；
39.图2为耦合相位差的影响因素的示意图；
40.图3为本发明实施例提供的半导体工艺设备中射频电源的校准方法的流程框图；
41.图4为耦合相位差与偏压值和刻蚀速率的对应关系曲线图；
42.图5为本发明实施例采用的确定校准值的流程框图；
43.图6a为现有技术中不同工艺腔室采用相同的设定值时耦合相位差与偏压值的对应关系曲线图；
44.图6b为本实施例中不同工艺腔室采用相同的设定值时耦合相位差与偏压值的对应关系曲线图；
45.图7为本发明实施例采用的获得共同激励锁相角度与晶圆表面的偏压值的对应关系曲线的流程框图；
46.图8为本发明实施例采用的在测试工艺中获取偏压值的流程框图；
47.图9为本发明实施例采用的关于cex锁相角度的测试值和偏压值的拟合曲线图；
48.图10为本发明实施例提供的半导体工艺方法的流程框图；
49.图11为本发明实施例提供的半导体工艺方法中获得实际值的流程框图。
具体实施方式
50.为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图来对本发明实施例提供的半导体工艺设备中射频电源的校准方法、半导体工艺方法及半导体工艺设备进行详细描述。
51.本实施例提供一种半导体工艺设备中射频电源的校准方法，该半导体工艺设备以图1示出的电感耦合等离子体设备为例，包括工艺腔室13、上射频电源1和下射频电源5。其中，工艺腔室13中设置有用于承载晶圆9的基座10，上射频电源1用于激发工艺腔室13中的工艺气体形成等离子体，下射频电源5用于向基座10加载射频偏压。
52.上射频电源1耦合至工艺腔室13内的能量包括容性耦合和感性耦合两部分，而下射频电源5耦合至工艺腔室13内的能量主要为容性耦合能量。通过调节上射频电源1和下射频电源5输出波形的相位差，即共同激励(common exciter,cex)锁相角度，可以调节工艺腔室13的上电极(包含上匹配器2、隔离腔连接条、线圈等结构)和下电极(包含下匹配器4、基座10、对地电容、分布电阻等结构)之间在晶圆9表面的耦合相位差，该耦合相位差能够影响晶圆上方的离子能量和鞘层电势，达到调节等离子体的角向分布状态，进而改变待加工工件的刻蚀速率以及map分布的目的，也就是说cex锁相角度可直接影响刻蚀速率(er，etch rate)以及map分布。
53.在实际应用中，以图2示出的电感耦合等离子体设备为例，如图2所示，工艺腔室的上电极和下电极之间在晶圆表面的耦合相位差通常由以下几个影响因素共同决定：
54.因素一：上射频电源1与上匹配器2的输入端之间的相移x，其大小与二者之间的线缆有关；
55.因素二：下射频电源5与下匹配器4的输入端之间的相移y，其大小与二者之间的线缆有关；
56.因素三：上射频电源1与下射频电源5之间的锁相电缆的长度以及二者之间的cex锁相角度的叠加相移z；
57.因素四：上匹配器2的输入端与介质窗8的下表面之间的相移m，其大小与上匹配器2、隔离腔连接条、线圈等结构有关；
58.因素五：下匹配器4的输入端与基座10的上表面之间的相移n，其大小与下匹配器4、基座10、对地电容、分布电阻等结构有关。
59.对于不同的工艺腔室而言，只有以上五个影响因素的叠加相移差完全相同，才可以实现工艺腔室的上电极和下电极之间在晶圆表面的耦合相位差一致。但是，上述五个因素中，只有相移x、y和z可以实现定量分析(线缆具有固定的物理长度，可以换算为固定的相位角度)，从而可以实现不同工艺腔室之间的相移x、y和z的一致性。但是，相移m和n由于涉
及多种硬件叠加，无法直接量化其相位角度关系，从而无法保证不同工艺腔室之间的相移m和n的一致性，因此即使相移x、y和z相同，也无法保证不同工艺腔室之间的上电极和下电极之间在晶圆表面的耦合相位差的一致性。
60.为了解决上述问题，请参阅图3，本实施例提供的半导体工艺设备中射频电源的校准方法包括：
61.s101、对于一个工艺步骤，获取该工艺步骤中上射频电源1与下射频电源5的共同激励锁相角度的设定值；
62.上述共同激励锁相角度的设定值可以通过分别对上射频电源1与下射频电源5输出波形的相位角进行设定而获得，例如，若上射频电源1输出波形的第一相位角的设定值为0
°
，下射频电源5输出波形的第二相位角的设定值为5
°
，则上述共同激励锁相角度的设定值为5
°
。
63.在实际应用中，可以在进行一个工艺步骤的过程中保持共同激励锁相角度不变，即，一个工艺步骤对应一个设定值。或者，也可以将工艺步骤划分为多个时段，每个时段在其工艺时间内保持共同激励锁相角度不变，即，一个工艺步骤中的多个时段分别对应多个设定值，而不同时段对应的设定值不同，后者有利于调节晶圆上方的等离子体分布，使整个工艺步骤的等离子体角向分布整体平均化。
64.s102、根据预设的共同激励锁相角度的校准值对上述设定值进行校准，以确定该共同激励锁相角度的实际值。
65.在经校准之后，是基于上述实际值执行上述工艺步骤。
66.并且，上述校准值为在预设工艺条件下晶圆表面的偏压值最小时对应的共同激励锁相角度的值。其中，可以根据以下公式对上述设定值进行校准：
67.若α θ＜360
°
，则m＝α θ；
68.若α θ≥360
°
，则m＝α θ
‑
360
°
；
69.其中，m为上述实际值；α为上述设定值；θ为上述校准值。
70.图4为耦合相位差与偏压值和刻蚀速率的对应关系曲线图。如图4所示，偏压值vdc是指在进行半导体工艺方法的过程中，晶圆表面上的偏压值。当晶圆表面cex(即，工艺腔室的上电极和下电极之间在晶圆表面的耦合相位差)变化时，该偏压值vdc(以及刻蚀速率er)的大小也随之变化，由图4可以看出，当耦合相位差为0
°
时，对应的偏压值vdc为最小值vdcmin，对应的刻蚀速率er为最小值ermin；当耦合相位差为180
°
时，对应的偏压值vdc为最大值vdcmax，对应的刻蚀速率er为最大值ermax。当耦合相位差为0
°
时，对应的晶圆表面的偏压值为最小值vdcmin，基于此，通过将上述校准值设置为与最小值vdcmin对应的共同激励锁相角度的值，在采用相同的预设工艺条件和相同的设定值执行工艺步骤时，可以使不同的工艺腔室在晶圆表面的偏压值为最小值vdcmin时的耦合相位差均为0
°
，从而可以实现不同工艺腔室的耦合相位差趋于一致，进而可以提高不同的工艺腔室之间的工艺结果一致性。
71.在一些可选的实施例中，如图5所示，可以通过以下步骤确定上述校准值θ：
72.s201、获得在预设工艺条件下共同激励锁相角度与晶圆表面的偏压值的对应关系曲线；
73.s202、基于上述对应关系曲线，确定与偏压值的最小值及其对应的共同激励锁相
角度的值。
74.图6a为现有技术中不同工艺腔室采用相同的设定值时耦合相位差与偏压值的对应关系曲线图；图6b为本实施例中不同工艺腔室采用相同的设定值时耦合相位差与偏压值的对应关系曲线图。对比图6a和图6b可知，当5个不同的工艺腔室采用相同的预设工艺条件和相同的cex锁相角度的设定值α时，若该设定值α未经过校准，即，基于该设定值α执行工艺步骤，则如图6a所示，5个不同的工艺腔室在进行工艺步骤时，在晶圆表面的偏压值vdc为最小值vdcmin时的耦合相位差(即，晶圆表面cex)分别为a1
‑
a5，且大小均不相同，而5个不同的工艺腔室的对应关系曲线也存在较大偏差，从而造成耦合相位差的一致性较差。
75.若设定值α经过校准，即，基于校准后获得的实际值m执行工艺步骤，则如图6b所示，5个不同的工艺腔室在进行工艺步骤时，在晶圆表面的偏压值vdc为最小值vdcmin时的耦合相位差相同，均为0
°
，而5个不同的工艺腔室的对应关系曲线的重合度相对于图6a明显提高，从而可以实现不同工艺腔室的耦合相位差趋于一致，进而可以提高不同的工艺腔室之间的工艺结果一致性。
76.在一些实施例中，可选的，如图7所示，上述步骤s201具体包括：
77.s2011、采用预设工艺条件对一工艺腔室分别进行多次测试工艺；
78.以图1示出的电感耦合等离子体设备为例，上述测试工艺的流程主要包括：向工艺腔室通入工艺气体，并开启上射频电源1和下射频电源5，以实现等离子体启辉。测试工艺采用工艺参数例如为：工艺气体包括氩气(ar)，且流量为200sccm；上射频电源1输出的射频功率为300w；下射频电源5输出的偏压功率为50w；腔室压力为15mt。上述测试工艺可以不使用晶圆。
79.不同的工艺腔室均采用相同的预设工艺条件进行测试工艺，具体是指采用相同的工艺参数。
80.上述步骤s2011中，在进行上述测试工艺的过程中，按时间先后顺序依次设定多个cex锁相角度的测试值，并在每次设定之后采集和存储对应的晶圆表面的偏压值；其中，当次设定的测试值比上一次设定的测试值增加指定差值，且第一次设定的测试值为0
°
，最后一次设定的测试值为360
°
。
81.例如，若上述指定差值为5
°
，则第一次设定的测试值为0
°
，第二次设定的测试值为5
°
，第三次设定的测试值为10
°
，第四次设定的测试值为15
°
，依次类推，直至最后一次设定的测试值为360
°
。
82.在一些实施例中，为了提高测试精度，可选的，上述步骤s2011具体包括：
83.按时间先后顺序依次设定多个cex锁相角度的测试值；
84.在每次设定上述测试值之后，且在设定下一个测试值之前，当上射频电源1和下射频电源5均实现阻抗匹配时，每经过预设时间间隔采集上述晶圆表面的偏压值，直至采集到的偏压值的数量达到预设数量，然后计算该预设数量的偏压值的平均值，并进行存储。这样，可以提高测试精度，获得更准确的偏压值。
85.上述预设数量和预设时间间隔可以根据具体的测试精度要求自由设定。
86.在一些实施例中，可选的，上述步骤s2011具体包括：
87.以图1示出的电感耦合等离子体设备为例，在进行上述测试工艺的过程中，始终将上射频电源1和下射频电源5中的一者输出波形的第一相位角维持在0
°
，并按时间先后顺序
依次将上射频电源1和下射频电源5中的另一者输出波形的第二相位角设定为多个测试值，由于上述第一相位角为0
°
，该测试值与上射频电源1和下射频电源5的共同激励锁相角度(第二相位角与上述第一相位角的差值)相等。
88.具体地，如图8所示，在测试工艺开始时，始终将上射频电源1输出波形的第一相位角维持在0
°
，并按时间先后顺序依次将下射频电源5输出波形的第二相位角设定为多个测试值。例如，若上述指定差值为5
°
，则按时间先后顺序依次将上述第二相位角设定为0
°
，5
°
，10
°
，...，360
°
。在每次设定第二相位角的测试值之后，采集和存储对应的晶圆表面的偏压值。
89.s2012、根据各个测试值和对应的各个偏压值，获得上述cex锁相角度与晶圆表面的偏压值的对应关系曲线。
90.获得上述对应关系曲线的方法可以有多种，例如，可以根据各个测试值和对应的各个偏压值，拟合获得上述对应关系曲线。该对应关系曲线例如如图9所示，横坐标为cex锁相角度的校准值θ；纵坐标为晶圆表面的偏压值vdc。
91.本发明实施例提供的半导体工艺设备中射频电源的校准方法，通过对上述共同激励锁相角度的设定值进行上述校准，可以实现不同工艺腔室在该设定值相同时，工艺腔室的上电极和下电极之间在晶圆表面的耦合相位差趋于一致，从而可以提高不同的工艺腔室之间的工艺结果一致性。
92.作为另一个技术方案，本发明实施例还提供一种半导体工艺方法，其包括至少一个涉及等离子体激发和射频偏压加载的工艺步骤。例如，以图1示出的电感耦合等离子体设备为例，在进行上述工艺步骤时，需要开启上射频电源1激发工艺腔室13中的工艺气体形成等离子体，以及开启下射频电源5向基座10加载射频偏压。
93.具体地，请参阅图10，本发明实施例提供的半导体工艺方法，包括：
94.s1、在上述工艺步骤开始时，采用本发明实施例提供的上述校准方法，获得上述实际值m；
95.s2、基于上述实际值执行工艺步骤。
96.在一些实施例中，可选的，上述步骤s2，具体包括：
97.将上射频电源1与下射频电源5中的一者输出波形的相位角设定为0
°
；
98.将上射频电源1与下射频电源5中的另一者输出波形的相位角的设定为上述实际值m。
99.在完成上述实际值m的设定之后，开始执行上述工艺步骤。
100.在一些实施例中，可选的，半导体工艺方法包括n个工艺步骤，并在每个工艺步骤开始时，获得与当前工艺步骤对应的实际值m。
101.在上述步骤s1中，不同工艺腔室均采用相同的设定值α，且通过调用各自的预设的校准值θ，并利用上述公式(即，若α θ＜360
°
，则m＝α θ；若α θ≥360
°
，则m＝α θ
‑
360
°
)，计算获得上述固定值m。
102.也就是说，各个工艺步骤对应的设定值α是在该半导体工艺方法采用的工艺配方中预先设定的，且不同的工艺腔室均设定相同的设定值α；在此基础上，在每个上述工艺步骤开始时，调用各自的校准值θ，并利用上述公式即可计算获得上述固定值m，这样，无需对不同工艺腔室的工艺步骤对应的设定值单独进行校准，而仅需在每个上述工艺步骤开始时
进行上述调用过程即可自动完成对cex锁相角度的设定值的校准。
103.具体地，如图11所示，该半导体工艺方法具体包括：
104.在第一个工艺步骤step1开始之前，将上射频电源1与下射频电源5中的一者(例如上射频电源1)输出波形的第一相位角维持在0
°
；将上射频电源1与下射频电源5中的另一者(例如下射频电源5)输出波形的第二相位角(等于共同激励锁相角度α)设定为0
°
；
105.开始第一个工艺步骤step1，设定第二相位角为m1；
106.其中，第二相位角m1满足下述条件：
107.若α1 θ＜360
°
，则m1＝α1 θ；
108.若α1 θ≥360
°
，则m＝α1 θ
‑
360
°
；
109.上述α1为第一个工艺步骤step1对应的共同激励锁相角度的设定值。
110.待第一个工艺步骤step1结束之后，开始第二个工艺步骤step2，设定第二相位角为m2，该m2的条件与上述m1相类似。
111.依次类推，直至第n个工艺步骤stepn结束。
112.综上所述，本实施例提供的半导体工艺方法，通过在每个工艺步骤对设定值α进行上述校准，可以实现不同工艺腔室在该设定值相同时，工艺腔室的上电极和下电极之间在晶圆表面的耦合相位差趋于一致，从而可以提高不同的工艺腔室之间的工艺结果一致性。
113.作为另一个技术方案，本实施例还提供一种半导体工艺设备，该半导体工艺设备以图1示出的电感耦合等离子体设备为例，包括控制器(图中未示出)、工艺腔室13、上射频电源1和下射频电源5。其中，工艺腔室13中设置有用于承载晶圆9的基座10，上射频电源1用于激发工艺腔室13中的工艺气体形成等离子体，下射频电源5用于向基座10加载射频偏压。
114.上述控制器用于采用本发明实施例提供的上述半导体工艺方法对晶圆进行工艺加工。
115.在一些实施例中，可选的，上述半导体工艺设备还包括锁相电缆14，其两端分别与上射频电源1和下射频电源5电连接，通过调节上射频电源1和下射频电源5输出波形的相位差，即共同激励(common exciter,cex)锁相角度，可以调节工艺腔室13的上电极和基座10之间在晶圆9表面的耦合相位差，从而影响晶圆9上方的离子能量和鞘层电势，进而改变晶圆9的刻蚀速率以及map分布，也就是说，cex锁相角度的变化可直接影响刻蚀速率(er，etch rate)以及map分布。
116.可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。