半导体器件的制作方法

1.本公开涉及半导体器件。


背景技术：

2.近来，随着信息介质的迅速普及，半导体器件的功能也已经被显著发展。在半导体产品中，制造和/或操作中的低成本有利于确保竞争力，产品的高集成有利于产品的小型化。为了高集成，正在按比例缩小半导体器件。
3.另一方面，随着节距尺寸减小，有益的是减小元件/信号线之间的电容并确保半导体器件中的接触之间的电稳定性。


技术实现要素：

4.本公开的方面提供一种半导体器件，该半导体器件能够通过不同地形成分别设置在不同区域中的晶体管的栅极结构的功函数膜的厚度和高度而有效地控制不同区域中的晶体管的阈值电压(vt)。
5.根据本公开的一示范性实施方式，提供一种半导体器件，该半导体器件包括：基板，包括第一区域和第二区域；第一栅极结构，在基板的第一区域上沿第一方向延伸，该第一栅极结构包括第一栅极绝缘膜和设置在第一栅极绝缘膜上的第一功函数膜；以及第二栅极结构，在基板的第二区域上沿第一方向延伸，该第二栅极结构包括第二栅极绝缘膜和设置在第二栅极绝缘膜上的第二功函数膜，其中第一功函数膜在与第一方向交叉的第二方向上的第一厚度不同于第二功函数膜在第二方向上的第二厚度，其中第一功函数膜在垂直于第一方向和第二方向的第三方向上的第一高度不同于第二功函数膜在第三方向上的第二高度。
6.根据本公开的一示范性实施方式，提供一种半导体器件，该半导体器件包括：基板，包括第一区域和第二区域；第一栅极结构，在基板的第一区域上沿第一方向延伸，该第一栅极结构包括第一功函数膜和设置在由第一功函数膜限定的第一凹陷内的第一填充导电膜；以及第二栅极结构，在基板的第二区域上沿第一方向延伸，该第二栅极结构包括第二功函数膜和设置在由第二功函数膜限定的第二凹陷内的第二填充导电膜，其中设置在第一凹陷内的第一填充导电膜在与第一方向交叉的第二方向上的第一宽度不同于设置在第二凹陷内的第二填充导电膜在第二方向上的第二宽度，其中第一功函数膜在垂直于第一方向和第二方向的第三方向上的第一高度不同于第二功函数膜在第三方向上的第二高度。
7.根据本公开的一示范性实施方式，提供一种半导体器件，该半导体器件包括：基板，包括nmos区域和pmos区域；第一有源图案，在基板的nmos区域上沿第一方向延伸；第一栅极结构，在nmos区域的第一有源图案上在与第一方向相交的第二方向上延伸，该第一栅极结构包括第一栅极绝缘膜、共形地形成在第一栅极绝缘膜上的第一功函数膜以及设置在第一功函数膜上的第一填充导电膜；第二有源图案，在基板的pmos区域上沿第一方向延伸；第二栅极结构，在pmos区域的第二有源图案上沿第二方向延伸，该第二栅极结构包括第二
栅极绝缘膜、共形地形成在第二栅极绝缘膜上的第二功函数膜以及设置在第二功函数膜上的第二填充导电膜；第一源极/漏极区，设置在第一栅极结构的至少一侧；以及第二源极/漏极区，设置在第二栅极结构的至少一侧，其中第一功函数膜在第一方向上的第一厚度小于第二功函数膜在第一方向上的第二厚度，其中第一功函数膜在垂直于第一方向和第二方向的第三方向上的第一高度小于第二功函数膜在第三方向上的第二高度。
8.然而，本公开的各方面不限于这里阐述的那些。通过参照下面给出的本公开的详细描述，本公开的以上和其它方面将对于本公开所属领域的普通技术人员变得更加明显。
附图说明
9.通过参照附图详细描述本公开的示范性实施方式，本公开的以上和其它的方面以及特征将变得更加明显，附图中：
10.图1是用于说明根据本公开的一些实施方式的半导体器件的示意性平面图；
11.图2是沿着图1的线a
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a'和线b
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b'截取的剖视图；
12.图3是沿着图1的线c
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c'和线d
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d'截取的剖视图；
13.图4是用于说明根据本公开的一些其它实施方式的半导体器件的剖视图；
14.图5是用于说明根据本公开的一些其它实施方式的半导体器件的剖视图；
15.图6是用于说明根据本公开的一些其它实施方式的半导体器件的示意性平面图；
16.图7是沿着图6的线e
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e'和线b
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b'截取的剖视图；
17.图8是用于说明根据本公开的一些其它实施方式的半导体器件的剖视图；
18.图9是用于说明根据本公开的一些其它实施方式的半导体器件的剖视图；
19.图10和图11是用于说明根据本公开的一些其它实施方式的半导体器件的剖视图；
20.图12是用于说明根据本公开的一些其它实施方式的半导体器件的剖视图；以及
21.图13至图23是用于说明根据本公开的一些实施方式的制造半导体器件的方法的中间阶段图。
具体实施方式
22.在根据一些实施方式的半导体器件的附图中，尽管作为示例示出了包括鳍型图案形状的沟道区的鳍型晶体管finfet以及包括纳米线或纳米片的晶体管，但是本公开不限于此。根据一些实施方式的半导体器件当然可以包括隧穿fet或三维(3d)晶体管。根据一些实施方式的半导体器件当然可以包括平面晶体管。根据一些实施方式的半导体器件当然可以包括双极结型晶体管、横向扩散金属氧化物半导体(ldmos)等。
23.下面将参照图1至图3描述根据本公开的一些实施方式的半导体器件。
24.图1是用于说明根据本公开的一些实施方式的半导体器件的示意性平面图。图2是沿着图1的线a
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a'和线b
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b'截取的剖视图。图3是沿着图1的线c
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c'和线d
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d'截取的剖视图。
25.参照图1至图3，根据本公开的一些实施方式的半导体器件包括基板100、第一有源图案101和第二有源图案102、场绝缘膜105、第一栅极结构110、第二栅极结构120、第一源极/漏极区131、第二源极/漏极区132和层间绝缘膜140。
26.基板100可以设置在第一区域i和第二区域ii之上。例如，基板100可以包括第一区域i和第二区域ii。第一区域i可以是例如nmos区域。第二区域ii可以是例如pmos区域。然
而，本公开不限于此。例如，在一些其它实施方式中，第一区域i和第二区域ii可以都是nmos区域。此外，在一些其它实施方式中，第一区域i和第二区域ii可以都是pmos区域。例如，nmos区域可以包括nmos晶体管并且可以不包括pmos晶体管，pmos区域可以包括pmos晶体管并且可以不包括nmos晶体管。
27.基板100可以是体硅或soi(绝缘体上硅)。替代地，基板100可以是硅基板，或者可以包括另外的材料，例如锗、硅锗、铟锑化物、铅碲化物、铟砷化物、铟磷化物、镓砷化物或镓锑化物。然而，本公开不限于此。
28.第一有源图案101可以在第一区域i的基板100上沿第一方向dr1延伸。第二有源图案102可以在第二区域ii的基板100上沿第一方向dr1延伸。
29.第一有源图案101和第二有源图案102中的每个可以设置为从基板100突出。第一有源图案101和第二有源图案102中的每个可以是基板100的一部分，并且可以包括从基板100生长的外延层。第一有源图案101和第二有源图案102中的每个可以由场绝缘膜105限定。
30.场绝缘膜105可以设置在基板100上。场绝缘膜105可以设置在第一有源图案101和第二有源图案102中的每个的侧壁上。第一有源图案101和第二有源图案102中的每个可以从场绝缘膜105的上表面向上突出。场绝缘膜105可以包括例如氧化物膜、氮化物膜、氮氧化物膜、或其组合膜。
31.第一栅极结构110可以设置在第一区域i中的基板100之上的第一有源图案101和场绝缘膜105上。第一栅极结构110可以在与第一方向dr1交叉的第二方向dr2上延伸。第一栅极结构110可以在第一方向dr1上具有第一宽度gw1。
32.第一栅极结构110可以包括第一栅极间隔物111、第一栅极绝缘膜112、第一功函数膜113、第一填充导电膜114和第一覆盖图案115。
33.第一栅极间隔物111可以形成第一栅极结构110的在第一方向dr1上的两个侧壁。第一栅极间隔物111可以在第二方向dr2上延伸。第一栅极间隔物111可以限定第一栅极沟槽gt1。
34.第一栅极间隔物111可以包括例如硅氮化物(sin)、硅氮氧化物(sion)、硅氧化物(sio2)、硅氧碳氮化物(siocn)、硅硼氮化物(sibn)、硅氧硼氮化物(siobn)、硅氧碳化物(sioc)及其组合中的至少一种。
35.第一栅极绝缘膜112可以沿着第一栅极沟槽gt1的侧壁和底表面共形地设置。第一栅极绝缘膜112可以沿着从场绝缘膜105向上突出的第一有源图案101的轮廓和场绝缘膜105的上表面设置。尽管没有示出，但是界面膜可以进一步沿着从场绝缘膜105向上突出的第一有源图案101的轮廓设置。在这种情况下，第一栅极绝缘膜112可以设置在该界面膜上。例如，该界面膜可以形成在第一栅极绝缘膜112和场绝缘膜105之间。例如，该界面膜可以形成在第一栅极绝缘膜112和第一有源图案101之间。
36.第一栅极绝缘膜112可以包括硅氧化物、硅氮氧化物、硅氮化物或具有比硅氧化物高的介电常数的高介电常数材料。高介电常数材料可以包括例如铪氧化物、铪硅氧化物、铪铝氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物或铌酸锌铅中的一种或更多种。
37.第一功函数膜113可以在第一栅极沟槽gt1内设置在第一栅极绝缘膜112上。第一功函数膜113可以沿着形成在第一栅极沟槽gt1的底表面和侧壁上的第一栅极绝缘膜112/在该第一栅极绝缘膜112上共形地布置/形成。
38.例如，第一功函数膜113的上表面可以形成为低于第一栅极绝缘膜112的上表面。例如，形成在第一栅极沟槽gt1的侧壁上的第一栅极绝缘膜112和第一功函数膜113的上端可以在彼此不同的垂直高度处。例如，形成在第一栅极沟槽gt1的侧壁上的第一栅极绝缘膜112的上端可以在比形成于第一栅极沟槽gt1的侧壁上的第一功函数膜113的上端高的垂直高度处。然而，本公开不限于此。例如，在一些其它实施方式中，第一功函数膜113的上表面可以形成在与第一栅极绝缘膜112的上表面相同的平面上。例如，在某些实施方式中，形成在第一栅极沟槽gt1的侧壁上的第一功函数膜113和第一栅极绝缘膜112的上端可以在相同的垂直高度处。
39.第一功函数膜113可以在第一方向dr1上具有第一厚度t1。例如，形成在第一栅极沟槽gt1的侧壁上的第一功函数膜113可以在第一方向dr1上具有第一厚度t1。第一功函数膜113可以在垂直于第一方向dr1和第二方向dr2的第三方向dr3上具有第一高度h1。例如，形成在第一栅极沟槽gt1的侧壁上的第一功函数膜113可以在第三方向dr3上具有第一高度h1。例如，本公开中的高度可以是对应元件的垂直长度。
40.第一功函数膜113可以包括例如tin、tan及其组合中的至少一种。
41.尽管图2显示出第一功函数膜113由单个膜形成，但是本公开不限于此。例如，在一些其它实施方式中，第一功函数膜113可以由多个膜(例如多层膜)形成。在第一功函数膜113是多个膜的情况下，tin层可以形成为与第一栅极绝缘膜112接触，并且tan层可以形成在tin层上以与tin层接触。
42.将理解，当一元件被称为“连接到”另一元件、“联接到”另一元件或“在”另一元件“上”时，它可以直接连接到该另一元件/直接联接到该另一元件/直接在该另一元件上，或者可以存在居间元件。相反，当一元件被称为“直接连接”或“直接联接”到另一元件、或被称为“接触”另一元件或“与”另一元件“接触”时，不存在居间的元件。
43.第一填充导电膜114可以在第一栅极沟槽gt1内设置在第一栅极绝缘膜112和第一功函数膜113上。例如，第一填充导电膜114可以接触在第一栅极沟槽gt1的底部处和下部侧壁上的第一功函数膜113，并可以接触在第一栅极沟槽gt1的上部侧壁上的第一栅极绝缘膜112。第一填充导电膜114可以包括第一下导电膜114_1和第一上导电膜114_2。
44.例如，第一填充导电膜114的上表面可以形成在与第一栅极绝缘膜112的上表面相同的平面上。例如，第一填充导电膜114的上表面可以在与第一栅极绝缘膜112的上端相同的垂直高度处。但是，本公开不限于此。例如，本公开中描述的垂直高度可以是在第三方向dr3上距平行于基板100的平面(例如，距基板100的顶表面或底表面)的距离。
45.第一填充导电膜114可以完全填充由第一功函数膜113限定的第一凹陷r1。例如，第一填充导电膜114的上表面可以在比形成于第一栅极沟槽gt1的侧壁上的第一功函数膜113的上端高的垂直高度处。设置在第一凹陷r1内的第一填充导电膜114可以在第一方向dr1上具有第一宽度fw1。
46.第一下导电膜114_1可以在第一栅极沟槽gt1内沿着第一栅极绝缘膜112和第一功函数膜113共形地设置。第一下导电膜114_1可以与第一栅极绝缘膜112和第一功函数膜113
中的每个接触。
47.第一下导电膜114_1可以包括调节半导体器件的阈值电压的材料，例如tialc。
48.第一上导电膜114_2可以在第一栅极沟槽gt1内设置在第一下导电膜114_1上。第一上导电膜114_2可以设置为完全填充由第一下导电膜114_1围绕的区域。例如，第一下导电膜114_1的顶表面和第一上导电膜114_2的顶表面可以是共面的。
49.尽管第一上导电膜114_2可以包括例如钨(w)、铝(al)、钴(co)等，但是本公开不限于此。
50.第一覆盖图案115可以填充第一栅极沟槽gt1内的其余部分。例如，第一覆盖图案115可以在第一栅极沟槽gt1内形成在第一栅极绝缘膜112和第一填充导电膜114上。第一覆盖图案115的上表面可以形成在与第一栅极间隔物111的上表面相同的平面上。例如，第一覆盖图案115的上表面和第一栅极间隔物111的上表面可以是共面的并且可以设置在相同的垂直高度处。
51.第一覆盖图案115可以包括例如硅氮化物(sin)、硅氮氧化物(sion)、硅氧化物(sio2)、硅碳氮化物(sicn)、硅氧碳氮化物(siocn)及其组合中的至少一种。
52.第二栅极结构120可以设置在第二区域ii的基板100之上的第二有源图案102和场绝缘膜105上。第二栅极结构120可以在第二方向dr2上延伸。第二栅极结构120可以在第一方向dr1上具有第二宽度gw2。例如，第二栅极结构120在第一方向dr1上的第二宽度gw2可以与第一栅极结构110在第一方向dr1上的第一宽度gw1相同。然而，本公开不限于此。
53.第二栅极结构120可以包括第二栅极间隔物121、第二栅极绝缘膜122、第二功函数膜123、第二下导电膜124_1、第二上导电膜124_2和第二覆盖图案125。
54.第二栅极间隔物121、第二栅极绝缘膜122、第二下导电膜124_1、第二上导电膜124_2和第二覆盖图案125中的每个可以具有与第一栅极间隔物111、第一栅极绝缘膜112、第一下导电膜114_1、第一上导电膜114_2和第一覆盖图案115中的对应一个相似或相同的结构。因此，将不具体说明第二栅极间隔物121、第二栅极绝缘膜122、第二下导电膜124_1、第二上导电膜124_2和第二覆盖图案125中的每个。
55.第二功函数膜123可以在第二栅极沟槽gt2内设置在第二栅极绝缘膜122上。第二功函数膜123可以沿着第二栅极绝缘膜122共形地设置。
56.例如，第二功函数膜123的上表面可以形成为低于第二栅极绝缘膜122的上表面。例如，形成在第二栅极沟槽gt2的侧壁上的第二栅极绝缘膜122和第二功函数膜123的上端可以在彼此不同的垂直高度处。例如，形成在第二栅极沟槽gt2的侧壁上的第二栅极绝缘膜122的上端可以在比形成于第二栅极沟槽gt2的侧壁上的第二功函数膜123的上端高的垂直高度处。然而，本公开不限于此。例如，在一些其它实施方式中，第二功函数膜123的上表面可以形成在与第二栅极绝缘膜122的上表面相同的平面上。例如，在某些实施方式中，形成在第二栅极沟槽gt2的侧壁上的第二功函数膜123和第二栅极绝缘膜122的上端可以是共面的并且在相同的垂直高度处。
57.第二功函数膜123可以在第一方向dr1上具有第二厚度t2。例如，形成在第二栅极沟槽gt2的侧壁上的第二功函数膜123可以在第一方向dr1上具有第二厚度t2。第二功函数膜123在第一方向dr1上的第二厚度t2可以不同于第一功函数膜113在第一方向dr1上的第一厚度t1。例如，第二功函数膜123在第一方向dr1上的第二厚度t2可以大于第一功函数膜
113在第一方向dr1上的第一厚度t1。
58.第二功函数膜123可以在第三方向dr3上具有第二高度h2。例如，形成在第二栅极沟槽gt2的侧壁上的第二功函数膜123可以在第三方向dr3上具有第二高度h2。第二功函数膜123在第三方向dr3上的第二高度h2可以不同于第一功函数膜113在第三方向dr3上的第一高度h1。例如，第二功函数膜123在第三方向dr3上的第二高度h2可以大于第一功函数膜113在第三方向dr3上的第一高度h1。
59.第二功函数膜123可以包括例如tin、tan及其组合中的至少一种。
60.尽管图2显示出第二功函数膜123由单个膜形成，但是本公开不限于此。例如，在一些其它实施方式中，第二功函数膜123可以由多个膜(例如多层膜)形成。当第二功函数膜123是多个膜时，tin层可以形成为与第二栅极绝缘膜122接触，并且tan层可以形成在tin层上以与tin层接触。
61.第二填充导电膜124可以在第二栅极沟槽gt2内设置在第二栅极绝缘膜122和第二功函数膜123上。例如，第二填充导电膜124可以接触在第二栅极沟槽gt2的底部处和下部侧壁上的第二功函数膜123，并可以接触在第二栅极沟槽gt2的上部侧壁上的第二栅极绝缘膜122。
62.第二填充导电膜124可以完全填充由第二功函数膜123限定的第二凹陷r2。例如，第二填充导电膜124的上表面可以在比形成于第二栅极沟槽gt2的侧壁上的第二功函数膜123的上端高的垂直高度处。设置在第二凹陷r2内的第二填充导电膜124可以在第一方向dr1上具有第二宽度fw2。第二填充导电膜124在第一方向dr1上的第二宽度fw2可以不同于第一填充导电膜114在第一方向dr1上的第一宽度fw1。例如，第二填充导电膜124在第一方向dr1上的第二宽度fw2可以小于第一填充导电膜114在第一方向dr1上的第一宽度fw1。
63.第一源极/漏极区131可以在第一区域i中设置在第一栅极结构110的至少一侧。例如，第一源极/漏极区131可以在第一区域i中形成在第一栅极结构110的两侧。第二源极/漏极区132可以在第二区域ii中设置在第二栅极结构120的至少一侧。例如，第二源极/漏极区132可以在第二区域ii中形成在第二栅极结构120的两侧。
64.层间绝缘膜140可以设置在场绝缘膜105上。层间绝缘膜140可以形成/设置为覆盖第一栅极结构110的侧壁、第二栅极结构120的侧壁、第一源极/漏极区131和第二源极/漏极区132。
65.层间绝缘膜140可以包括硅氧化物、硅氮化物、硅氮氧化物和低介电常数材料中的至少一种。低介电常数材料可以包括例如氟化四乙氧基硅烷(fteos)、氢倍半硅氧烷(hsq)、双苯并环丁烯(bcb)、四甲氧基硅烷(tmos)、八甲基环四硅氧烷(omcts)、六甲基二硅氧烷(hmds)、三甲基硅烷基硼酸盐(tmsb)、二乙酰氧基二叔丁氧基硅氧烷(diacetoxyditertiarybutoxysiloxane，dadbs)、三甲基硅烷磷酸酯(tmsp)、聚四氟乙烯(ptfe)、tosz(东燃硅氮烷)、fsg(氟化物硅酸盐玻璃)、聚酰亚胺纳米泡沫(诸如聚环氧丙烷)、cdo(碳掺杂的硅氧化物)、osg(有机硅酸盐玻璃)、silk、非晶氟化碳、二氧化硅气凝胶、二氧化硅干凝胶、介孔二氧化硅、或其组合，但是本公开不限于此。
66.根据本公开的一些实施方式的半导体器件可以通过不同地形成设置在彼此不同的区域中的第一栅极结构110的第一功函数膜113和第二栅极结构120的第二功函数膜123的厚度和高度而有效地调节不同区域中的vt。
67.在下文，将参照图4描述根据本公开的一些其它实施方式的半导体器件。将主要描述与图2和图3所示的半导体器件的差异。
68.图4是用于说明根据本公开的一些其它实施方式的半导体器件的剖视图。
69.参照图4，在根据本公开的一些其它实施方式的半导体器件中，第一栅极结构210的第一功函数膜213在第三方向dr3上的第三高度h3可以高于第二栅极结构220的第二功函数膜223在第三方向dr3上的第四高度h4。
70.第一栅极结构210的第一功函数膜213在第一方向dr1上的第一厚度t1可以小于第二栅极结构220的第二功函数膜223在第一方向dr1上的第二厚度t2。例如，第一厚度t1和第二厚度t2可以是形成在第一栅极沟槽gt1和第二栅极沟槽gt2的各自侧壁上的第一功函数膜213和第二功函数膜223的厚度。
71.第一填充导电膜214可以包括第一下导电膜214_1和设置在第一下导电膜214_1上的第一上导电膜214_2。第二填充导电膜224可以包括第二下导电膜224_1和设置在第二下导电膜224_1上的第二上导电膜224_2。
72.第一填充导电膜214可以完全填充由第一功函数膜213限定的第三凹陷r3。例如，第一填充导电膜214的上表面可以在比形成于第一栅极沟槽gt1的侧壁上的第一功函数膜213的上端高的垂直高度处。第二填充导电膜224可以完全填充由第二功函数膜223限定的第四凹陷r4。例如，第二填充导电膜224的上表面可以在比形成于第二栅极沟槽gt2的侧壁上的第二功函数膜223的上端高的垂直高度处。
73.设置在第三凹陷r3内的第一填充导电膜214在第一方向dr1上的第一宽度fw1可以大于设置在第四凹陷r4内的第二填充导电膜224在第一方向dr1上的第二宽度fw2。
74.在下文，将参照图5描述根据本公开的一些其它实施方式的半导体器件。将主要描述与图2和图3所示的半导体器件的差异。
75.图5是用于说明根据本公开的一些其它实施方式的半导体器件的剖视图。
76.参照图5，在根据本公开的一些其它实施方式的半导体器件中，第一栅极结构310的第一功函数膜313在第三方向dr3上的第一高度h1可以小于第二栅极结构320的第二功函数膜323在第三方向dr3上的第二高度h2。例如，第一功函数膜313的第一高度h1和第二功函数膜323的第二高度h2可以是功函数膜313和323的形成在第一栅极沟槽gt1和第二栅极沟槽gt2的各自侧壁上的部分的高度。
77.第一栅极结构310的第一功函数膜313在第一方向dr1上的第三厚度t3可以大于第二栅极结构320的第二功函数膜323在第一方向dr1上的第四厚度t4。例如，第三厚度t3和第四厚度t4可以是形成在第一栅极沟槽gt1和第二栅极沟槽gt2的各自侧壁上的第三功函数膜313和第四功函数膜323的厚度。
78.第一填充导电膜314可以包括第一下导电膜314_1和设置在第一下导电膜314_1上的第一上导电膜314_2。第二填充导电膜324可以包括第二下导电膜324_1和设置在第二下导电膜324_1上的第二上导电膜324_2。
79.第一填充导电膜314可以完全填充由第一功函数膜313限定的第五凹陷r5。第二填充导电膜324可以完全填充由第二功函数膜323限定的第六凹陷r6。例如，第一填充导电膜314的上表面可以在比形成于第一栅极沟槽gt1的侧壁上的第一功函数膜313的上端高的垂直高度处。例如，第二填充导电膜324的上表面可以在比形成于第二栅极沟槽gt2的侧壁上
的第二功函数膜323的上端高的垂直高度处。
80.设置在第五凹陷r5内的第一填充导电膜314在第一方向dr1上的第三宽度fw3可以小于设置在第六凹陷r6内的第二填充导电膜324在第一方向dr1上的第四宽度fw4。
81.在下文，将参照图6和图7描述根据本公开的一些其它实施方式的半导体器件。将主要描述与图1至图3所示的半导体器件的差异。
82.图6是用于说明根据本公开的一些其它实施方式的半导体器件的示意性平面图。图7是沿着图6的线e
‑
e'和线b
‑
b'截取的剖视图。
83.参照图6和图7，在根据本公开的一些其它实施方式的半导体器件中，第一区域i和第二区域ii可以都是nmos区域，或者第一区域i和第二区域ii可以都是pmos区域。
84.第一栅极结构410在第一方向dr1上的第三宽度gw3大于第二栅极结构120在第一方向dr1上的第二宽度gw2。
85.第一栅极结构410的第一功函数膜413在第三方向dr3上的第一高度h1可以小于第二栅极结构120的第二功函数膜123在第三方向dr3上的第二高度h2。例如，如图7所示，第一功函数膜413的第一高度h1和第二功函数膜123的第二高度h2可以是功函数膜413和123的形成在第三栅极沟槽gt3和第二栅极沟槽gt2的各自侧壁上的部分的高度。
86.第一栅极结构410的第一功函数膜413在第一方向dr1上的第一厚度t1可以小于第二栅极结构120的第二功函数膜123在第一方向dr1上的第二厚度t2。例如，第一厚度t1和第二厚度t2可以是形成在第三栅极沟槽gt3和第二栅极沟槽gt2的各自侧壁上的第一功函数膜413和第二功函数膜123的厚度。
87.第一栅极绝缘膜112、第一功函数膜413和第一填充导电膜414可以设置在由第一栅极间隔物111限定的第三栅极沟槽gt3内。例如，第三栅极沟槽gt3的侧壁可以由第一栅极间隔物111限定，第三栅极沟槽gt3的底部可以在沟道区域中由第一有源图案101限定并在除了沟道区域之外的区域中由场绝缘膜105限定。
88.第一填充导电膜414可以包括第一下导电膜414_1和设置在第一下导电膜414_1上的第一上导电膜414_2。第一填充导电膜414可以完全填充由第一功函数膜413限定的第七凹陷r7。例如，第一填充导电膜414的上表面可以在比形成于第三栅极沟槽gt3的侧壁上的第一功函数膜413的上端高的垂直高度处。例如，如图7所示，第一填充导电膜414的上表面可以在与形成于第三栅极沟槽gt3的侧壁上的第一栅极绝缘膜112的上端相同的垂直高度处。
89.设置在第七凹陷r7内的第一填充导电膜414在第一方向dr1上的第五宽度fw5可以大于设置在第二凹陷r2内的第二填充导电膜124在第一方向dr1上的第二宽度fw2。
90.在下文，将参照图8描述根据本公开的一些其它实施方式的半导体器件。将主要描述与图1至图3和图5所示的半导体器件的差异。
91.图8是用于说明根据本公开的一些其它实施方式的半导体器件的剖视图。
92.参照图8，在根据本公开的一些其它实施方式的半导体器件中，第一区域i和第二区域ii可以都是nmos区域，或者第一区域i和第二区域ii可以都是pmos区域。
93.第一栅极结构510在第一方向dr1上的第三宽度gw3可以大于第二栅极结构320在第一方向dr1上的第二宽度gw2。
94.第一栅极结构510的第一功函数膜513在第三方向dr3上的第一高度h1可以小于第
二栅极结构320的第二功函数膜323在第三方向dr3上的第二高度h2。例如，如图8所示，第一功函数膜513的第一高度h1和第二功函数膜323的第二高度h2可以是功函数膜513和323的形成在第三栅极沟槽gt3和第二栅极沟槽gt2的各自侧壁上的部分的高度。
95.第一栅极结构510的第一功函数膜513在第一方向dr1上的第三厚度t3可以大于第二栅极结构320的第二功函数膜323在第一方向dr1上的第四厚度t4。例如，如图8所示，第三厚度t3和第四厚度t4可以是形成在第三栅极沟槽gt3和第二栅极沟槽gt2的各自侧壁上的第一功函数膜513和第二功函数膜323的厚度。
96.第一栅极绝缘膜112、第一功函数膜513和第一填充导电膜514可以设置在由第一栅极间隔物111限定的第三栅极沟槽gt3内。例如，如图8所示，第三栅极沟槽gt3的侧壁可以由第一栅极间隔物111限定并且第三栅极沟槽gt3的底部可以在沟道区域中由第一有源图案101限定。
97.第一填充导电膜514可以包括第一下导电膜514_1和设置在第一下导电膜514_1上的第一上导电膜514_2。第一填充导电膜514可以完全填充由第一功函数膜513限定的第八凹陷r8。例如，第一填充导电膜514的上表面可以在比形成于第三栅极沟槽gt3的侧壁上的第一功函数膜513的上端高的垂直高度处。
98.设置在第八凹陷r8内的第一填充导电膜514在第一方向dr1上的第六宽度fw6可以大于设置在第六凹陷r6内的第二填充导电膜324在第一方向dr1上的第四宽度fw4。
99.在下文，将参照图9描述根据本公开的一些其它实施方式的半导体器件。将主要描述与图1至图4所示的半导体器件的差异。
100.图9是用于说明根据本公开的一些其它实施方式的半导体器件的剖视图。
101.参照图9，在根据本公开的一些其它实施方式的半导体器件中，第一区域i和第二区域ii可以都是nmos区域，或者第一区域i和第二区域ii可以都是pmos区域。
102.第一栅极结构610在第一方向dr1上的第三宽度gw3可以大于第二栅极结构220在第一方向dr1上的第二宽度gw2。
103.第一栅极结构610的第一功函数膜613在第三方向dr3上的第三高度h3可以高于第二栅极结构220的第二功函数膜223在第三方向dr3上的第四高度h4。例如，如图9所示，第一功函数膜613的第三高度h3和第二功函数膜223的第四高度h4可以是功函数膜613和223的形成在第三栅极沟槽gt3和第二栅极沟槽gt2的各自侧壁上的部分的高度。
104.第一栅极结构610的第一功函数膜613在第一方向dr1上的第一厚度t1可以小于第二栅极结构220的第二功函数膜223在第一方向dr1上的第二厚度t2。例如，如图9所示，第一厚度t1和第二厚度t2可以是形成在第三栅极沟槽gt3和第二栅极沟槽gt2的各自侧壁上的第一功函数膜613和第二功函数膜223的厚度。
105.第一栅极绝缘膜112、第一功函数膜613和第一填充导电膜614可以设置在由第一栅极间隔物111限定的第三栅极沟槽gt3内。例如，如图9所示，第三栅极沟槽gt3的侧壁可以由第一栅极间隔物111限定，第三栅极沟槽gt3的底部可以在沟道区域中由第一有源图案101限定。
106.第一填充导电膜614可以包括第一下导电膜614_1和设置在第一下导电膜614_1上的第一上导电膜614_2。第一填充导电膜614可以完全填充由第一功函数膜613限定的第九凹陷r9。例如，如图9所示，第一填充导电膜614的上表面可以在比形成于第三栅极沟槽gt3
的侧壁上的第一功函数膜613的上端高的垂直高度处。
107.设置在第九凹陷r9内的第一填充导电膜614在第一方向dr1上的第五宽度fw5可以大于设置在第四凹陷r4内的第二填充导电膜224在第一方向dr1上的第二宽度fw2。
108.在下文，将参照图10和图11描述根据本公开的一些其它实施方式的半导体器件。将主要描述与图1至图3所示的半导体器件的差异。
109.图10和图11是用于说明根据本公开的一些其它实施方式的半导体器件的剖视图。
110.参照图10和图11，根据本公开的一些其它实施方式的半导体器件可以包括mbcfet
tm
(多桥沟道场效应晶体管)。
111.例如，根据本公开的一些实施方式的半导体器件可以包括依次堆叠在基板100上以在第三方向dr3上彼此间隔开的多个纳米线。
112.第一至第三纳米线751、752和753可以依次堆叠在第一区域i的基板100上以在第三方向dr3上彼此间隔开。第四至第六纳米线754、755和756可以依次堆叠在第二区域ii的基板100上以在第三方向dr3上彼此间隔开。第一至第六纳米线751、752、753、754、755和756中的每个可以在第一方向dr1上延伸。
113.第一栅极结构710可以围绕第一至第三纳米线751、752和753中的每个，例如在如图11所示的剖视图中。第一栅极结构710可以包括第一栅极间隔物711、第一栅极绝缘膜712、第一功函数膜713、第一填充导电膜714和第一覆盖图案715。第一填充导电膜714可以包括第一下导电膜714_1和第一上导电膜714_2。
114.第二栅极结构720可以围绕第四至第六纳米线754、755和756中的每个，例如在如图11所示的剖视图中。第二栅极结构720可以包括第二栅极间隔物721、第二栅极绝缘膜722、第二功函数膜723、第二填充导电膜724和第二覆盖图案725。第二填充导电膜724可以包括第二下导电膜724_1和第二上导电膜724_2。
115.第一栅极结构710在第一方向dr1上的第四宽度gw4可以与第二栅极结构720在第一方向dr1上的第五宽度gw5相同。
116.第一源极/漏极区731可以设置在第一至第三纳米线751、752和753中的每个的至少一侧。例如，一对第一源极/漏极区731可以形成在第一至第三纳米线751、752和753的两侧。第二源极/漏极区732可以设置在第四至第六纳米线754、755和756中的每个的至少一侧。例如，一对第二源极/漏极区732可以形成在第四至第六纳米线754、755和756的两侧。
117.层间绝缘膜740可以设置为覆盖第一栅极结构710的侧壁、第二栅极结构720的侧壁、第一源极/漏极区731和第二源极/漏极区732。
118.下面将参照图12描述根据本公开的一些其它实施方式的半导体器件。将主要描述与图1至图3和图10所示的半导体器件的差异。
119.图12是用于说明根据本公开的一些其它实施方式的半导体器件的剖视图。
120.参照图12，根据本公开的一些其它实施方式的半导体器件可以包括mbcfet
tm
(多桥沟道场效应晶体管)。
121.第一至第三纳米线851、852和853可以依次堆叠在第一区域i的基板100上以在第三方向dr3上彼此间隔开。第一至第三纳米线851、852和853中的每个可以在第一方向dr1上延伸。
122.第一至第三纳米线851、852和853中的每个在第一方向dr1上的长度可以大于第四
至第六纳米线754、755和756中的每个在第一方向dr1上的长度。例如，第一至第三纳米线851、852和853在第一方向dr1上的长度可以大于第四至第六纳米线754、755和756在第一方向dr1上的相应长度。
123.第一栅极结构810可以围绕第一至第三纳米线851、852和853中的每个。第一栅极结构810可以包括第一栅极间隔物711、第一栅极绝缘膜712、第一功函数膜813、第一填充导电膜814和第一覆盖图案715。第一填充导电膜814可以包括第一下导电膜814_1和第一上导电膜814_2。
124.第一栅极结构810在第一方向dr1上的第六宽度gw6可以大于第二栅极结构720在第一方向dr1上的第五宽度gw5。
125.下面将参照图2和图13至图23描述根据本公开的一些实施方式的用于制造半导体器件的方法。
126.图13至图23是用于说明根据本公开的一些实施方式的制造半导体器件的方法的中间阶段图。
127.参照图13，第一虚设栅极161形成在第一区域i的基板100上，第二虚设栅极162可以形成在第二区域ii的基板100上。第一虚设栅极161和第二虚设栅极162中的每个可以在第二方向dr2上延伸。
128.随后，沿着第一虚设栅极161的两个侧壁形成第一栅极间隔物111，并且可以沿着第二虚设栅极162的两个侧壁形成第二栅极间隔物121。
129.参照图14，可以使用第一虚设栅极161和第一栅极间隔物111作为掩模来蚀刻第一区域i的基板100。此外，可以使用第二虚设栅极162和第二栅极间隔物121作为掩模来蚀刻第二区域ii的基板100。
130.接下来，在第一区域i的基板100被蚀刻的区域中形成第一源极/漏极区131，在第二区域ii的基板100被蚀刻的区域中可以形成第二源极/漏极区132。
131.参照图15，形成层间绝缘膜140以覆盖第一虚设栅极161、第一栅极间隔物111、第二虚设栅极162和第二栅极间隔物121。
132.接下来，可以执行平坦化工艺(例如cmp工艺)以暴露第一虚设栅极161和第二虚设栅极162中的每个的上表面。
133.接下来，可以去除第一虚设栅极161以在第一栅极间隔物111之间形成第一栅极沟槽gt1，并且可以去除第二虚设栅极162以在第二栅极间隔物121之间形成第二栅极沟槽gt2。
134.参照图16，可以沿着层间绝缘膜140的上表面、第一栅极间隔物111的上表面以及第一栅极沟槽gt1的侧壁和底表面依次形成第一栅极绝缘膜112和第一功函数膜113。
135.此外，可以沿着层间绝缘膜140的上表面、第二栅极间隔物121的上表面以及第二栅极沟槽gt2的侧壁和底表面依次形成第二栅极绝缘膜122和第二功函数膜123。
136.在这种情况下，第二功函数膜123在第一方向dr1上的厚度可以形成为大于第一功函数膜113在第一方向dr1上的厚度。例如，在第二栅极间隔物121的侧壁上的第二功函数膜123在第一方向dr1上的厚度可以形成为大于在第一栅极间隔物111的侧壁上的第一功函数膜113在第一方向dr1上的厚度。
137.参照图17，在第一区域i中，可以去除形成在层间绝缘膜140的上表面和第一栅极
间隔物111的上表面上的第一栅极绝缘膜112和第一功函数膜113。在这种情况下，第一栅极沟槽gt1的上部侧壁的至少一部分可以被暴露。此外，第一栅极绝缘膜112的上部侧壁的至少一部分可以被暴露。例如，第一功函数膜113的上表面形成为低于第一栅极绝缘膜112的上表面，并且第一栅极绝缘膜112的上表面可以例如在第一栅极沟槽gt1的侧壁上形成为低于第一栅极间隔物111的上表面。
138.在第二区域ii中，可以去除形成在层间绝缘膜140的上表面和第二栅极间隔物121的上表面上的第二栅极绝缘膜122和第二功函数膜123。在这种情况下，第二栅极沟槽gt2的上部侧壁的至少一部分可以被暴露。此外，第二栅极绝缘膜122的上部侧壁的至少一部分可以被暴露。例如，第二功函数膜123的上表面形成为低于第二栅极绝缘膜122的上表面，并且第二栅极绝缘膜122的上表面可以例如在第二栅极沟槽gt2的侧壁上形成为低于第二栅极间隔物121的上表面。
139.参照图18，可以形成保护膜170以填充第一栅极沟槽gt1的其余区域和第二栅极沟槽gt2的其余区域中的每个。保护膜170可以包括例如soh。
140.随后，可以形成光致抗蚀剂图案180以覆盖第二区域ii的层间绝缘膜140、第二栅极间隔物121和保护膜170。
141.参照图19，可以蚀刻形成在第一区域i中的保护膜170的一部分。已被蚀刻的保护膜170的上表面可以形成为低于第一功函数膜113的上表面。
142.参照图20，可以蚀刻形成在第一区域i中的第一功函数膜113的一部分。已被蚀刻的第一功函数膜113的上表面可以形成在与保护膜170的上表面相同的平面上。
143.参照图21，可以完全去除形成在第一区域i中的保护膜170。
144.参照图22，可以去除形成在第二区域ii中的光致抗蚀剂图案180和保护膜170。
145.参照图23，在第一区域i中，可以在层间绝缘膜140的上表面和第一栅极间隔物111的上表面上以及在第一栅极沟槽gt1内共形地形成第一下导电膜114_1。例如，第一下导电膜114_1可以在第一栅极沟槽gt1内共形地形成在第一功函数膜113上和第一栅极绝缘膜112上。在第二区域ii中，可以在层间绝缘膜140的上表面和第二栅极间隔物121的上表面上以及在第二栅极沟槽gt2内共形地形成第二下导电膜124_1。例如，第二下导电膜124_1可以在第二栅极沟槽gt2内共形地形成在第二功函数膜123上和第二栅极绝缘膜122上。
146.接下来，可以在第一下导电膜114_1上形成第一上导电膜114_2。第一上导电膜114_2可以形成为完全填充第一栅极沟槽gt1的其余区域。可以在第二下导电膜124_1上形成第二上导电膜124_2。第二上导电膜124_2可以形成为完全填充第二栅极沟槽gt2的其余区域。
147.参照图2，可以蚀刻第一上导电膜114_2、第二上导电膜124_2、第一下导电膜114_1和第二下导电膜124_1以暴露层间绝缘膜140的上表面、第一栅极间隔物111的上表面和第二栅极间隔物121的上表面。在这种情况下，可以蚀刻形成在第一栅极沟槽gt1内的第一上导电膜114_2的一部分和第一下导电膜114_1的一部分。例如，第一下导电膜114_1和第一上导电膜114_2可以被蚀刻以使第一下导电膜114_1和第一上导电膜114_2的上表面与形成在第一栅极沟槽gt1的侧壁上的第一栅极绝缘膜112的上端是共面的。此外，可以蚀刻形成在第二栅极沟槽gt2内的第二上导电膜124_2的一部分和第二下导电膜124_1的一部分。例如，第二下导电膜124_1和第二上导电膜124_2可以被蚀刻以使第二下导电膜124_1和第二上导
电膜124_2的上表面与形成在第二栅极沟槽gt2的侧壁上的第二栅极绝缘膜122的上端是共面的。
148.接下来，在第一栅极沟槽gt1的其余区域中形成第一覆盖图案115，并且可以在第二栅极沟槽gt2的其余区域中形成第二覆盖图案125。图2所示的半导体器件可以通过这样的工艺来制造。
149.在结束详细描述时，本领域技术人员将理解，在实质上没有脱离本公开的原理的情况下，可以对优选的实施方式进行许多变化和修改。因此，本公开的所公开的优选实施方式以一般性和描述性的含义使用，而不是为了限制的目的。
150.本技术要求于2020年4月16日在韩国知识产权局提交的韩国专利申请第10
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2020
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0045834号的权益，其主题通过引用结合于此。