电子封装件及其制法与导电结构的制作方法

1.本发明有关一种半导体封装制程，尤指一种电子封装件及其制法 与导电结构。


背景技术：

2.现行覆晶技术因具有缩小芯片封装面积及缩短信号传输路径等优 点，目前已经广泛应用于芯片封装领域，例如芯片尺寸构装(chip scalepackage，简称csp)、芯片直接贴附封装(direct chip attached，简 称dca)或多芯片模块封装(multi-chip module，简称mcm)等型态的封 装模块、或将芯片立体化堆叠整合为三维积体电路(3d ic)芯片堆叠技 术等。
3.于覆晶封装制程中，因芯片与封装基板的热膨胀系数的差异甚大， 故芯片外围的凸块无法与封装基板上对应的接点形成良好的接合，使 得凸块容易自封装基板上剥离。另一方面，随着积体电路的积集度的 增加，因芯片与封装基板之间的热膨胀系数不匹配(mismatch)，其所 产生的热应力(thermal stress)与翘曲(warpage)的现象也日渐严重， 其结果将导致芯片与封装基板之间的电性连接的可靠度(reliability) 下降，并造成信赖性测试的失败。
4.为了解决上述问题，业界遂发展出以半导体基材作为中介结构的 制程，其通过于一封装基板与一半导体芯片之间增设一硅中介板 (silicon interposer)，从而通过该硅中介板与该半导体芯片的材料 接近，以避免热膨胀系数不匹配所产生的问题。具体地，如图1所示 的半导体封装件1，提供一硅中介板(through silicon interposer， 简称tsi)10，该硅中介板10具有相对的置晶侧10b与转接侧10a、 及连通该置晶侧10b与转接侧10a的多个导电硅穿孔 (through-silicon via，简称tsv)100，且该置晶侧10b上具有一线 路重布结构(redistribution layer，简称rdl)11，以供半导体芯片6的多个具有小间距的电极垫60经由多个焊锡凸块61电性结合至该线 路重布结构11上，再以底胶62包覆该些焊锡凸块61，且于该导电硅 穿孔100上经由多个如焊料凸块的导电元件17电性结合至封装基板7 的多个具有大间距的焊垫70，之后形成封装胶体8于该封装基板7上， 以包覆该半导体芯片6及硅中介板10。
5.然而，现有半导体封装件1的硅中介板10与封装基板7之间，当 回焊该导电元件17后，焊锡材尚未完全反应成界面金属共化物 (intermetallic compound，简称imc)而立即形成封装胶体8，此时 因回焊过程所产生的残留热应力会集中在该些导电元件17中，致使该 imc的持续反应会导致该导电元件17的体积缩小，而产生气泡(void) 于该导电元件17中(imc反应不完全)及该导电元件17碎裂(crack) (如图1所示的应力集中处k)等问题，甚至断裂延伸至其所结合的线 路(如该封装基板7的线路或导电硅穿孔100等)，因而降低该半导体 封装件1的信赖性及产品的良率。
6.此外，相同问题也可能发生于该半导体芯片6与该线路重布结构 11之间的焊锡凸块61上，致使该焊锡凸块61与该线路重布结构11 之间出现破裂的情形，如图1所示的应力集中处k，甚至断裂延伸至其 所结合的线路(如线路重布结构11或半导体芯片6的电极垫60
等)， 因而降低该半导体封装件1的信赖性及产品的良率。
7.因此，如何克服上述现有技术的种种问题，实已成目前亟欲解决 的课题。


技术实现要素：

8.鉴于上述现有技术的种种缺陷，本发明提供一种电子封装件及其 制法与导电结构，能有效避免该些导电结构碎裂的问题。
9.本发明的导电结构，包括：第一导电层；凸块体，其形成于该第 一导电层的局部表面上；以及金属辅助层，其形成于该第一导电层及/ 或该凸块体上。
10.前述的导电结构中，该第一导电层为镍层。
11.前述的导电结构中，该凸块体为铜凸块。
12.前述的导电结构中，该金属辅助层为金层。
13.本发明也提供一种电子封装件，包括：第一基材，其配置有多个 第一垫部，且令多个前述的导电结构借该第一导电层结合至该第一垫 部上；第二基材，其具有多个第二垫部；以及多个第二导电结构，其 形成于该第二垫部上，且该第二导电结构于该第二垫部上依序形成有 金属柱、第二导电层、金属层与焊锡层，以供该第二基材的焊锡层与 该第一基材上的该导电结构的凸块体及该金属辅助层结合，而使该第 一基材与该第二基材相堆叠。
14.前述的导电结构中，该第一垫部为铜垫。
15.前述的电子封装件中，该金属柱为铜柱。
16.前述的电子封装件中，该第二导电层为镍层。
17.前述的电子封装件中，该金属层为铜层。
18.前述的电子封装件中，该凸块体的体积及该金属层的体积的总和 与该焊锡层的体积的比例为1:1.6～2.1。
19.前述的电子封装件中，该凸块体与该金属层未相互接触。例如， 该凸块体与该金属层之间的间隔距离至多12微米。
20.本发明还提供一种电子封装件的制法，包括：提供一前述的电子 封装件；以及回焊该焊锡层，使该焊锡层、凸块体及金属层形成一强 化体，以令该强化体、第一导电层、第二导电层及该金属柱形成第三 导电结构。
21.前述的制法中，该强化体包含接触该第一导电层的第一化合物及 接触该第二导电层的第二化合物。例如，该第一化合物为四锡化三镍， 且该第二化合物为五锡化六铜或五锡化六镍。
22.前述的制法中，还包括形成绝缘层于该第一基材与第二基材之间， 以包覆该第三导电结构。
23.由上可知，本发明的电子封装件及其制法与导电结构中，主要经 由该凸块体的设计以提供足够的铜材进行imc的反应，且经由该金属 辅助层的设计，以增加焊锡层的附着性，使焊锡材产生侧向收缩，故 相比于现有技术，于回焊后，已完全反应出imc，因而该第三导电结构 的体积不会持续缩小，以有效避免于该强化体中产生气泡及该第三导 电结构碎裂等问题，进而有效提升该电子封装件的信赖性及产品的良 率。
附图说明
24.图1为现有半导体封装件的剖视示意图。
25.图2a至图2d为本发明的电子封装件的制法的剖视示意图。
26.图2d’为图2d的另一实施例的剖视图。
27.图3a至图3e为图2a的不同实施例的局部上视图。
28.图4a至图4c为图2a的不同实施例的局部剖视图。
29.图4d至图4e为图2a的不同实施例的局部侧视图。
30.附图标记说明
[0031]1ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
半导体封装件
[0032]
10
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硅中介板
[0033]
10a
ꢀꢀꢀꢀꢀꢀꢀ
转接侧
[0034]
10b
ꢀꢀꢀꢀꢀꢀꢀ
置晶侧
[0035]
100
ꢀꢀꢀꢀꢀꢀꢀ
导电硅穿孔
[0036]
11
ꢀꢀꢀꢀꢀꢀꢀꢀ
线路重布结构
[0037]
17
ꢀꢀꢀꢀꢀꢀꢀꢀ
导电元件
[0038]
2,2’,2
”ꢀ
电子封装件
[0039]
2a
ꢀꢀꢀꢀꢀꢀꢀꢀ
第一导电结构
[0040]
2b
ꢀꢀꢀꢀꢀꢀꢀꢀ
第二导电结构
[0041]
2c
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第三导电结构
[0042]
20
ꢀꢀꢀꢀꢀꢀꢀꢀ
强化体
[0043]
20a
ꢀꢀꢀꢀꢀꢀꢀ
第一化合物
[0044]
20b
ꢀꢀꢀꢀꢀꢀꢀ
第二化合物
[0045]
21
ꢀꢀꢀꢀꢀꢀꢀꢀ
第一基材
[0046]
210
ꢀꢀꢀꢀꢀꢀꢀ
第一垫部
[0047]
22
ꢀꢀꢀꢀꢀꢀꢀꢀ
第二基材
[0048]
220
ꢀꢀꢀꢀꢀꢀꢀ
第二垫部
[0049]
22a
ꢀꢀꢀꢀꢀꢀꢀ
第一导电层
[0050]
22b
ꢀꢀꢀꢀꢀꢀꢀ
第二导电层
[0051]
23
ꢀꢀꢀꢀꢀꢀꢀꢀ
凸块体
[0052]
24
ꢀꢀꢀꢀꢀꢀꢀꢀ
金属辅助层
[0053]
25
ꢀꢀꢀꢀꢀꢀꢀꢀ
金属柱
[0054]
26
ꢀꢀꢀꢀꢀꢀꢀꢀ
金属层
[0055]
27
ꢀꢀꢀꢀꢀꢀꢀꢀ
焊锡层
[0056]
28
ꢀꢀꢀꢀꢀꢀꢀꢀ
绝缘层
[0057]6ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
半导体芯片
[0058]
60
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电极垫
[0059]
61
ꢀꢀꢀꢀꢀꢀꢀꢀ
焊锡凸块
[0060]
62
ꢀꢀꢀꢀꢀꢀꢀꢀ
底胶
[0061]7ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
封装基板
[0062]
70
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焊垫
[0063]8ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
封装胶体
[0064]
k
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应力集中处
[0065]
f,f
’ꢀꢀꢀꢀꢀ
作用方向
[0066]
v,v1,v2
ꢀꢀꢀ
体积
[0067]
t
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
间隔距离
[0068]
d
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
宽度。
具体实施方式
[0069]
以下经由特定的具体实施例说明本发明的实施方式，本领域技术 人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功 效。
[0070]
须知，本说明书附图所绘示的结构、比例、大小等，均仅用以配 合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用 以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结 构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生 的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得 能涵盖的范围内。同时，本说明书中所引用的如“第一”、“第二”、
ꢀ“
上”、及“一”等的用语，也仅为便于叙述的明了，而非用以限定 本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术 内容下，当也视为本发明可实施的范畴。
[0071]
图2a至图2d为本发明的电子封装件2的制法的剖视示意图。
[0072]
如图2a所示，提供一第一基材21与一第二基材22，该第一基材 21具有至少一第一垫部210，且该第二基材22具有至少一第二垫部 220。
[0073]
于本实施例中，该第一基材21及第二基材22为基板结构及/或电 子元件。例如，该基板结构为具有核心层与线路结构的封装基板 (substrate)或无核心层(coreless)的线路结构，该线路结构于介 电材上形成线路层(图略)，如扇出(fan out)型重布线路层 (redistribution layer，简称rdl)，且该电子元件为主动元件、被 动元件或其组合者，且该主动元件例如为半导体芯片，而该被动元件 例如为电阻、电容及电感。具体地，该介电材为如聚对二唑苯 (polybenzoxazole，简称pbo)、聚酰亚胺(polyimide，简称pi)、 预浸材(prepreg，简称pp)等，且该电子元件为半导体芯片，其具有 作用面与相对该作用面的非作用面，且该作用面上具有多个电极垫(如 第一垫部210或第二垫部220)，使其经由多个第一导电结构2a与多个 第二导电结构2b以覆晶方式电性连接该基板结构的线路层(如第一垫 部210或第二垫部220)，且可将凸块底下金属层(under bumpmetallurgy，简称ubm)(未图示)形成于该垫部与该导电结构之间。应 可理解地，该基板结构也可为其它可供承载如芯片等电子元件的承载 单元，例如导线架(lead frame)或硅中介板(silicon interposer) 等载件，并不限于上述。
[0074]
此外，本实施例是将基板结构作为该第一基材21，而将电子元件 作为该第二基材22，但于其它实施例中，只要是相覆晶堆叠的基材均 可采用，并无特别限制。
[0075]
另外，所述的第一导电结构2a于如铜垫的第一垫部210上依序形 成有第一导电层22a、凸块体23与金属辅助层24，该第一导电层22a 大致布满该第一垫部210，且该凸块体23仅形成于该第一导电层22a 的局部顶面上。例如，该第一导电层22a为镍层，且该凸块体23
为铜 凸块，而该金属辅助层24为金层。具体地，该凸块体23的形状可依 需求调整(如图3a至图3e所示)，但不能全部覆盖该第一导电层22a 的顶面上，且该金属辅助层24可依需求形成于该第一导电层22a及/ 或该凸块体23上，如图2a所示的完全覆盖该第一导电层22a及该凸 块体23的上方或如图4a至图4e所示的布设方式，并无特别限制。
[0076]
另外，所述的第二导电结构2b于如铜电极垫的第二垫部220上依 序形成一金属柱25、第二导电层22b、一金属层26与焊锡层27。例如， 该第二导电层22b为镍层，且该金属柱25为铜柱，而该金属层26为 铜层。具体地，该第二导电结构2b为芯片覆晶制程用的凸块规格，且 该焊锡层27包覆该金属层26。
[0077]
如图2b所示，进行覆晶接合作业，将该第二导电结构2b以其焊 锡层27包覆该凸块体23及该金属辅助层24，以形成电子封装件2”。
[0078]
于本实施例中，该焊锡层27接触该第一导电层22a。例如，该焊 锡层27覆盖全部该第一导电层22a。
[0079]
此外，该凸块体23的体积v2及该金属层26的体积v1的总和与 该焊锡层27的体积v的比例为1:1.6～2.1(若v2 v1的总和为1 单位体积，则v为1.6至2.1单位体积)，如图2a所示，以利于后续 完全反应成界面金属共化物(intermetallic compound，简称imc)。
[0080]
另外，该凸块体23与该金属层26并未相互接触。例如，该凸块 体23与该金属层26之间的间隔距离t至多12微米(μm)，且经实验后 可得到较佳为5～12微米。
[0081]
如图2c所示，进行覆晶回焊作业，以回焊该焊锡层27，使该焊锡 层27及其内的凸块体23与金属层26形成一强化体20，以令该强化体 20、第一导电层22a、第二导电层22b及该金属柱25形成一第三导电 结构2c。
[0082]
于本实施例中，该强化体20包含两种界面金属共化物(imc)，其 中一者接触该第一导电层22a的第一化合物20a，而另一者接触该第二 导电层22b的第二化合物20b。例如，该第一化合物20a为四锡化三镍 (ni3sn4)，且该第二化合物20b为五锡化六铜(cu6sn5)或五锡化六镍 (ni6sn5)。具体地，于回焊该焊锡层27的过程中，经由金材(金属辅 助层24)的外扩作用(如图2b所示的作用方向f)，致使铜凸块(凸 块体23)朝侧向(如图2b所示的作用方向f)反应形成imc，而使焊 锡材(焊锡层27)产生侧向的收缩(如图2c所示的作用方向f’)， 以令回焊后的导电结构2c的整体宽度d呈现一致，其中，该第一基材 21的第一垫部210与第二基材22的第二垫部220经由该第三导电结构2c相互电性连接。
[0083]
此外，该金属辅助层24于回焊后会残存于该强化体20外，并以 清洁液清除。
[0084]
如图2d所示，于后续覆晶封装作业中，可形成一绝缘层28于该 第一基材21与第二基材22之间，以包覆该导电结构2c，至此即完成 另一电子封装件2的制作。
[0085]
于本实施例中，该绝缘层28为底胶材、聚酰亚胺(polyimide， 简称pi)、干膜(dry film)、如环氧树脂(epoxy)的封装胶体、封装 材(molding compound)或其它等适当材料。例如，该绝缘层28的制 程可选择填胶、液态封胶(liquid compound)、喷涂(injection)、 压合(lamination)或模压(compression molding)等方式形成。
[0086]
此外，于其它实施例中，可依封装规格的需求，如晶圆级封装或 芯片尺寸构装(csp)，移除该第一基材21，如图2d’所示的电子封装 件。
[0087]
因此，本发明的制法中，主要经由该凸块体23的设计以提供足够 的铜材进行imc的反应，且经由该金属辅助层24的设计，以增加焊锡 层27的附着性，使焊锡材产生侧向收
缩(如图2c所示的作用方向f’)， 故相比于现有技术，于后续形成该绝缘层28时，该imc已完全反应， 因而该第三导电结构2c的体积不会持续缩小，以有效避免于该强化体 20中产生气泡(void)及该第三导电结构2c碎裂(crack)等问题，甚至 断裂延伸至其所结合的线路(如该第一垫部210或第二垫部220)的问 题，进而有效提升该电子封装件2的信赖性及产品的良率。
[0088]
本发明提供一种第一导电结构2a，包括：形成于第一垫部210上 的第一导电层22a、仅形成于该第一导电层22a的局部表面上的凸块体 23、以及形成于该第一导电层22a及/或该凸块体23上的金属辅助层 24。
[0089]
于一实施例中，该第一垫部210为铜垫。
[0090]
于一实施例中，该第一导电层22a为镍层。
[0091]
于一实施例中，该凸块体23为铜凸块。
[0092]
于一实施例中，该金属辅助层24为金层。
[0093]
本发明也提供一种电子封装件2”，包括：设有第一导电结构2a 的第一基材21、具有第二垫部220的第二基材22、以及形成于该第二 垫部220上的第二导电结构2b。
[0094]
所述的第一基材21配置有该第一垫部210，以结合该第一导电结 构2a。
[0095]
所述的第二导电结构2b于该第二垫部220上依序形成有金属柱 25、第二导电层22b、金属层26与焊锡层27，以令该焊锡层27结合 该第一导电结构2a的凸块体23及该金属辅助层24，使该第一基材21 与该第二基材22相堆叠。
[0096]
于一实施例中，该金属柱25为铜柱。
[0097]
于一实施例中，该第二导电层22b为镍层。
[0098]
于一实施例中，该金属层26为铜层。
[0099]
于一实施例中，该凸块体23的体积v2及该金属层26的体积v1 的总和与该焊锡层27的体积v的比例为1:1.6～2.1。
[0100]
于一实施例中，该凸块体23与该金属层26未相互接触。例如， 该凸块体23与该金属层26之间的间隔距离t至多12微米(即t≦12)。
[0101]
综上所述，本发明的电子封装件及其制法与第一导电结构，经由 该凸块体与该金属辅助层的设计，以于回焊该焊锡层后，已完全反应 完成该imc，因而该第三导电结构的体积不会持续缩小，因而有效避免 于该强化体中产生气泡及该第三导电结构碎裂等问题，故本发明的第 一导电结构能有效提升该电子封装件的信赖性及产品的良率。
[0102]
上述实施例仅用以例示性说明本发明的原理及其功效，而非用于 限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴 下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利 要求书所列。