半导体结构及其制作方法与流程

1.本发明实施例涉及半导体领域，特别涉及一种半导体结构及其制作方法。


背景技术：

2.凹槽为半导体结构中的常见形状，凹槽可用于填充导电介质以形成导电插塞，也可以用于填充绝缘材料以形成隔离结构等等。
3.现有技术中，在刻蚀形成具有高深宽比的沟槽时，随着刻蚀深度的增大，刻蚀剂成分会不断较少，这使得刻蚀工艺逐渐无法维持原有的刻蚀线宽，从而刻蚀出具有渐窄线宽的凹槽，进而可能影响半导体结构的性能。


技术实现要素：

4.本发明实施例提供一种半导体结构及其制作方法，以解决沟槽线宽渐窄导致的半导体结构性能问题。
5.为解决上述问题，本发明实施例提供一种半导体结构的制作方法，包括：提供衬底和位于所述衬底上的介质层，所述衬底内具有导电结构；对部分厚度的所述介质层进行刻蚀，以形成第一凹槽；对位于所述第一凹槽底部的所述介质层进行各向同性刻蚀工艺，以形成第二凹槽，在平行于所述衬底表面的方向上，所述第二凹槽的最大宽度大于所述第一凹槽的底部宽度；对位于所述第二凹槽底部的所述介质层进行刻蚀，形成暴露出所述导电结构的第三凹槽。
6.另外，所述各向同性刻蚀工艺在平行于所述衬底表面的一方向上的刻蚀宽度为2nm～3nm。
7.另外，在进行所述各向同性刻蚀工艺之前，还包括：在所述第一凹槽侧壁形成保护层，所述保护层的材料与所述介质层的材料的刻蚀选择比小于1；在形成所述第二凹槽后，还包括：去除所述保护层。
8.另外，所述第二凹槽具有圆弧形侧壁，所述圆弧形侧壁朝远离所述第二凹槽中心的方向凹陷。
9.另外，所述各向同性刻蚀工艺包括湿法刻蚀工艺，所述湿法刻蚀工艺的刻蚀剂包括氢氟酸溶液。
10.另外，所述介质层包括自衬底向上依次层叠的第一介质层、支撑层及第二介质层，所述支撑层的材料硬度大于所述第一介质层的材料硬度；所述对部分厚度的所述介质层进行刻蚀，以形成第一凹槽，包括：对所述第二介质层和所述支撑层进行刻蚀，直至暴露出位于所述支撑层下方的所述第一介质层。
11.另外，所述各向同性刻蚀工艺对所述第一介质层的材料的刻蚀速率大于对所述支撑层的材料的刻蚀速率。
12.另外，在形成所述第三凹槽之后，还包括：在所述第一凹槽和所述第二凹槽的侧壁以及所述第三凹槽的侧壁与底部形成第一电极层，在所述第一电极层表面形成电容介质
层，在所述电容介质层表面形成第二电极层。
13.相应地，本发明实施例还提供一种半导体结构，包括：衬底和位于所述衬底上的介质层，所述衬底内包括导电结构；在所述介质层朝向所述衬底的方向上，所述介质层内具有依次贯通的第一凹槽、第二凹槽和第三凹槽，在平行于所述衬底表面的方向上，所述第二凹槽的最大宽度大于所述第一凹槽的底部宽度，且所述第三凹槽暴露出所述导电结构。
14.另外，所述第二凹槽具有圆弧形侧壁，且在所述介质层朝向所述衬底的方向上，所述第二凹槽的宽度的递增。
15.另外，所述介质层包括依次层叠的第一介质层、支撑层以及第二介质层，所述支撑层的材料硬度大于所述第一介质层的材料硬度。
16.另外，所述第一凹槽贯穿所述支撑层。
17.另外，所述第一凹槽和所述第二凹槽的侧壁以及所述第三凹槽的侧壁与底部具有第一电极层，所述第一电极层表面具有电容介质层，所述电容介质层表面具有第二电极层。
18.另外，位于所述第二凹槽内的所述第一电极层和第二电极层具有圆弧形表面，所述圆弧形表面朝远离所述第二凹槽中心的方向凹陷。
19.与现有技术相比，本发明实施例提供的技术方案具有以下优点：
20.本发明实施例在刻蚀部分厚度的介质层之后采用各向同性刻蚀工艺进行刻蚀，使得后续形成的第二凹槽的宽度大于第一凹槽的底部线宽，如此，能够在不改变第一凹槽的开口宽度的条件下，增大最终形成的整个凹槽的平均线宽、横截面积及周长，进而有利于提高半导体结构相关的性能参数。
21.另外，通过对各向同性刻蚀工艺在平行于衬底表面的方向上的刻蚀速率进行限制，实现在缩短刻蚀工艺的工艺时间的同时，避免对相邻结构造成损伤甚至破坏。
22.另外，当介质层内具有起到支撑层时，刻蚀形成的第一凹槽贯穿支撑层，如此，有利于避免后续进行的各向同性刻蚀工艺侵蚀支撑层，从而保证介质层的结构稳定性。
附图说明
23.一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
24.图1为一种半导体结构的结构示意图；
25.图2至图4为本发明一实施例提供的半导体结构的制作方法各步骤对应的剖面结构示意图；
26.图5为本发明一实施例提供的各向异性刻蚀工艺的刻蚀方向示意图；
27.图6和图7为本发明一实施例提供的半导体结构的制作方法各步骤对应的剖面结构示意图；
28.图8为本发明另一实施例提供的半导体结构的制作方法一步骤对应的剖面结构示意图；
29.图9为本发明又一实施例提供的半导体结构的制作方法一步骤对应的剖面结构示意图；
30.图10为本发明再一实施例提供的半导体结构的制作方法一步骤对应的剖面结构
示意图；
31.图11为本发明又一实施例提供的一种半导体结构的剖面结构示意图；
32.图12为本发明又一实施例提供的另一种半导体结构的剖面结构示意图。
具体实施方式
33.由背景技术可知，现有技术形成的半导体结构可能无法满足预设性能要求。
34.现结合一种半导体结构的结构示意图进行分析，图1为一种半导体结构的结构示意图。参考图1，半导体结构包括衬底101和位于衬底101上的介质层103，衬底101内具有导电结构102，介质层103内具有暴露出导电结构102的凹槽104。
35.由于现有刻蚀工艺形成的凹槽104具有线宽渐窄的特征，相对于理想状态下的等线宽凹槽而言，现有刻蚀工艺形成的凹槽104的平均线宽、周长或横截面积较小。具体地，现有技术形成的凹槽104的平均线宽为(w1 w2)/2，周长为2l w2，横截面积为(w1 w2)*h/2，而理想状态下的等线宽凹槽的平均线宽为w1，周长为2h w1，横截面积为w1h/2，其中，l为凹槽104的斜侧壁长度，w2为底部线宽，h为凹槽104深度，w1为顶部线宽。这就使得半导体结构与凹槽平均线宽、横截面积或周长有关的性能可能达不到预期水平。
36.以电容的可存储电量为例，半导体结构包括电极层105和电容介质层106，电极层105位于凹槽104侧壁和底部，电容介质层106位于电极层105表面，电极层105为电容的一电极，电容的可存储电量与电极层105和电容介质层106的接触面积正相关，而电极层105的接触面积与凹槽104的周长或平均线宽(取决于电容结构)正相关。如此，当采用现有技术刻蚀形成具有渐窄线宽的凹槽104时，可能导致电容的可存储电量无法满足预设性能要求。
37.为解决上问题，本发明实施提供一种半导体结构的制作方法，通过增加凹槽平均线宽的方式提高凹槽的周长和横截面积，进而提高与凹槽平均线宽、周长或横截面积相关的半导体结构性能参数。
38.为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本技术而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本技术所要求保护的技术方案。
39.图2至图7为本发明一实施例提供的半导体结构的制作方法各步骤对应的剖面结构示意图。
40.参考图2，提供衬底210和位于衬底210上的介质层230，衬底210内具有导电结构220。
41.本实施例中，部分衬底210的材料位于导电结构220和介质层230之间，且衬底210的材料硬度大于介质层230的材料硬度，如此，位于导电结构220与介质层230之间的衬底210材料可起到减缓刻蚀工艺的刻蚀速率的作用，有利于及时停止刻蚀工艺，以避免对导电结构220造成损伤。
42.导电结构220既可以是单一的金属材料，例如钨或铜，也可以是复杂的电子器件，这与半导体结构的应用场景有关，可以根据实际需要决定。
43.参考图3，对部分厚度的介质层230进行刻蚀，以形成第一凹槽241。
44.由于第一凹槽241的深度会对最终形成的凹槽的平均线宽、横截面积或孔径造成
影响，因此，在形成第一凹槽241之前，要根据最终所需要的平均线宽、横截面积或周长确定第一凹槽241的深度。
45.此外，第一凹槽241的开口宽度w
11
的大小也会对最终形成的凹槽的横截面积和周长造成影响，因此，在进行刻蚀工艺之前，还需要根据半导体结构的性能要求确定第一凹槽241的开口宽度w
11
。其中，性能要求包括最终形成的凹槽的深宽比要求。
46.本实施例中，形成第一凹槽241的工艺为各向异性刻蚀工艺，且由于刻蚀工艺本身的缺陷，即随着刻蚀深度的增加刻蚀剂成分不断减少，最终形成线宽渐窄的第一凹槽241。
47.本实施例中，第一凹槽241的顶部宽度为50nm～54nm，例如51nm、52nm或53nm。
48.参考图4，对位于第一凹槽241底部的介质层230进行各向同性刻蚀工艺，以形成第二凹槽242，在平行于衬底210表面的方向上，第二凹槽242的最大宽度w
21
大于第一凹槽241的底部宽度w
12
。
49.需要说明的是，上述第一凹槽241的底部宽度w
12
指的是第一凹槽241在进行各向同性刻蚀工艺之间的底部宽度，在进行各向同性刻蚀工艺期间，刻蚀液可能会接触到第一凹槽241侧壁，进而使得第一凹槽241有些许扩大。
50.本实施例中，各向同性刻蚀工艺在平行于衬底210一方向上的刻蚀宽度为2nm～3nm，例如2.3nm、2.5nm或2.7nm。对各向同性刻蚀工艺在平行于衬底210方向上的刻蚀宽度进行限制，有利于避免刻蚀工艺对相邻结构造成损伤甚至破坏。
51.举例来说，本实施例中，衬底210内具有多个分立设置的导电结构220，且介质层230内有多个与导电结构220对应的第一凹槽241和第二凹槽242。通过限制各向同性刻蚀工艺在平行于衬底210表面方向上的刻蚀宽度，有利于避免相邻第二凹槽242被刻穿，进而避免不同第二凹槽242内的电极层(未图示)接触。
52.本实施例中，第二凹槽242具有圆弧形侧壁和圆弧形底面，且圆弧形侧壁和圆弧形底面都是朝远离第二凹槽242中心的方向凹陷；其中，第二凹槽242中心指的是第二凹槽242最大宽度w
21
所在线段的中心点。形成该圆弧形侧壁和圆弧形底面的原因如下：
53.参考图5，第二凹槽242包括第一区域243和第二区域244，各向同性刻蚀工艺具有平行于衬底210表面方向上的平行刻蚀速率x1和垂直于衬底210表面方向上的垂直刻蚀速率x2。由于平行刻蚀速率x1包括方向相反的第一刻蚀速率x11和第二刻蚀速率x12，即需要对多个方向进行刻蚀，因此，在进行第二凹槽242的刻蚀时，平行刻蚀速率x1会先于垂直刻蚀速率x2因为刻蚀成分的减少而发生衰减。
54.如此，当第一刻蚀速率x11发生衰减而垂直刻蚀速率x2暂未发生较大变化时，会形成不断向垂直于衬底210表面方向弯曲的单侧刻蚀方向x21，直至单侧刻蚀方向x21垂直于衬底210表面。需要说明的是，由于垂直刻蚀速率x2也会因为刻蚀成分的减少而减小，进而出现线宽渐窄的情况，因此，第一刻蚀方向x21垂直于衬底210表面的时刻，实际上是平行刻蚀速率x1刚好能维持凹槽线宽不变的时刻，此刻，第二凹槽242具有最大宽度w
21
。
55.相应地，在刻蚀第二区域244时，刻蚀成分进一步减少，平行刻蚀速率x1不再能够维持凹槽线宽而导致线宽开始出现渐窄的情况，且垂直刻蚀速率x2也因为刻蚀成分的减少进一步减小。当刻蚀成分被完全消耗时，垂直刻蚀速率x2归零，凹槽线宽也归零，最终形成圆弧形侧壁和圆弧形底面。
56.本实施例中，各向同性刻蚀工艺包括湿法刻蚀工艺，湿法刻蚀工艺的刻蚀剂包括
氢氟酸溶液，具体为稀释的氢氟酸溶液。
57.参考图6，对位于第二凹槽242底部的介质层230进行刻蚀，形成暴露出导电结构220的第三凹槽245。
58.本实施例中，形成第三凹槽245的刻蚀工艺为各向异性刻蚀工艺。由于各向异性刻蚀工艺在垂直于基底210表面方向上的刻蚀速率较大，而在平行于基底210表面方向上的刻蚀速率趋近于零，因此，当刻蚀剂与第二凹槽242的侧壁表面接触时，会以第二凹槽242的最大宽度w
21
为顶部线宽刻蚀形成第三凹槽245。
59.参考图7，在形成第三凹槽(未标示)之后，在第一凹槽(未标示)和第二凹槽(未标示)以及第三凹槽的侧壁和底部形成第一电极层251，在第一电极层251表面形成电容介质层252，在电容介质层252表面形成第二电极层253。
60.需要说明的是，图7中的局部示意图为局部俯视图。
61.本实施例中，由第一凹槽、第二凹槽以及第三凹槽组成的凹槽具有较大的深宽比，且第二电极层253、电容介质层252、第一电极层251以及介质层230依次包绕。因此，可以将第一电极层251和第二电极层253构成的电容视为柱状电容，柱状电容的容量可以根据柱状电容的方式进行计算，具体为c＝2πεh/ln(r1/r2)，其中，h为电容柱的高度，r1为电容柱的内半径，r2为电容柱的外半径。
62.本实施例，在电容介质层252的厚度不变的条件下增加部分区域的凹槽线宽，相当于增加凹槽平均线宽，即同时增加r1和r2的数值及减小r1/r2的商值，进而实现电容容量c的增加。
63.本实施例中，通过在刻蚀过程中采用各向同性刻蚀工艺进行刻蚀，提高与凹槽平均线宽、横截面积或周长相关的半导体结构性能。
64.本发明另一实施例还提供一种半导体结构的制作方法，与前一实施例不同的是，本实施例中，介质层包括第一介质层、支撑层以及第二介质层。以下将结合图8和图9进行详细说明，图8为本发明另一实施例提供的半导体结构的制作方法一步骤对应的剖面结构示意图，图9为本发明又一实施例提供的半导体结构的制作方法一步骤对应的剖面结构示意图。与上一方法实施例相同或者相应的制作步骤，可参考上一方法实施例的相应说明，以下不做赘述。
65.参考图8，介质层330包括依次层叠的第一介质层331、支撑层332以及第二介质层333，支撑层332的材料硬度大于第一介质层331的材料硬度，起到支撑半导体结构的作用。
66.本实施例中，刻蚀部分厚度的介质层330以形成第一凹槽341，包括：对第二介质层333和支撑层332进行刻蚀，直至暴露出位于支撑层332下方的第一介质层331。如此，有利于避免后续进行的各向同性刻蚀工艺过多地侵蚀支撑层332，从而保障介质层330的稳定性。本实施例中，各向同性刻蚀工艺对第一介质层331的材料的刻蚀速率大于对支撑层332的材料的刻蚀速率。如此，有利于进一步避免各向同性刻蚀工艺侵蚀支撑层332，从而保证介质层330的稳定性。
67.在其他实施例中，参考图9，介质层330a包括位于第一介质层332a底部的底部支撑层331a、位于第一介质层332a和第二介质层334a之间的中间支撑层333a和位于第二介质层334a顶部的顶部支撑层335a，其中，底部支撑层331a可起到对导电结构320a的隔离作用；此外，由于半导体结构的实际应用场景不确定，在实际应用场景中，第一介质层332a可能在底
部支撑层331a上方，也可能在底部支撑层331a下方，因此底部支撑层331a和顶部支撑层335a都可以对第一介质层332a、第二介质层334a以及后续形成的电容结构起到支撑作用。
68.需要说明的是，可通过调整衬底310a的材料硬度，使得衬底310a起到支撑作用，而无需设置额外的底部支撑层331a。
69.本实施例中，第一凹槽341贯穿起到支撑作用的支撑层332，避免后续进行的各向同性刻蚀工艺过多地侵蚀支撑层332，从而保障介质层330的稳定性。本发明另一实施例还提供一种半导体结构的制作方法，与前一实施例不同的是，本实施例中，在形成第二凹槽之前，在第一凹槽侧壁形成保护层。以下将结合图10进行详细说明，图10为本发明再一实施例提供的半导体结构的制作方法一步骤对应的剖面结构示意图。与上一方法实施例相同或者相应的制作步骤，可参考上一方法实施例的相应说明，以下不做赘述。
70.本实施例中，在形成第一凹槽341b之后，在第一凹槽341b侧壁形成保护层341c，保护层341c的材料与介质层330b的材料的刻蚀选择比小于1；此外，还在形成第二凹槽之后去除保护层341c。
71.如此，在进行各向同性刻蚀工艺时，有利于避免刻蚀剂刻蚀第一凹槽341b的侧壁，其中刻蚀包括规则刻蚀和不规则刻蚀，进而保证第一凹槽341b的底部宽度小于第二凹槽的最大宽度以及保证第一凹槽341b具有光滑侧壁，从而保证最终形成的第一凹槽341b的形状满足预设要求；此外，有利于避免刻蚀剂对第一凹槽341b侧壁过刻蚀，进而保证相邻的第一凹槽341b相互分立。
72.其中，位于第一凹槽341b侧壁的保护层341c可以通过先形成覆盖介质层330b表面的保护膜，再刻蚀去除介质层330b顶部和第一凹槽341b底部的保护膜的方式形成。
73.本实施例中，在形成第二凹槽之前在第一凹槽341b侧壁形成保护层341c，有利于避免刻蚀剂刻蚀第一凹槽341b侧壁，进而保证能够得到满足预设要求的第一凹槽341b结构。
74.相应地，本发明实施例还提供一种半导体结构，可以采用上述任一方法制作。
75.参考图11，本实施例中，半导体结构包括：衬底410和位于衬底410上的介质层430，衬底410内具有导电结构420；在介质层430朝向衬底410的方向上，第二凹槽442的最大宽度大于第一凹槽441的底部宽度，且第三凹槽443暴露出导电结构420。
76.以下将结合附图对本发明提供的半导体结构进行详细说明。为了便于图示清楚，部分凹槽内的材料未图示。
77.本实施例中，介质层430包括依次层叠的第一介质层431、支撑层432以及第二介质层433，支撑层432的材料硬度大于第一介质层431的材料硬度。第一凹槽441贯穿支撑层432。
78.本实施例中，第一凹槽441和第二凹槽442侧壁以及第三凹槽443的侧壁和底部具有第一电极层451，第一电极层451表面具有电容介质层452，电容介质层452表面具有第二电极层453。
79.本实施例中，第二凹槽442具有圆弧形侧壁，且在介质层430朝向衬底410的方向上，第二凹槽442的宽度递增。相应地，位于第二凹槽442内的第一电极层451和第二电极层453具有圆弧形表面，圆弧形表面朝远离第二凹槽442中心的方向凹陷。
80.本实施例中，第二电极层453、电容介质层452以及第一电极层451依次包绕；在其
他实施例中，参考图12，电容介质层552位于第二电极层553侧壁和底部，第一电极层551位于电容介质层552侧壁和底部。
81.本实施例提供一种新的半导体结构，在不增加凹槽顶部开口尺寸的情况下，提高与凹槽平均线宽、横截面积或周长相关的半导体结构性能。
82.本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。