半导体结构及半导体结构的形成方法与流程

1.本发明涉及半导体制造领域，尤其涉及一种半导体结构及半导体结构的形成方法。


背景技术：

2.随着半导体工艺的技术节点持续降低，半导体结构的尺寸越来越小，栅极结构两侧的空间也需要缩小，以增加半导体结构单元的密度。但是栅极结构与孔塞间侧墙的减薄增大了栅极结构与孔塞的寄生电容，降低读写速度以及增大读写操作时对存储单元数据的干扰。
3.为了降低寄生电容、提高读写速度和，在栅极结构和孔塞之间制备空气隙(air gap)是很有效的方法。
4.然而，现有的制备空气隙的方法还有待提升。


技术实现要素：

5.本发明解决的技术问题是提供一种半导体结构及半导体结构的形成方法，以提升制备空气隙的方法及半导体结构的性能。
6.为解决上述技术问题，本发明技术方案提供一种半导体结构，包括：衬底；位于衬底上的栅极结构；位于衬底上的介质结构，所述介质结构覆盖所述栅极结构；位于介质结构内的第一导电插塞，所述第一导电插塞位于所述栅极结构一侧或两侧；位于介质结构内的开口，所述开口暴露出所述栅极结构；位于开口顶部的第一介质层，所述第一介质层将所述开口封闭成密闭腔。
7.可选的，所述开口包括第一开口，所述第一开口位于所述第一导电插塞和所述栅极结构之间。
8.可选的，还包括：位于第一开口顶部的第一介质层，所述第一介质层将所述第一开口封闭成第一密闭腔。
9.可选的，所述第一开口的深宽比范围为：5～20。
10.可选的，所述开口还包括第二开口，所述第二开口位于所述第三介质层内，所述第二开口暴露出部分所述栅极结构顶部表面。
11.可选的，还包括：位于第二开口内的第一介质层，所述第一介质层将第二开口封闭成第二密闭腔。
12.可选的，所述第二开口的深宽比范围为：10～30。
13.可选的，所述介质结构包括第二介质层和位于第二介质层上的第三介质层，所述第二介质层位于所述栅极结构侧壁表面，所述第三介质层位于所述栅极结构顶部表面。
14.可选的，所述栅极结构包括栅介质层和位于栅介质层上的栅极层；所述栅极结构位于所述第二介质层内。
15.可选的，所述栅介质层材料的介电常数大于3.7，所述栅介质层的材料包括氧化铪
或氧化铝；所述栅极层的材料包括金属，所述金属包括钨。
16.可选的，还包括：位于衬底上的过渡层，所述栅介质层位于所述过渡层表面；位于栅介质层上的功函数层，所述栅极层位于所述功函数层表面。
17.可选的，还包括：位于介质结构内的第二导电插塞，所述第二导电插塞与所述栅极结构顶部电连接。
18.可选的，还包括：位于介质结构顶部表面和第一介质层顶部表面的第四介质层；位于第四介质层内的第一金属层，所述第一金属层与所述第二导电插塞电连接。
19.可选的，还包括：位于栅极结构两侧衬底内的源漏掺杂区；所述第一导电插塞与所述源漏掺杂区电连接。
20.可选的，所述衬底包括基底和位于基底上的若干鳍部结构；所述栅极结构横跨所述若干鳍部结构。
21.可选的，所述第一介质层的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、氮氧化硅、碳化硅、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
22.相应地，本发明技术方案还提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底上形成栅极结构、牺牲侧墙和介质结构，所述牺牲侧墙位于所述栅极结构的侧壁表面，所述介质结构位于所述衬底上且位于所述牺牲侧墙表面；在所述介质结构内形成第一导电插塞，所述第一导电插塞位于所述栅极结构一侧或两侧；去除所述牺牲侧墙，在所述介质结构内形成开口，所述开口暴露出所述栅极结构；在所述开口顶部形成第一介质层，所述第一介质层将所述开口封闭成密闭腔。
23.可选的，所述介质结构包括第二介质层，所述第二介质层位于所述栅极结构侧壁表面。
24.可选的，所述开口包括第一开口，所述第一开口位于所述第一导电插塞和所述栅极结构之间，且所述第一开口位于所述第二介质层内。
25.可选的，还包括：在第一开口顶部形成第一介质层，所述第一介质层将所述第一开口封闭成第一密闭腔。
26.可选的，所述第一开口的深宽比范围为：5～20。
27.可选的，所述介质结构还包括：位于第二介质层表面的第三介质层。
28.可选的，所述开口还包括第二开口，所述第二开口位于所述第三介质层内，所述第二开口暴露出牺牲侧墙顶部表面和部分栅极结构顶部表面。
29.可选的，还包括：在第二开口内形成第一介质层，所述第一介质层将所述第二开口封闭成第二密闭腔。
30.可选的，所述第二开口的深宽比范围为：10～30。
31.可选的，形成所述第一介质层的工艺包括化学气相沉积工艺。
32.可选的，所述栅极结构包括栅介质层和位于栅介质层上的栅极层。
33.可选的，所述栅介质层材料的介电常数大于3.7，所述栅介质层的材料包括氧化铪或氧化铝；所述栅极层的材料包括金属，所述金属包括钨。
34.可选的，所述栅极结构的形成方法包括：在衬底上形成伪栅极结构；在伪栅极结构侧壁形成牺牲侧墙；在衬底上形成第二介质层，所述第二介质层暴露出所述伪栅极结构顶部表面和所述牺牲侧墙顶部表面；去除所述伪栅极结构，在所述第二介质层内形成栅极开
口；在所述栅极开口内形成栅极结构。
35.可选的，还包括：位于衬底上的过渡层，所述栅介质层位于所述过渡层表面；位于栅介质层上的功函数层，所述栅极层位于所述功函数层表面。
36.可选的，还包括：在栅极结构顶部表面形成保护层；去除所述牺牲侧墙的同时，也去除所述保护层。
37.可选的，所述保护层的形成方法包括：形成栅极结构之后，回刻蚀所述栅极层，在第二介质层内形成凹槽；在凹槽内形成所述保护层。
38.可选的，所述保护层的材料与所述牺牲侧墙的材料相同。
39.可选的，所述保护层的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、氮氧化硅、碳化硅、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
40.可选的，去除所述牺牲侧墙之前，还包括：在介质结构内形成第二导电插塞，所述第二导电插塞与所述栅极结构顶部电连接。
41.可选的，形成第一介质层之后，还包括：在所述介质结构顶部表面和第一介质层顶部表面形成第四介质层；在所述第四介质层内形成第一金属层，所述第一金属层与所述第二导电插塞电连接。
42.可选的，在衬底上形成介质结构之前，还包括：在栅极结构两侧衬底内形成源漏掺杂区；所述第一导电插塞与所述源漏掺杂区电连接。
43.可选的，所述衬底包括基底和位于基底上的若干鳍部结构；所述栅极结构横跨所述若干鳍部结构。
44.可选的，去除所述牺牲侧墙的工艺包括干法刻蚀工艺或湿法刻蚀工艺中的一种或多种的组合。
45.可选的，所述第一介质层的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、氮氧化硅、碳化硅、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
46.与现有技术相比，本发明的技术方案具有以下有益效果：
47.本发明技术方案的半导体结构，所述第一介质层将开口封闭成密闭腔，所述密闭腔具有较小的介电常数，从而使得所述半导体结构的寄生电容减小，从而提升了半导体结构的性能。
48.进一步，所述开口包括第一开口，所述第一开口位于所述第一导电插塞和所述栅极结构之间，所述第一介质层将所述第一开口封闭成第一密闭腔，所述第一密闭腔具有较小的介电常数，从而使得所述第一导电插塞与栅极结构之间的寄生电容减小，从而提升了半导体结构的性能。
49.进一步，所述开口还包括第二开口，所述第二开口暴露出部分所述栅极结构顶部表面，所述第一介质层将所述第二开口封闭成第二密闭腔，所述第二密闭腔具有较小的介电常数，从而使得后续在介质结构顶部表面的第四介质层内形成第一金属层时，所述第一金属层与栅极结构之间的寄生电容减小，从而提升了半导体结构的性能。
50.本发明技术方案的半导体结构形成方法，通过先在介质结构内形成第一导电插塞，所述第一导电插塞位于所述栅极结构一侧或两侧，再去除所述牺牲侧墙，在介质结构内形成开口，所述开口暴露出所述栅极结构，然后再在开口顶部形成第一介质层，所述第一介质层将所述第一开口封闭成密闭腔，所述密闭腔具有较小的介电常数，从而使得所述半导
体结构的寄生电容减小。所述方法形成的密闭腔，具有较好的隔离效果，避免了先形成密闭腔、再形成第一导电插塞时，所述第一导电插塞的材料渗透到所述密闭腔内，影响所述密闭腔隔离效果的情况。
51.进一步，所述开口包括第一开口，所述第一开口位于所述第一导电插塞和所述栅极结构之间，所述第一介质层将所述第一开口封闭成第一密闭腔，所述第一密闭腔具有较小的介电常数，从而使得所述第一导电插塞与栅极结构之间的寄生电容减小，从而提升了半导体结构的性能。所述方法形成的第一密闭腔，具有较好的隔离效果，避免了先形成密闭腔、再形成第一导电插塞时，所述第一导电插塞的材料渗透到所述第一密闭腔内，影响所述第一密闭腔隔离效果的情况。
52.进一步，所述开口还包括第二开口，在第二开口内形成第一介质层，所述第一介质层将第二开口封闭成第二密闭腔，所述第二密闭腔具有较小的介电常数，从而使得后续在第四介质层内形成的第一金属层与栅极结构之间的寄生电容减小，从而提升了半导体结构的性能。
附图说明
53.图1至图3是一实施例中半导体结构形成过程的剖面结构示意图；
54.图4至图14是本发明一实施例中半导体结构形成过程的剖面结构示意图；
55.图15至图18是本发明另一实施例中半导体结构形成过程的剖面结构示意图。
具体实施方式
56.如背景技术所述，现有的制备空气隙的方法还有待提升。现结合具体的实施例进行分析说明。
57.图1至图3是一实施例中半导体结构形成过程的结构示意图。
58.请参考图1，提供衬底100，所述衬底100上具有鳍部结构101；在衬底100上形成伪栅极结构103；在伪栅极结构103侧壁形成初始侧墙104；在栅极结构103两侧的鳍部结构101内形成源漏掺杂区102；在衬底100上形成第一介质层105，所述栅极结构103位于所述第一介质层105内。
59.请参考图2，去除所述初始侧墙104，在第一介质层105内形成开口(未图示)；在开口内形成侧墙106，所述侧墙106将所述开口封闭成密闭腔。
60.请参考图3，去除所述伪栅极结构103，在第一介质层105内形成栅极开口(未图示)；在栅极开口内形成栅极结构107；形成栅极结构107之后，在第一介质层105上形成第二介质层108；在第二介质层108内形成栅极插塞109，所述栅极插塞109与所述栅极结构107顶部电连接；在第一介质层105内和第二介质层108内形成源漏插塞110，所述源漏插塞110与所述源漏掺杂区102电连接。
61.所述半导体结构的形成过程中，形成侧墙106之后，所述侧墙106将所述开口封闭成密闭腔，所述密闭腔具有较小的介电常数，从而使得形成的源漏插塞110与栅极结构107之间的寄生电容减小。
62.然而，随着半导体结构尺寸的进一步缩小，源漏插塞110与栅极结构107的间距也越来越小，在形成源漏插塞110时，需要刻蚀所述第一介质层105和第二介质层108，在第一
介质层105内和第二介质层108内形成凹槽，而由于源漏插塞110与栅极结构107的间距较小，在刻蚀所述第一介质层105和第二介质层108的过程中，可能会发生过刻蚀从而使得所述凹槽与所述密闭腔连通，后续在凹槽内形成的源漏插塞的材料也会填充到密闭腔内，从而使得所述半导体结构的寄生电容增加，影响所述半导体结构的性能。
63.为了解决上述问题，本发明技术方案提供一种半导体结构及半导体结构的形成方法，通过先在介质结构内形成第一导电插塞，所述第一导电插塞位于所述栅极结构一侧或两侧，再去除所述牺牲侧墙，在介质结构内形成第一开口，所述第一开口位于栅极结构和第一导电插塞之间，然后再在第一开口顶部形成第一介质层，所述第一介质层将所述第一开口封闭成第一密闭腔，所述第一密闭腔具有较小的介电常数，从而使得所述第一导电插塞与栅极结构之间的寄生电容减小。所述方法形成的第一密闭腔，具有较好的隔离效果，避免了先形成第一密闭腔、再形成第一导电插塞时，所述第一导电插塞的材料渗透到所述第一密闭腔内，影响所述第一密闭腔隔离效果的情况。
64.为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
65.图4至图14是本发明一实施例中半导体结构形成过程的剖面结构示意图。
66.请参考图4，提供衬底。
67.所述衬底包括：基底200；位于基底200上的鳍部结构201；位于基底200表面和若干鳍部结构201侧壁表面的隔离层(未图示)，所述隔离层的顶部表面低于所述鳍部结构201的顶部表面。
68.在本实施例中，所述基底200的材料为单晶硅；所述鳍部结构201的材料包括单晶硅。
69.在其它实施例中，所述基底还可以是多晶硅、锗、锗化硅、砷化镓、绝缘体上硅或绝缘体上锗等半导体材料；所述鳍部结构还可以是多晶硅、锗、锗化硅、砷化镓、绝缘体上硅或绝缘体上锗等半导体材料。
70.所述隔离层的材料包括介电材料，所述介电材料包括氮化硅、氧化硅、氮氧化硅、氧化铝、氮化铝和氮碳化硅的一种或多种的组合。在本实施例中，所述隔离层的材料包括氧化硅。
71.在其它实施例中，所述衬底为平面型衬底。
72.请参考图5，在所述衬底上形成栅极结构203、牺牲侧墙204和介质结构，所述栅极结构203横跨所述若干鳍部结构201，所述牺牲侧墙204位于所述栅极结构203的侧壁表面，所述介质结构位于所述衬底上且位于所述牺牲侧墙204表面。
73.在本实施例中，还包括：在栅极结构203两侧鳍部结构201内形成源漏掺杂区202。
74.所述栅极结构203包括栅介质层(未图示)和位于栅介质层上的栅极层(未标示)。
75.在本实施例中，所述栅极结构203还包括：位于衬底上的过渡层(未图示)，所述栅介质层位于所述过渡层表面；位于栅介质层上的功函数层(未图示)，所述栅极层位于所述功函数层表面。
76.所述栅介质层材料的介电常数大于3.7，所述栅介质层的材料包括氧化铪或氧化铝；所述栅极层的材料包括金属，所述金属包括钨。所述过渡层的材料包括介电材料，所述介电材料包括氧化硅。所述功函数层的材料包括n型功函数材料或p型功函数材料，所述n型
功函数材料包括钛铝，所述p型功函数材料包括氮化钛或氮化钽。
77.所述栅极结构203的形成方法包括：在衬底上形成伪栅极结构(未图示)；在伪栅极结构侧壁形成牺牲侧墙204；在衬底上形成第二介质层205，所述第二介质层205暴露出所述伪栅极结构顶部表面和所述牺牲侧墙204顶部表面；去除所述伪栅极结构，在所述第二介质层205内形成栅极开口(未图示)；在所述栅极开口内形成栅极结构203。
78.所述牺牲侧墙204的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、氮氧化硅、碳化硅、氮碳化硅和氮碳氧化硅中的一种或多种的组合。所述第二介质层205的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、氮氧化硅、碳化硅、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
79.在本实施例中，所述牺牲侧墙204的材料包括氮化硅；所述第二介质层205的材料包括氧化硅。
80.所述介质结构包括第二介质层205，所述第二介质层205位于所述栅极结构203侧壁表面。
81.在本实施例中，所述介质结构还包括位于第二介质层205上的第三介质层，具体请参考图6。
82.请参考图6，在栅极结构203顶部表面形成保护层206。
83.所述保护层206用于保护所述栅极结构203的顶部表面避免后续工艺对栅极结构203造成损伤。
84.所述保护层206的形成方法包括：形成栅极结构203之后，回刻蚀所述栅极层，在第二介质层205内形成凹槽(未图示)；在凹槽内和第二介质层205上形成保护材料层(未图示)；平坦化所述保护材料层，直至暴露出所述第二介质层205表面，在栅极结构203顶部表面形成所述保护层206。
85.所述保护层206的材料与所述牺牲侧墙204的材料相同。所述保护层206的材料与所述牺牲侧墙204的材料相同，从而在去除牺牲侧墙204的同时，所述保护层206也可以一起去除，从而节省了工艺流程。
86.所述保护层206的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、氮氧化硅、碳化硅、氮碳化硅和氮碳氧化硅中的一种或多种的组合。在本实施例中，所述保护层206的材料包括氮化硅。
87.在其它实施例中，能够不形成所述保护层。
88.请继续参考图6，在第二介质层205表面、牺牲侧墙204顶部表面和保护层206表面形成第三介质层207。
89.所述第三介质层207的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、氮氧化硅、碳化硅、氮碳化硅和氮碳氧化硅中的一种或多种的组合。形成所述第三介质层207的工艺包括化学气相沉积工艺、原子层沉积工艺或热处理工艺。
90.在本实施例中，所述第三介质层207的材料包括氧化硅；形成所述第三介质层207的工艺包括化学气相沉积工艺。
91.在本实施例中，所述第三介质层207和第二介质层205共同形成所述介质结构，为后续在介质结构内形成的第一导电插塞和第二导电插塞提供结构支持，同时也用于第一导电插塞、第二导电插塞和栅极结构203之间的电隔离。
92.在其它实施例中，所述介质结构能够不包括所述第三介质层。
93.请参考图7和图8，图8为图7省略介质结构的俯视图，图7为图8沿剖面线aa’方向的剖面结构示意图，在所述介质结构内形成第一导电插塞208，所述第一导电插塞208位于所述栅极结构203一侧或两侧。
94.所述第一导电插塞208与所述源漏掺杂区202电连接。
95.所述第一导电插塞208的形成方法包括：在所述介质结构内形成第一凹槽(未图示)，所述第一凹槽暴露出所述源漏掺杂区202表面；在第一凹槽内和介质结构顶部表面形成插塞材料层(未图示)；平坦化所述插塞材料层，直至暴露出所述介质结构表面，形成所述第一导电插塞208。
96.所述第一导电插塞208的材料包括金属，所述金属包括铜、钨、铝和氮化钛中的一种或多种的组合。
97.在本实施例中，在形成第一导电插塞208的同时，还包括：在第三介质层207内形成第二导电插塞209，所述第二导电插塞209与所述栅极结构203顶部电连接。
98.所述第二导电插塞209的形成方法包括：在所述第三介质层207内和保护层206内形成第二凹槽(未图示)，所述第二凹槽暴露出所述栅极结构203顶部表面；在第二凹槽内和第三介质层207顶部表面形成插塞材料层(未图示)；平坦化所述插塞材料层，直至暴露出所述第三介质层207表面，形成所述第二导电插塞209。
99.所述第二导电插塞209的材料包括金属，所述金属包括铜、钨、铝和氮化钛中的一种或多种的组合。
100.在其它实施例中，能够不形成所述第二导电插塞。
101.请参考图9和图10，图10为图9的俯视图，图9为图10沿剖面线bb’方向的剖面结构示意图，去除所述牺牲侧墙204，在所述介质结构内形成第一开口211，所述第一开口211位于所述第一导电插塞208和所述栅极结构203之间，所述第一开口211位于所述第二介质层205内。
102.所述第一开口211用于后续在第一开口211内形成第一介质层，所述第一介质层将所述第一开口211封闭成第一密闭腔，所述第一密闭腔具有较小的介电常数，从而使得所述第一导电插塞208与栅极结构203之间的寄生电容减小。
103.所述第一开口211的深宽比范围为：5～20。所述深宽比范围的第一开口211，后续在第一开口211内形成第一介质层，所述第一介质层将所述第一开口211封闭成第一密闭腔。若深宽比太小，则所述第一介质层不易于在第一开口211顶部沉积，将所述第一开口211封闭成第一密闭腔；若深宽比太大，则形成所述第一开口211的难度较大。
104.在本实施例中，形成第一开口211的过程中，还在第三介质层207内形成第二开口210，所述第二开口210暴露出牺牲侧墙204顶部表面和部分栅极结构203顶部表面。
105.所述第一开口211的形成方法包括：在所述第三介质层207上形成图形化的掩膜层，所述图形化的掩膜层暴露出牺牲侧墙204顶部的第三介质层207表面和部分栅极结构203顶部的第三介质层207表面；以所述图形化的掩膜层为掩膜刻蚀所述第三介质层207，直至暴露出栅极结构203顶部表面，在第三介质层207内形成第二开口210，所述第二开口210暴露出所述牺牲侧墙204的顶部表面；去除所第二开口210暴露出的牺牲侧墙204，在所述第二介质层205内形成第一开口211。
106.所述图形化的掩膜层覆盖所述第二导电插塞209的顶部表面。
107.在本实施例中，去除所述牺牲侧墙204的同时，也去除所述第二开口210暴露出的保护层206。
108.去除栅极结合203顶部表面的保护层206，所述保护层206的介电常数较大，后续在第二开口210内形成第一介质层，所述第一介质层将所述第二开口210封闭成第二密闭腔，后续再在第一介质层顶部表面形成第一金属层时，所述第一金属层与栅极结构203之间的介电常数减小的程度较大，从而能够减小第一金属层与栅极结构203之间的寄生电容，有利于半导体结构性能的提升。
109.去除所述牺牲侧墙204的工艺包括干法刻蚀工艺或湿法刻蚀工艺中的一种或多种的组合。
110.请参考图11和图12，图12为图11的俯视图，图11为图12沿剖面线cc’方向的剖面结构示意图，在所述第一开口211顶部形成第一介质层212，所述第一介质层212将所述第一开口211封闭成第一密闭腔。
111.所述第一介质层212的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、氮氧化硅、碳化硅、氮碳化硅和氮碳氧化硅中的一种或多种的组合。形成所述第一介质层212的工艺包括化学气相沉积工艺、热处理工艺或原子层沉积工艺。
112.在本实施例中，所述第一介质层212的材料包括氧化硅；形成所述第一介质层212的工艺包括化学气相沉积工艺，所述化学气相沉积工艺的沉积速率较快，从而能够在第一开口211顶部形成第一介质层212，所述第一介质层212将所述第一开口211封闭成第一密闭腔，所述第一密闭腔具有较小的介电常数，从而使得所述第一导电插塞208与栅极结构203之间的寄生电容减小。
113.所述半导体结构的形成方法，通过先在介质结构内形成第一导电插塞208，所述第一导电插塞208位于所述栅极结构203一侧或两侧，再去除所述牺牲侧墙204，在介质结构内形成第一开口211，所述第一开口211位于栅极结构203和第一导电插塞208之间，然后再在第一开口211顶部形成第一介质层212，所述第一介质层212将所述第一开口211封闭成第一密闭腔，所述第一密闭腔具有较小的介电常数，从而使得所述第一导电插塞208与栅极结构203之间的寄生电容减小。所述方法形成的第一密闭腔，具有较好的隔离效果，避免了先形成第一密闭腔、再形成第一导电插塞208时，所述第一导电插塞208的材料渗透到所述第一密闭腔内，影响所述第一密闭腔隔离效果的情况。
114.在本实施例中，在所述第二开口210内形成第一介质层212，所述第一介质层212填充所述第二开口210。
115.在其它实施例中，所述第一介质层位于所述第二开口顶部，所述第一介质层将所述第二开口封闭成第二密闭腔，所述第一介质层将所述第一开口封闭成第一密闭腔。
116.请参考图13和图14，图14为图13的俯视图，图13为图14沿剖面线dd’方向的剖面结构示意图，在所述介质结构顶部表面和第一介质层212顶部表面形成第四介质层214；在所述第四介质层214内形成第一金属层213，所述第一金属层213与所述第二导电插塞209电连接。
117.所述第一金属层213的材料包括金属，所述金属包括铜、钨、铝和氮化钛中的一种或多种的组合。
118.相应地，本发明实施例还提供一种半导体结构，请继续参考图13和图14，包括：
119.衬底；
120.位于衬底上的栅极结构203；
121.位于衬底上的介质结构，所述介质结构覆盖所述栅极结构203；
122.位于介质结构内的第一导电插塞208，所述第一导电插塞208位于所述栅极结构203一侧或两侧；
123.位于介质结构内的第一开口(未图示)，所述第一开口暴露出所述栅极结构203侧壁表面，所述第一开口位于所述第一导电插塞208和所述栅极结构203之间；
124.位于第一开口顶部的第一介质层212，所述第一介质层212将所述第一开口封闭成第一密闭腔。
125.在本实施例中，还包括：位于介质结构内的第二开口(未图示)，所述第二开口暴露出部分所述栅极结构203顶部表面。
126.在本实施例中，还包括：位于第二开口内的第一介质层212。
127.在本实施例中，所述第一开口的深宽比范围为：5～20。
128.在本实施例中，所述介质结构包括第二介质层205和位于第二介质层205上的第三介质层207，所述第二介质层205位于所述栅极结构203侧壁表面，所述第三介质层207位于所述栅极结构203顶部表面。
129.在本实施例中，所述栅极结构203包括栅介质层(未图示)和位于栅介质层上的栅极层(未标示)；所述栅极结构203位于所述第二介质层205内。
130.在本实施例中，所述栅介质层材料的介电常数大于3.7，所述栅介质层的材料包括氧化铪或氧化铝；所述栅极层的材料包括金属，所述金属包括钨。
131.在本实施例中，所述栅极结构203还包括：位于衬底上的过渡层(未图示)，所述栅介质层位于所述过渡层表面；位于栅介质层上的功函数层(未图示)，所述栅极层位于所述功函数层表面。
132.在本实施例中，还包括：位于介质结构内的第二导电插塞209，所述第二导电插塞209与所述栅极结构203顶部电连接。
133.在本实施例中，还包括：位于栅极结构203两侧衬底内的源漏掺杂区202；所述第一导电插塞208与所述源漏掺杂区202电连接。
134.在本实施例中，所述衬底包括基底200和位于基底200上的若干鳍部结构201；所述栅极结构203横跨所述若干鳍部结构201。
135.在本实施例中，所述第一介质层212的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、氮氧化硅、碳化硅、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
136.在本实施例中，还包括：位于介质结构顶部表面和第一介质层212顶部表面的第四介质层214；位于第四介质层214内的第一金属层213，所述第一金属层213与所述第二导电插塞209电连接。
137.所述半导体结构中，所述第一介质层212将第一开口封闭成第一密闭腔，所述第一密闭腔具有较小的介电常数，从而使得所述第一导电插塞208与栅极结构203之间的寄生电容减小，从而提升了半导体结构的性能。
138.图15至图18是本发明另一实施例中半导体结构形成过程的剖面结构示意图。
139.请参考图15和图16，图15是图9基础上的结构示意图，图16是图10基础上的结构示意图，图16为图15的俯视图，图16为图15沿剖面线ee’方向的剖面结构示意图，在第二开口210内形成第一介质层312，所述第一介质层312将所述第二开口210封闭成第二密闭腔，所述第一介质层312将所述第一开口211封闭成第一密闭腔。
140.在本实施例中，所述第二开口210的深宽比范围为：10～30。
141.所述深宽比范围的第二开口210，后续在第二开口210内形成第一介质层，所述第一介质层将所述第二开口210封闭成第一密闭腔。若深宽比太小，则所述第一介质层不易于在第二开口210顶部沉积，将所述第二开口210封闭成第一密闭腔；若深宽比太大，则形成所述第二开口210的难度较大。
142.所述第一介质层312的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、氮氧化硅、碳化硅、氮碳化硅和氮碳氧化硅中的一种或多种的组合。形成所述第一介质层312的工艺包括化学气相沉积工艺、热处理工艺或原子层沉积工艺。
143.在本实施例中，所述第一介质层312的材料包括氧化硅；形成所述第一介质层312的工艺包括化学气相沉积工艺，所述化学气相沉积工艺的沉积速率较快，从而能够在第二开口210内形成第一介质层312，所述第一介质层312将所述第二开口210封闭成第二密闭腔，所述第一介质层同时将所述第一开口211封闭，从而使得所述第一导电插塞208与栅极结构203之间的寄生电容减小；所述第二密闭腔具有较小的介电常数，使得后续在第四介质层内形成的第一金属层与栅极结构203之间的寄生电容减小，从而提升了半导体结构的性能。
144.请参考图17和图18，图18为图17的俯视图，图17为图18沿剖面线ff’方向的剖面结构示意图，在所述介质结构顶部表面和第一介质层312顶部表面形成第四介质层314；在所述第四介质层314内形成第一金属层313，所述第一金属层313与所述第二导电插塞209电连接。
145.所述第一金属层313的材料包括金属，所述金属包括铜、钨、铝和氮化钛中的一种或多种的组合。
146.所述第一介质层312将所述第二开口210封闭成第二密闭腔，所述第二密闭腔具有较小的介电常数，从而使得所述第一金属层313与栅极结构203之间的寄生电容减小，从而提升了半导体结构的性能。
147.相应地，本发明实施例还提供一种半导体结构，请继续参考图17和图18，包括：
148.衬底；
149.位于衬底上的栅极结构203；
150.位于衬底上的介质结构，所述介质结构覆盖所述栅极结构203；
151.位于介质结构内的第一导电插塞208，所述第一导电插塞208位于所述栅极结构203一侧或两侧；
152.位于介质结构内的第一开口(未图示)，所述第一开口暴露出所述栅极结构203侧壁表面，所述第一开口位于所述第一导电插塞208和所述栅极结构203之间；
153.位于第一开口顶部的第一介质层312，所述第一介质层312将所述第一开口封闭成第一密闭腔。
154.在本实施例中，还包括：位于介质结构内的第二开口(未图示)，所述第二开口暴露
出部分所述栅极结构203顶部表面。
155.在本实施例中，还包括：位于第二开口内的第一介质层312，所述第一介质层312将所述第二开口封闭成第二密闭腔。
156.在本实施例中，所述第二开口的深宽比范围为：10～30。
157.在本实施例中，所述第一开口的深宽比范围为：5～20。
158.在本实施例中，所述介质结构包括第二介质层205和位于第二介质层205上的第三介质层207，所述第二介质层205位于所述栅极结构203侧壁表面，所述第三介质层207位于所述栅极结构203顶部表面。
159.在本实施例中，所述栅极结构203包括栅介质层(未图示)和位于栅介质层上的栅极层(未标示)；所述栅极结构203位于所述第二介质层205内。
160.在本实施例中，所述栅介质层材料的介电常数大于3.7，所述栅介质层的材料包括氧化铪或氧化铝；所述栅极层的材料包括金属，所述金属包括钨。
161.在本实施例中，所述栅极结构203还包括：位于衬底上的过渡层(未图示)，所述栅介质层位于所述过渡层表面；位于栅介质层上的功函数层(未图示)，所述栅极层位于所述功函数层表面。
162.在本实施例中，还包括：位于介质结构内的第二导电插塞209，所述第二导电插塞209与所述栅极结构203顶部电连接。
163.在本实施例中，还包括：位于栅极结构203两侧衬底内的源漏掺杂区202；所述第一导电插塞208与所述源漏掺杂区202电连接。
164.在本实施例中，所述衬底包括基底200和位于基底200上的若干鳍部结构201；所述栅极结构203横跨所述若干鳍部结构201。
165.在本实施例中，所述第一介质层312的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、氮氧化硅、碳化硅、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
166.在本实施例中，还包括：位于介质结构顶部表面和第一介质层312顶部表面的第四介质层314；位于第四介质层314内的第一金属层313，所述第一金属层313与所述第二导电插塞209电连接。
167.所述半导体结构中，所述第一介质层312将第一开口封闭成第一密闭腔，所述第一密闭腔具有较小的介电常数，从而使得所述第一导电插塞208与栅极结构203之间的寄生电容减小；所述第一介质层312将所述第二开口封闭成第二密闭腔，所述第二密闭腔具有较小的介电常数，从而使得所述第一金属层313与栅极结构203之间的寄生电容减小，从而提升了半导体结构的性能。
168.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。