半浮栅器件的制造方法与流程

1.本发明涉及一种半导体集成电路，特别是涉及一种半浮栅器件(semi
‑
floating gate transistor)的制造方法。


背景技术：

2.半浮栅器件具有取代dram的具大潜力，它读写快，且不需要电容器件。半浮栅器件与普通的浮栅器件不同之处在于它利用嵌入式隧穿晶体管和一个pn节来完成充放电。通过嵌入式隧穿晶体管的沟道进行写入，pn节进行擦除操作。如图1所示，是现有半浮栅器件的结构示意图；现有半浮栅器件包括：
3.在半导体衬底中形成有第二导电类型掺杂的第一阱区101和由第二导电类型掺杂的第二阱区102组成的轻掺杂源区1021和轻掺杂漏区1022。
4.浮栅结构包括栅极沟槽、浮栅介质层103、介质层窗口和浮栅材料层104。
5.所述栅极沟槽穿过所述第二阱区102且所述栅极沟槽的底部表面进入到所述第一阱区101中。所述浮栅介质层103覆盖在所述栅极沟槽的底部表面和侧面并延伸到所述栅极沟槽外的所述轻掺杂漏区1022表面。
6.所述浮栅材料层104将形成有所述浮栅介质层103的所述栅极沟槽完全填充并延伸到所述栅极沟槽外的所述浮栅介质层103和介质层窗口上。所述介质层窗口位于虚线框111所述区域的所述轻掺杂漏区1022表面上，在所述介质层窗口处所述浮栅材料层104和所述轻掺杂漏区1022之间接触并形成pn结构。
7.所述浮栅介质层103的材料包括氧化层。
8.所述浮栅材料层104采用第二导电类型掺杂的多晶硅层。
9.所述浮栅结构的底部覆盖所述第一阱区101，被所述浮栅结构所覆盖的所述第一阱区101的表面用于形成用于电连接所述轻掺杂源区1021和所述轻掺杂漏区1022的导电沟道。
10.在所述轻掺杂源区1021的表面选定区域中形成有第一导电类型重掺杂的源区109。
11.在所述轻掺杂漏区1022的表面选定区域中形成有第一导电类型重掺杂的漏区110。
12.在所述半导体衬底表面之上，所述浮栅结构具有第一侧面和第二侧面。
13.所述源区109和所述浮栅结构的第一侧面自对准。
14.控制栅会覆盖在所述浮栅结构的顶部以及所述漏区110和所述浮栅结构的第二侧面之间的所述轻掺杂漏区1022的表面上，控制栅包括栅极导电材料层107、栅介质层105以及栅间介质层106。栅介质层105用于实现所述栅极导电材料层107和所述轻掺杂漏区1022之间的隔离，栅间介质层106用于实现所述栅极导电材料层107和所述浮栅材料层104之间的隔离。
15.所述漏区110和所述第二控制栅105的第二侧面自对准。
16.在所述控制栅的两侧面形成有侧墙108。
17.图1所示的现有器件只具有单个控制栅，控制栅覆盖在浮栅之上，并且一部分覆盖在衬底上。在进行写入和擦除操作时，在控制栅的控制下，使电荷穿过虚线框111的位置处pn结进行隧穿实现。器件的读取操作也需要在控制栅的控制下进行。这种结构无论是读和写都需要共用同一个控制栅，不能同时读写。


技术实现要素：

18.本发明所要解决的技术问题是提供一种半浮栅器件的制造方法，能通过简单工艺即可实现具有双控制栅的半浮栅器件，从而能使器件实现同时读写且能提高器件信号保持特性。
19.为解决上述技术问题，本发明提供的半浮栅器件的制造方法中，半浮栅器件的栅极结构的形成工艺包括如下步骤：
20.步骤一、提供半导体衬底，在所述半导体衬底上形成有第一导电类型掺杂的轻掺杂源区、第一导电类型掺杂的轻掺杂漏区和第二导电类型掺杂的第一阱区。
21.步骤二、形成浮栅介质层，在所述浮栅介质层的选定区域中形成介质层窗口，所述介质层窗口位于所述轻掺杂漏区表面上。
22.步骤三、形成浮栅材料层，所述浮栅材料层覆盖在形成有所述介质层窗口的所述浮栅介质层表面上，在所述介质层窗口处所述浮栅材料层和所述轻掺杂漏区之间接触并形成pn结构。
23.步骤四、在所述浮栅材料层表面依次形成第一栅介质层和第一栅极导电材料层。
24.步骤五、光刻定义出浮栅结构的第二侧面，根据光刻定义依次对所述第一栅极导电材料层、所述第一栅介质层、所述浮栅材料层和所述浮栅介质层进行刻蚀形成所述浮栅结构的第二侧面以及和所述浮栅结构的第二侧面对齐的第一控制栅的第二侧面。
25.步骤六、依次形成第二栅介质层和第二栅极导电材料层，所述第二栅介质层覆盖在所述浮栅结构的第二侧面外的所述半导体衬底表面、所述浮栅结构的第二侧面、所述第一控制栅的第二侧面和所述第一栅极导电材料层的表面；所述第二栅极导电材料层形成于所述第二栅介质层表面。
26.步骤七、进行研磨将所述第一栅极导电材料层表面上的所述第二栅介质层和所述第二栅极导电材料层都去除以及将所述浮栅结构的第二侧面外的所述第二栅极导电材料层的顶部表面和所述第一栅极导电材料层的顶部表面相平。
27.步骤八、采用光刻工艺同时定义出所述浮栅结构的第一侧面和第二控制栅的第二侧面，进行刻蚀形成所述浮栅结构的第一侧面、所述第二控制栅的第二侧面以及和所述浮栅结构的第一侧面对齐的所述第一控制栅的第一侧面。
28.所述浮栅结构由位于所述浮栅结构的第一侧面和第二侧面间的所述浮栅介质层和所述浮栅材料层叠加而成。
29.所述第一控制栅由位于所述第一控制栅的第一侧面和第二侧面间的所述第一栅介质层和所述第一栅极导电材料层叠加而成。
30.所述第二控制栅由位于所述第二控制栅的第一侧面和第二侧面间的所述第二栅介质层和所述第二栅极导电材料层叠加而成；所述第二控制栅的第一侧面与所述第一控制
栅的第二侧面和所述浮栅结构的第二侧面之间通过所述第二栅介质层间隔。
31.所述浮栅结构覆盖所述第一阱区的选定区域，被所述浮栅结构所覆盖的所述第一阱区的表面用于形成用于电连接所述轻掺杂源区和所述轻掺杂漏区的导电沟道。
32.所述浮栅结构还覆盖包括了所述介质层窗口的所述轻掺杂漏区。
33.所述第二控制栅位于所述轻掺杂漏区表面上。
34.进一步的改进是，步骤八之后，还包括步骤：
35.步骤九、形成侧墙，所述侧墙覆盖在所述第一控制栅的第一侧面和所述浮栅结构的第一侧面以及覆盖在所述第二控制栅的第二侧面。
36.进一步的改进是，还包括步骤：
37.步骤十、进行源漏注入形成源区和漏区，所述源区形成于所述轻掺杂源区中并和所述第一控制栅的第一侧面自对准，所述漏区形成于所述轻掺杂漏区中并和所述第二控制栅的第二侧面自对准。
38.进一步的改进是，还包括步骤：
39.步骤十一、形成金属互连结构将所述第一栅极导电材料层连接到第一控制电极以及将所述第二栅极导电材料层连接到第二控制电极，所述源区连接到源极，所述漏区连接到漏极。
40.进一步的改进是，所述半导体衬底包括硅衬底。
41.进一步的改进是，步骤一中，所述半导体衬底上还形成有栅极沟槽，所述栅极沟槽的底部表面进入到所述第一阱区中，所述轻掺杂源区位于所述第一阱区之上并和所述栅极沟槽的第一侧面接触；所述轻掺杂漏区位于所述第一阱区之上并和所述栅极沟槽的第二侧面接触。
42.步骤二中，所述浮栅介质层覆盖在所述栅极沟槽的底部表面和侧面并延伸到所述栅极沟槽外的所述半导体衬底表面。
43.步骤三中，所述浮栅材料层将形成有所述浮栅介质层的所述栅极沟槽完全填充并延伸到所述栅极沟槽外的所述浮栅介质层和所述介质层窗口上。
44.进一步的改进是，所述浮栅介质层采用氧化层，所述浮栅材料层采用多晶硅层；
45.或者，所述浮栅介质层采用高介电常数材料层，所述浮栅材料层采用金属栅。
46.进一步的改进是，所述第一栅介质层采用氧化层，所述第一栅极导电材料层采用多晶硅层；
47.或者，所述第一栅介质层采用高介电常数材料层，所述第一栅极导电材料层采用金属栅。
48.进一步的改进是，所述第二栅介质层采用氧化层，所述第二栅极导电材料层采用多晶硅层；
49.或者，所述第二栅介质层采用高介电常数材料层，所述第二栅极导电材料层采用金属栅。
50.进一步的改进是，所述轻掺杂源区和所述轻掺杂漏区都由形成于所述第一阱区表面上的第一导电类型掺杂的第二阱区组成，所述栅极沟槽穿过所述第二阱区将所述第二阱区分割成所述轻掺杂源区和所述轻掺杂漏区。
51.进一步的改进是，所述第一阱区的第二导电类型掺杂的离子注入剂量为
0.25e14cm
‑2～2.50e14cm
‑2、离子注入能量为55kev～220kev。
52.进一步的改进是，从顶部到底部，所述第一阱区的掺杂浓度呈梯度降低。
53.进一步的改进是，所述第二阱区的第一导电类型掺杂的离子注入剂量为4.5e12cm
‑2～2.50e13cm
‑2、离子注入能量为45kev～85kev。
54.进一步的改进是，步骤二中形成的所述浮栅介质层的厚度为0.1nm～80nm；步骤三中形成的所述浮栅材料层的厚度为0.1nm～100nm；
55.步骤四中形成的所述第一栅介质层的厚度为0.1nm～80nm，形成的所述第一栅极导电材料层的厚度为0.1nm～100nm；
56.所述浮栅结构和所述第一控制栅的宽度都为2nm～700nm。
57.进一步的改进是，步骤六中形成的所述第二栅介质层的厚度为0.1nm～80nm；
58.步骤七中研磨后的所述第二栅极导电材料层的厚度为0.1nm～300nm；
59.所述第二控制栅的宽度为2nm～600nm。
60.本发明能通过简单工艺即可实现具有双控制栅的半浮栅器件，第一控制栅位于浮栅结构的顶部，能实现对半浮栅器件的读取操作的控制；第二控制栅设置在漏区和浮栅结构的第二侧面之间的轻掺杂漏区的表面上，能实现对半浮栅器件的擦写操作的控制；通过对第一控制栅和第二控制栅加不同的电压，能实现同时读写，且能提高器件信号保持特性。
61.本发明的第一控制栅和第二控制栅结构简单且两个控制栅高度齐平，故制造工艺简单。
附图说明
62.下面结合附图和具体实施方式对本发明作进一步详细的说明：
63.图1是现有半浮栅器件的结构示意图；
64.图2是本发明实施例半浮栅器件的制造方法的流程图；
65.图3a
‑
图3e是本发明实施例半浮栅器件的制造方法各步骤中的器件结构示意图。
具体实施方式
66.如图2所示，是本发明实施例半浮栅器件的制造方法的流程图；如图3a至图3e所示，是本发明实施例半浮栅器件的制造方法各步骤中的器件结构示意图；本发明实施例半浮栅器件的制造方法中，半浮栅器件的栅极结构的形成工艺包括如下步骤：
67.步骤一、如图3a所示，提供半导体衬底，在所述半导体衬底上形成有第一导电类型掺杂的轻掺杂源区2021、第一导电类型掺杂的轻掺杂漏区2022和第二导电类型掺杂的第一阱区201。
68.本发明实施例中，所述半导体衬底包括硅衬底。
69.所述半导体衬底上还形成有栅极沟槽，所述栅极沟槽的底部表面进入到所述第一阱区201中，所述轻掺杂源区2021位于所述第一阱区201之上并和所述栅极沟槽的第一侧面接触；所述轻掺杂漏区2022位于所述第一阱区201之上并和所述栅极沟槽的第二侧面接触。
70.所述轻掺杂源区2021和所述轻掺杂漏区2022都由形成于所述第一阱区201表面上的第一导电类型掺杂的第二阱区202组成，所述栅极沟槽穿过所述第二阱区202将所述第二阱区202分割成所述轻掺杂源区2021和所述轻掺杂漏区2022。
71.所述第一阱区201的第二导电类型掺杂的离子注入剂量为0.25e14cm
‑2～2.50e14cm
‑2、离子注入能量为55kev～220kev。
72.从顶部到底部，所述第一阱区201的掺杂浓度呈梯度降低。
73.所述第二阱区202的第一导电类型掺杂的离子注入剂量为4.5e12cm
‑2～2.50e13cm
‑2、离子注入能量为45kev～85kev。
74.步骤二、如图3a所示，形成浮栅介质层203，在所述浮栅介质层203的选定区域中形成介质层窗口，所述介质层窗口位于所述轻掺杂漏区2022表面上。
75.本发明实施例中，所述浮栅介质层203覆盖在所述栅极沟槽的底部表面和侧面并延伸到所述栅极沟槽外的所述半导体衬底表面。
76.步骤三、如图3a所示，形成浮栅材料层204，所述浮栅材料层204覆盖在形成有所述介质层窗口的所述浮栅介质层203表面上，在所述介质层窗口处所述浮栅材料层204和所述轻掺杂漏区2022之间接触并形成pn结构。
77.本发明实施例中，所述浮栅材料层204将形成有所述浮栅介质层203的所述栅极沟槽完全填充并延伸到所述栅极沟槽外的所述浮栅介质层203和所述介质层窗口上。
78.步骤四、如图3a所示，在所述浮栅材料层204表面依次形成第一栅介质层2061和第一栅极导电材料层2062。
79.步骤五、如图3b所示，光刻定义出浮栅结构的第二侧面，根据光刻定义依次对所述第一栅极导电材料层2062、所述第一栅介质层2061、所述浮栅材料层204和所述浮栅介质层203进行刻蚀形成所述浮栅结构的第二侧面以及和所述浮栅结构的第二侧面对齐的第一控制栅206的第二侧面。
80.步骤六、如图3c所示，依次形成第二栅介质层2051和第二栅极导电材料层2052，所述第二栅介质层2051覆盖在所述浮栅结构的第二侧面外的所述半导体衬底表面、所述浮栅结构的第二侧面、所述第一控制栅206的第二侧面和所述第一栅极导电材料层2062的表面；所述第二栅极导电材料层2052形成于所述第二栅介质层2051表面。
81.步骤七、如图3d所示，进行研磨将所述第一栅极导电材料层2062表面上的所述第二栅介质层2051和所述第二栅极导电材料层2052都去除以及将所述浮栅结构的第二侧面外的所述第二栅极导电材料层2052的顶部表面和所述第一栅极导电材料层2062的顶部表面相平。
82.步骤八、如图3d所示，采用光刻工艺同时定义出所述浮栅结构的第一侧面和第二控制栅205的第二侧面，进行刻蚀形成所述浮栅结构的第一侧面、所述第二控制栅205的第二侧面以及和所述浮栅结构的第一侧面对齐的所述第一控制栅206的第一侧面。
83.所述浮栅结构由位于所述浮栅结构的第一侧面和第二侧面间的所述浮栅介质层203和所述浮栅材料层204叠加而成。
84.所述第一控制栅206由位于所述第一控制栅206的第一侧面和第二侧面间的所述第一栅介质层2061和所述第一栅极导电材料层2062叠加而成。
85.所述第二控制栅205由位于所述第二控制栅205的第一侧面和第二侧面间的所述第二栅介质层2051和所述第二栅极导电材料层2052叠加而成；所述第二控制栅205的第一侧面与所述第一控制栅206的第二侧面和所述浮栅结构的第二侧面之间通过所述第二栅介质层2051间隔。
86.所述浮栅结构覆盖所述第一阱区201的选定区域，被所述浮栅结构所覆盖的所述第一阱区201的表面用于形成用于电连接所述轻掺杂源区2021和所述轻掺杂漏区2022的导电沟道。
87.所述浮栅结构还覆盖包括了所述介质层窗口的所述轻掺杂漏区2022。
88.所述第二控制栅205位于所述轻掺杂漏区2022表面上。
89.还包括步骤：
90.步骤九、如图3e所示，形成侧墙208，所述侧墙208覆盖在所述第一控制栅206的第一侧面和所述浮栅结构的第一侧面以及覆盖在所述第二控制栅205的第二侧面。
91.步骤十、进行源漏注入形成源区209和漏区210，所述源区209形成于所述轻掺杂源区2021中并和所述第一控制栅206的第一侧面自对准，所述漏区210形成于所述轻掺杂漏区2022中并和所述第二控制栅205的第二侧面自对准。
92.步骤十一、形成金属互连结构将所述第一栅极导电材料层2062连接到第一控制电极以及将所述第二栅极导电材料层2052连接到第二控制电极，所述源区209连接到源极，所述漏区210连接到漏极。
93.所述第一控制栅206和所述第二控制栅205能单独通过电极控制，从而能对读写进行分开控制，所述第一控制栅206用于控制半浮栅器件的读取操作；所述第二控制栅205用于控制所述半浮栅器件的擦写操作。
94.本发明实施例中，所述浮栅介质层203采用氧化层，所述浮栅材料层204采用多晶硅层，即所述浮栅介质层采用氧化物和多晶硅组合形成的氧化物多晶硅栅。在其他实施例中也能为：所述浮栅介质层203采用高介电常数材料层(hk)，所述浮栅材料层204采用金属栅(mg)，即所述浮栅介质层采用高介电常数材料层和金属栅组合形成的hkmg。
95.所述第一栅介质层2061采用氧化层，所述第一栅极导电材料层2062采用多晶硅层。或者，所述第一栅介质层2061采用高介电常数材料层，所述第一栅极导电材料层2062采用金属栅。
96.所述第二栅介质层2051采用氧化层，所述第二栅极导电材料层2052采用多晶硅层。或者，所述第二栅介质层2051采用高介电常数材料层，所述第二栅极导电材料层2052采用金属栅。
97.本发明实施例中，高介电常数材料层是zro2、zron、zrsion、hfzro、hfzron、hfon、hfo2、hfalo、hfalon、hfsio、hfsion、hflao、hflaon等材料之一种，或其中任意几种的组合，或sio2与上述高k介质材料的组合。
98.所述金属栅层是tin、tan、mon、wn、tac或tacn等材料之一种或其中任意几种的组合。
99.步骤二中形成的所述浮栅介质层203的厚度为0.1nm～80nm；步骤三中形成的所述浮栅材料层204的厚度为0.1nm～100nm；
100.步骤四中形成的所述第一栅介质层2061的厚度为0.1nm～80nm，形成的所述第一栅极导电材料层2062的厚度为0.1nm～100nm；
101.所述浮栅结构和所述第一控制栅206的宽度都为2nm～700nm。
102.步骤六中形成的所述第二栅介质层2051的厚度为0.1nm～80nm；
103.步骤七中研磨后的所述第二栅极导电材料层2052的厚度为0.1nm～300nm；
104.所述第二控制栅205的宽度为2nm～600nm。
105.本发明实施例能通过简单工艺即可实现具有双控制栅的半浮栅器件，第一控制栅206位于浮栅结构的顶部，能实现对半浮栅器件的读取操作的控制；第二控制栅205设置在漏区210和浮栅结构的第二侧面之间的轻掺杂漏区2022的表面上，能实现对半浮栅器件的擦写操作的控制；通过对第一控制栅206和第二控制栅205加不同的电压，能实现同时读写，且能提高器件信号保持特性。
106.本发明实施例的第一控制栅206和第二控制栅205结构简单且两个控制栅高度齐平，故制造工艺简单。
107.以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。