半导体器件及其形成方法与流程

1.本技术的实施例涉及半导体器件及其形成方法。


背景技术：

2.半导体器件用于各种电子应用中，诸如，例如个人计算机、手机、数 码相机和其他电子设备。半导体器件通常是通过在半导体衬底上方顺序地 沉积材料的绝缘层或介电层、导电层和半导体层，并使用光刻对各种材料 层进行图案化以在其上形成电路组件和元件来制造。
3.半导体工业继续通过不断减小最小部件尺寸来提高各种电子组件(例 如，晶体管、二极管、电阻器、电容器等)的集成密度，从而允许将更多 组件集成到给定区域中。但是，随着最小部件尺寸的减小，还会出现其他 需要解决的问题。


技术实现要素：

4.本技术的一些实施例提供了一种半导体器件，包括：器件层，包括第 一晶体管和第二晶体管；第一互连结构，位于所述器件层前侧上；以及第 二互连结构，位于所述器件层的背侧上，所述第二互连结构包括：第一介 电层，位于所述器件层的背侧上，其中半导体材料设置在所述第一介电层 和所述第一晶体管的第一源极/漏极区之间；接触件，延伸穿过所述第一介 电层至所述第二晶体管的第二源极/漏极区；以及第一导电线，通过所述接 触件电连接到所述第二晶体管的所述第二源极/漏极区。
5.本技术的另一些实施例提供了一种半导体器件，包括：器件层，包括 多个晶体管；前侧互连结构，位于所述器件层的前侧上；以及背侧互连结 构，位于所述器件层的背侧上，所述背侧互连结构包括：半导体材料，位 于所述器件层的背侧上；第一绝缘材料，位于所述器件层的背侧上，其中 所述第一绝缘材料接触所述器件层中的栅极堆叠件，以及其中所述半导体 材料将所述第一绝缘材料与所述器件层中的第一源极/漏极区的角区分离； 接触件，延伸穿过所述第一绝缘材料至所述器件层中的第二源极/漏极区； 以及导电线，通过所述接触件电连接到所述第二源极/漏极区。
6.本技术的又一些实施例提供了一种形成半导体器件的方法，包括：在 半导体衬底上形成器件层，所述器件层包括多个晶体管，其中所述形成所 述器件层包括：蚀刻所述半导体衬底中的第一凹槽和第二凹槽；在所述第 一凹槽中外延生长第一半导体材料；在所述第一凹槽中的所述第一半导体 材料上方外延生长第二半导体材料；以及在所述第二凹槽中外延生长第三 半导体材料；在所述器件层的背侧上方形成第一互连结构，其中形成所述 第一互连结构包括：去除半导体衬底的部分以暴露所述第一半导体材料； 在所述半导体衬底的剩余部分上方并且围绕所述第一半导体材料沉积第一 介电层；去除所述第一半导体材料以限定第三凹槽，其中所述半导体衬底 的所述剩余部分至少掩蔽所述第三半导体材料的角区，同时去除所述第一 半导体材料，以及其中所述第三凹槽暴露所述第二半导体材料；以及在所 述第二凹槽中形成接触件，并且所述接触件电连接到所述第二半导体材料。
附图说明
7.当结合附图阅读时，根据以下详细描述可以最佳地理解本公开的各方 面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上， 为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
8.图1以三维视图示出了根据一些实施例的纳米结构场效应晶体管(纳 米fet)的示例。
9.图2、图3、图4、图5、图6a、图6b、图6c、图7a、图7b、图7c、 图8a、图8b、图8c、图9a、图9b、图9c、图10a、图10b、图10c、 图11a、图11b、图11c、图11d、图12a、图12b、图12c、图12d、图 12e、图13a、图13b、图13c、图14a、图14b、图14c、图15a、图15b、 图15c、图16a、图16b、图16c、图17a、图17b、图17c、图18a、图 18b、图18c、图19a、图19b、图19c、图20a、图20b、图20c、图20d、 图21a、图21b、图21c、图22a、图22b、图22c、图23a、图23b、图 23c、图24a、图24b、图24c、图25a、图25b、图25c、图26a、图26b、 图26c、图27a、图27b、图27c、图28a、图28b、图28c、图29a、图 29b以及图29c是根据一些实施例的纳米fet制造中的中间阶段的截面图。
10.图30a、图30b、图30c、图31a、图31b、图31c、图32a、图32b、 图32c、图33a、图33b、图33c、图33d、图33e、图34a、图34b、图 34c、图34d、图34e、图35a、图35b、图35c、图35d、图35e、图36a、 图36b、图36c、图36d以及图36e是根据一些实施例的纳米fet制造中 的中间阶段的截面图。
具体实施方式
11.以下公开提供了用于实现本发明的不同部件的许多不同的实施例或实 例。下面描述了组件与布置的具体示例，以简化本发明。当然，这些仅仅 是示例，并非旨在限制本发明。例如，在以下描述中，在第二部件上方或 者上形成第一部件可能包含其中第一部件和第二部件直接接触形成的实施 例，并且也可能包含其中在第一部件和第二部件之间可以形成附加部件， 从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可 在各个实例中重复参考数字和/或字符。这种重复是出于简明和清楚的目 的，并且其本身不指示所论述的各个实施例和/或配置之间的关系。
12.此外，为了便于描述，本文中可使用诸如“在
…
之下”、“在
…
下方”、
ꢀ“
下部”、“在
…
之上”、“上部”等空间关系术语来描述如图所示的一 个元件或部件与另一元件或部件的关系。空间相对术语旨在涵盖除附图所 示的方向之外的使用或操作中的器件的不同方向。装置可以以其他方式进 行定向(旋转90度或者处于其他方向)，而其中所使用的空间相关描述符 可做相应解释。
13.各实施例提供了背侧互连结构，其中半导体衬底的大部分被蚀刻掉并 去除，并且背侧接触件放置到半导体衬底上形成的晶体管的源极/漏极区。 作为形成的背侧接触件的一部分，蚀刻半导体衬底包含留下半导体衬底的 部分以至少覆盖源极/漏极区的边缘区。结果是，在背侧接触件形成工艺期 间，源极/漏极区可以被剩余的半导体衬底保护，并且可以减少制造缺陷。
14.本文讨论的一些实施例是在包含纳米fet的管芯的背景下描述的。然 而，各个实施例可应用于替代纳米fet或与纳米fet结合的包含其它类型 晶体管(例如，鳍式场效应晶体管(finfet)、平面晶体管等)的管芯。
15.图1示出了根据一些实施例的三维视图中的纳米fet(例如，纳米线 fet、纳米片fet等)的实例。纳米fet包括纳米结构55(例如，纳米片、 纳米线等)，这些纳米结构在衬底50(例如，半导体衬底)上的鳍66上 方，其中纳米结构55用作纳米fet的沟道区。纳米结构55可包含p型纳 米结构、n型纳米结构或其组合。在邻近鳍66之间设置浅沟槽隔离(sti) 区68，这些鳍可以在相邻sti区68上方或从其之间突起。尽管sti区68 被描述/示为与衬底50分离，但是如本文所使用的，术语“衬底”可以单 纯指半导体衬底或者指半导体衬底与sti区的组合。此外，尽管鳍66的底 部被示为单一且与衬底50连续的材料，但是鳍66的底部和/或衬底50可 以包括一种材料或多种材料。在本文中，鳍66指在相邻sti区68之间延 伸的部分。
16.栅极介电层100位于鳍66的顶面上方且沿着纳米结构55的顶面、侧 壁和底面。栅电极102位于栅极介电层100上方。外延源极/漏极区93设 置在栅极介电层100和栅电极102的相对侧上的鳍66上。
17.图1还示出了引用在之后的图中使用的截面。截面a
‑
a’沿栅电极102 的纵轴，并且在例如垂直于纳米fet的外延源极/漏极区93之间的电流方 向的方向上。截面b
‑
b’平行于截面a
‑
a’，并且延伸穿过多个纳米fet的 外延源极/漏极区93。截面c
‑
c’垂直于截面a
‑
a’且平行于纳米fet的鳍66 的纵轴，并且在例如纳米fet的外延源极/漏极区93之间的电流的方向上。 为了清楚起见，随后的图涉及到这些参考截面。
18.本文讨论的一些实施例是在使用后栅极工艺形成的纳米fet的上下文 中讨论的。在其它实施例中，可使用先栅极工艺。而且，一些实施例考虑 了在诸如平面fet的平面器件或鳍式场效应晶体管(finfet)中的使用方 面。
19.图2至图21c是根据一些实施例的纳米ffet的前侧制造中的中间阶 段的截面图。图2至图5、图6a、图7a、图8a、图9a、图10a、图11a、 图12a、图13a、图14a、图15a、图16a、图17a、图18a、图19a、图 20a和图21a示出了图1所示的参考截面a
‑
a’。图6b、图7b、图8b、 图9b、图10b、图11b、图12b、图12d、图13b、图14b、图15b、图 16b、图17b、图18b、图19b、图20b和图21b示出了图1所示的参考截 面b
‑
b’。图7c、图8c、图9c、图10c、图11c、图11d、图12c、图12e、 图13c、图14c、图15c、图16c、图17c、图18c、图19c、图20c、图 21c和图20d示出了图1中所示的参考截面c
‑
c’。
20.在图2中，提供了衬底50。衬底50可以是半导体衬底，诸如块状半 导体、绝缘体上半导体(soi)衬底等，这些半导体衬底可以是(例如，用 p型或n型掺杂剂)掺杂的或无掺杂的。衬底50可是晶圆，诸如硅晶圆。 通常，soi衬底是在绝缘体层上形成的半导体材料层。绝缘体层可能是， 例如，埋层氧化物(box)层、氧化硅层等。绝缘体层设置在衬底上，通 常是硅或玻璃衬底。也可以使用其他衬底，诸如多层或梯度衬底。在一些 实施例中，衬底50的半导体材料可以包含硅；锗；化合物半导体，包括碳 化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括 硅锗、砷化镓、砷化铝铟、砷化镓、砷化铟、磷化铟和/或砷化铟镓，或其 组合。
21.衬底50具有n型区50n和p型区50p。n型区50n可以用于形成n型 器件，诸如nmos晶体管，例如n型纳米fet，而p型区50p可以用于形 成p型器件，诸如pmos晶体管，例如p型纳米fet。n型区50n可以与 p型区50p物理分离(正如分隔器(divider)20所示)，并且可以在n型 区50n和p型区50p之间设置任意数量的器件部件(例如，其他有源器件、 掺杂区、隔离结构
等)。尽管示出的是一个n型区50n和一个p型区50p， 但是可以提供任意数量的n型区50n和p型区50p。
22.再者，在图2中，在衬底50上方形成多层堆叠件64。多层堆叠件64 包含交替多层的第一半导体层51a
‑
51c(被统称为第一半导体层51)和第 二半导体层53a
‑
53c(被统称为第二半导体层53)。为了说明的目的并且 正如下面更详细地讨论的，将去除第一半导体层51且将对第二半导体层53进行图案化处理以在n型区50n和p型区50p中形成纳米fet的沟道 区。然而，在一些实施例中，可以去除第一半导体层51且可以对第二半导 体层53进行图案化以在n型区50n中形成纳米fet的沟道区，以及可以 去除第二半导体层53且可以对第一半导体层51进行图案化处理以在p型 区50p中形成纳米fet的沟道区。在一些实施例中，可以去除第二半导体 层53且可以对第一半导体层51进行图案化以在n型区50n中形成纳米fet 的沟道区，以及可以去除第一半导体层51且可以对第二半导体层53进行 图案化处理以在p型区50p中形成纳米fet的沟道区。在一些实施例中， 可以去除第二半导体层53且可以对第一半导体层51进行图案化处理以同 时在n型区50n和p型区50p中形成纳米fet的沟道区。在此类实施例中， 同时在n型区50n和p型区50p中的沟道区可以具有相同的材料组分(例 如，硅等)且可以同时形成。
23.为了说明的目的，多层堆叠件64被示为包含第一半导体层51和第二 半导体层53中的每一个的三层。在一些实施例中，多层堆叠件64可以包 含任意数量的第一半导体层51和第二半导体层53。可以使用诸如化学气 相沉积(cvd)、原子层沉积(ald)、气相外延(vpe)、分子束外延(mbe)等 工艺来外延生长多层堆叠件64的每一层。在各实施例中，第一半导体层 51可以由适合于p型纳米fet的第一半导体材料(诸如硅锗等)形成，第 二半导体层53可以由适合于n型纳米fet的第二半导体材料(诸如硅、 硅碳等)形成。为了说明的目的，多层堆叠件64被示为具有适合于p型纳 米fet的最底层半导体层。在一些实施例中，可以形成多层堆叠件64，使 得最底层是适用于n型纳米fet的半导体层。
24.第一半导体材料和第二半导体材料可以是对彼此具有高蚀刻选择性的 材料。如此，可以去除第一半导体材料的第一半导体层51而不显著地去除 第二半导体材料的第二半导体层53，从而能使第二半导体层53得以进行 图案化处理以形成纳米fet的沟道区。类似地，在其中去除第二半导体层 53并且对第一半导体层51进行图案化处理以形成沟道区的实施例中，可 以去除第二半导体材料的第二半导体层53而不显著地去除第一半导体材 料的第一半导体层51，从而能使第一半导体层51得以进行图案化处理以 形成纳米fet的沟道区。
25.现在参考图3，根据一些实施例，在衬底50中形成鳍66，并且在多层 堆叠件64中形成纳米结构55。在一些实施例中，可以通过在多层堆叠件 64和衬底50中蚀刻沟槽以分别在多层堆叠件64和衬底50中形成纳米结 构55和鳍66。蚀刻可以是任何可行的蚀刻工艺，诸如反应离子蚀刻(rie)， 中性原子束蚀刻(nbe)等，或其组合。蚀刻可以是各向异性的。通过蚀 刻多层堆叠件64来形成纳米结构55，还可以由第一半导体层51界定第一 纳米结构52a
‑
52c(被统称为第一纳米结构52)，以及由第二半导体层53 界定第二纳米结构54a
‑
54c(被统称为第二纳米结构54)。第一纳米结构 52和第二纳米结构54可以被统称为纳米结构55。
26.鳍66和纳米结构55可以通过任何合适的方法进行图案化。例如，可 以使用一种或多种光刻工艺来对鳍66和纳米结构55进行图案化，包含双 重图案化或多重图案化工艺。通
常，双重图案化或多重图案化工艺将光刻 和自对准工艺相结合，使得形成的图案具有，例如间距小于使用单一、直 接光刻工艺可获得的间距。例如，在一个实施例中，在衬底上方形成牺牲 层，并使用光刻工艺进行图案化。使用自对准工艺在经图案化的牺牲层旁 边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件来对鳍66进 行图案化处理。
27.为了说明的目的，图3将n型区50n和p型区50p中的鳍66示出为 具有基本相等的宽度。在一些实施例中，n型区50n中的鳍66的宽度可以 比p型区50p中的鳍66更大或更薄。再者，虽然每个鳍66和纳米结构55 在整个图中示出为具有一致的宽度，但是在其他实施例中，鳍66和/或纳 米结构55可以具有锥形侧壁，使得每个鳍66和/或纳米结构55的宽度在 朝向衬底50的方向上连续增大。在此类实施例中，每个纳米结构55可以 具有不同的宽度并且在形状上为梯形。
28.在图4中，邻近鳍66而形成浅沟槽隔离(sti)区68。可以通过在衬 底50、鳍66和纳米结构55上方以及相邻鳍66之间沉积绝缘材料来形成 sti区68。该绝缘材料可以是诸如氧化硅、氮化物等的氧化物或其组合， 并且可以由高密度等离子体cvd(hdp
‑
cvd)、可流动cvd(fcvd)等 或者其组合来形成。也可使用其它通过任何可行工艺形成的绝缘材料。在 示出实施例中，绝缘材料是通过fcvd工艺形成的氧化硅。一旦形成绝缘 材料，可执行退火工艺。在一个实施例中，绝缘材料被形成为使得过量的 绝缘材料覆盖纳米结构55。尽管绝缘材料被示为单层，但是一些实施例可 以采用多层。例如，在一些实施例中，可以首先沿衬底50、鳍66和纳米 结构55的表面形成衬垫(未单独示出)。其后，可以在衬垫上方形成诸如 上述的填充材料。
29.然后，将去除工艺应用于绝缘材料，以去除纳米结构55上的多余绝缘 材料。在一些实施例中，可以利用平坦化工艺，诸如化学机械抛光(cmp)、 回蚀刻工艺、其组合等。平坦化工艺暴露纳米结构55，使得纳米结构55 和绝缘材料的顶表面在平坦化工艺完成之后是等高的。
30.然后将绝缘材料凹进以形成sti区68。使绝缘材料凹进，以使n型区 50n和p型区50p中的鳍66的上部从相邻sti区68之间突起。此外，sti 区68的顶面可以具有如图所示的平面、凸面、凹面(诸如碟形)或其组合。 sti区68的顶表面可以通过适当的蚀刻形成为平坦的、凸形的和/或凹形的。 sti区68可以使用可接受的蚀刻工艺来凹进，诸如对绝缘材料的材料具有 选择性的工艺(例如，以比鳍66和纳米结构55的材料更快的速率蚀刻绝 缘材料的材料)。例如，可以使用例如稀氢氟(dhf)酸氧化物去除氧化 物。
31.上文结合图2至图4描述的工艺只是可以如何形成鳍66和纳米结构 55的一个实例。在一些实施例中，可以使用掩模和外延生长工艺来形成鳍 66和/或纳米结构55。例如，可以在衬底50的顶表面上形成介电层，并且 可以通过该介电层蚀刻沟槽以暴露下面的衬底50。可以在沟槽中外延生长 外延结构，并且可以使介电层凹进，使得外延结构从介电层突出以形成鳍 66和/或纳米结构55。外延结构可以包括上文讨论的交替半导体材料，诸 如第一半导体材料和第二半导体材料。在外延生长外延结构的一些实施例 中，外延生长的材料可以在生长期间被原位掺杂，这可以避免之前和/或随 后的注入，尽管原位掺杂和注入掺杂可以一起使用。
32.此外，这里说明和讨论的第一半导体层51(以及得到的第一纳米结构52)和第二半导体层53(以及得到的第二纳米结构54)在p型区50p和n 型区50n中包括相同的材料，仅用
于说明目的。因此，在一些实施例中， 第一半导体层51和第二半导体层53中的一者或二者可以是不同的材料， 或者在p型区50p和n型区50n中以不同的顺序形成。
33.再者，在图4中，可以在鳍66、纳米结构55和/或sti区68中形成适 当的阱(未单独示出)。在具有不同阱类型的实施例中，可以使用光刻胶 或其他掩模来实现n型区50n和p型区50p的不同注入步骤(未单独示出)。 例如，可以在n型区50n和p型区50p中的鳍66和sti区68上方形成光 刻胶。对光刻胶进行图案化处理以暴露p型区50p。光刻胶可以通过使用 旋涂技术形成并且可以使用可行的光刻技术进行图案化。一旦对光刻胶进 行了图案化处理，在p型区50p中执行n型杂质注入，光刻胶可以用作掩 模以实质性地阻止n型杂质被注入到n型区50n中。n型杂质可以是注入 到该区中的磷、砷、锑等，达到浓度范围从约10
13
个原子/cm3至约10
14
个 原子/cm3。注入之后，光刻胶被去除，诸如通过可行的灰化工艺。
34.在注入p型区50p之后或之前，在p型区50p和n型区50n中的鳍66、 纳米结构55和sti区68上方形成光刻胶或其他掩模(未单独示出)。对 光刻胶图案化处理以暴露p型区50n。光刻胶可以通过使用旋涂技术形成 并且可以使用可行的光刻技术进行图案化。一旦对光刻胶进行了图案化处 理，在n型区50n中执行p型杂质注入，光刻胶可以用作掩模以实质性地 阻止p型杂质被注入到p型区50p中。p型杂质可以是注入该区的硼、氟 化硼、铟等，达到浓度范围从约10
13
个原子/cm3至约10
14
个原子/cm3。注 入之后，光刻胶可被去除，诸如通过可行的灰化工艺。
35.在n型区50n和p型区50p的注入之后，可以执行退火以修复注入损 伤并激活所注入的p型和/或n型杂质。在一些实施例中，外延鳍部的生长 材料可在生长中原位掺杂，这可消除注入，尽管原位掺杂和注入掺杂可以 一起使用。
36.在图5中，在鳍66和/或纳米结构55上形成伪介电层70。伪介电层 70可以是，例如，氧化硅、氮化硅或其组合等，并且可根据可行的技术进 行沉积或者热生长。伪栅极层72在伪介电层70的上方形成，掩模层74在 伪栅极层72的上方形成。伪栅极层72可沉积于伪介电层70的上方并且被 平坦化，诸如通过cmp。掩模层74可沉积于伪栅极层72的上方。伪栅极 层72可以是导电或非导电材料，并且可以选自包括非晶硅、多晶硅 (polysilicon)、多晶硅锗(poly
‑
sige)、金属氮化物、金属硅化物、金属 氧化物和金属的组。伪栅极层72可以通过物理气相沉积(pvd)、cvd、溅 射沉积或用于沉积所选材料的其他技术来沉积。伪栅极层72可以由相对于 隔离区的蚀刻具有高蚀刻选择性的其他材料制成。掩模层74可以包含例如 氮化硅、氮氧化硅等。在该实例中，在n型区50n和p型区50p上形成单 个伪栅极层72和单个掩模层74。应注意的是，所示的伪介电层70仅覆盖 鳍66和纳米结构55，仅用于说明目的。在一些实施例中，可以沉积伪介 电层70，使得伪介电层70覆盖sti区68，使得伪介电层70在伪栅极层 72和sti区68之间延伸。
37.图6a至图21c示出了实施例器件制造中的各种附加步骤。图6a至图 21c示出了n型区域50n或p型区域50p中的部件。在图6a至图6c中， 可以使用可行的光刻和蚀刻技术来对掩模层74(参见图5)进行图案化处 理以形成掩模78。然后可以将掩模78的图案转移到伪栅极层72和伪介电 层70，以分别形成伪栅极76和伪栅极电介质71。伪栅极76覆盖鳍66的 各自的沟道区。可以使用掩模78的图案来将每个伪栅极76与相邻的伪栅 极76物理分离。伪栅极76还可以具有大致垂直于各个鳍66的长度方向的 长度方向。
38.在图7a至图7c中，在图6a至图6c所示的结构上方形成第一间隔 件层80和第二间
隔件层82。随后将对第一间隔件层80和第二间隔件层82 进行图案化处理以作为用于形成自对准的源极/漏极区的间隔件。在图7a 至图7c中，在sti区68的顶面上；鳍66、纳米结构55和掩模78的顶面 和侧壁上；以及在伪栅极76和伪栅极电介质71的侧壁上形成第一间隔件 层80。在第一间隔件层80上方沉积第二间隔件层82。可以使用诸如热氧 化或通过cvd、ald等进行沉积等的技术，由氧化硅、氮化硅、氮氧化硅 等来形成第一间隔件层80。可以由蚀刻速率不同于第一间隔件层80的材 料的材料来形成第二间隔件层82，诸如氧化硅、氮化硅、氮氧化硅等，并 且可以通过cvd、ald等来沉积该第二间隔件层82。
39.在形成第一间隔件层80之后以及在形成第二间隔件层82之前，可以 执行用于轻掺杂的源极/漏极(ldd)区(未单独示出)的注入。在具有不 同器件类型的实施例中，与图4中所述的注入类似，可以在n型区50n上 方形成掩模，诸如光刻胶，同时暴露p型区50p，并且可以将适合类型(例 如，p型)杂质注入到p型区50p中暴露的鳍66和纳米结构55中。然后 掩模可被去除。随后，可以在暴露n型区域50n的同时在p型区域50p上 形成掩模，诸如光刻胶，并且可以将适当的类型杂质(例如n型)注入到 n型区域50n中暴露的鳍66和纳米结构55中。然后掩模可被去除。n型杂 质可是任何之前讨论的n型杂质，并且p型杂质可是任何之前讨论的p型 杂质。轻掺杂的源极/漏极区可以具有大约1
×
10
15
个原子/cm3到大约1
×ꢀ
10
19
个原子/cm3的范围内的掺杂浓度。退火可用于修复注入损伤并激活注 入的杂质。
40.在图8a至图8c中，第一间隔件层80和第二间隔件层82被蚀刻以形 成第一间隔件81和第二间隔件83。正如将在下面更详细地论述的，第一 间隔件81和第二间隔件83用于自对准随后形成的源极漏极区，以及在后 续处理期间保护鳍66和/或纳米结构55的侧壁。可以使用诸如各向同性蚀 刻工艺(例如，湿法蚀刻工艺)、各向异性蚀刻工艺(例如，干法蚀刻工 艺)等的合适蚀刻工艺来蚀刻第一间隔件层80和第二间隔件层82。在一 些实施例中，第二间隔件层82的材料具有与第一间隔件层80的材料不同 的蚀刻速率，使得在对第二间隔件层82进行图案化处理时，第一间隔件层 80可以用作蚀刻停止层，以及在对第一间隔件层80进行图案化处理时第 二间隔件层82用作掩模。例如，可以使用各向异性蚀刻工艺来蚀刻第二间 隔件层82，其中第一间隔件层80用作蚀刻停止层，其中第二间隔件层82 的余下部分形成第二间隔件83，如图8b所示。此后，在蚀刻第一间隔件 层80中暴露的部分时，第二间隔件83用作掩模，从而形成第一间隔件81， 如图8b和图8c所示。
41.如图8b所示，第一间隔件81和第二间隔件83被设置在鳍66和/或纳 米结构55的侧壁上。如图8c所示，在一些实施例中，可以从与掩模78， 伪栅极76和伪栅极电介质71邻近的第一间隔件层80上方去除第二间隔件 层82，并且在掩模78、伪栅极76和伪栅极电介质60的侧壁上设置第一间 隔件81。在其他实施例中，可以在与掩模78、伪栅极76和伪栅极电介质 71邻近的第一间隔件层80上方保留第二间隔件层82的部分。
42.应注意的是，以上公开总体上描述了间隔件和ldd区的形成工艺。可 以使用其他工艺和顺序。例如，可以采用更少或附加的间隔件，可以采用 不同次序的步骤(例如，可以在沉积第二间隔件层82之前对第一间隔件 81进行图案化处理)，可以形成和去除附加的间隔件，和/或诸如此类。再 者，可以使用不同的结构和步骤来形成n型和p型器件。
43.在图9a至图9c中，根据一些实施例，在鳍66、纳米结构55和衬底 50中形成第一凹槽86和第二凹槽87。随后，将在第一凹槽86和第二凹槽 87中形成外延源极/漏极区，以及随后，将在第二凹槽87中形成第一外延 材料和外延源极/漏极区。第一凹槽86和第二凹槽87
可以延伸穿过第一纳 米结构52和第二纳米结构54，并且进入下面的衬底50的鳍66中。如图 9b所示，sti区58的顶面可以高于第一凹槽86的底面。在各实施例中， 可以蚀刻鳍66，使得第一凹槽86的底面被设置为与sti区68等的顶面等 高。可以将第二凹槽87的底面设置在第一凹槽86的底面和sti区68的顶 面的下方。
44.可以通过使用诸如rie、nbe等的各向异性蚀刻工艺来蚀刻鳍66、纳 米结构55和衬底50以形成第一凹槽86和第二凹槽87。在用于形成第一 凹槽86和第二凹槽87的蚀刻工艺期间，第一间隔件81、第二间隔件83 和掩模78掩蔽鳍66、纳米结构55和衬底50的部分。可以使用一个蚀刻 工艺或多个蚀刻工艺来蚀刻纳米结构55和/或鳍66的每层。在第一凹槽86 和第二凹槽87达到期望的深度之后，可以使用定时蚀刻工艺来停止蚀刻。 可以在蚀刻第一凹槽86之前或之后，通过用于蚀刻第一凹槽86的相同的 工艺以及附加蚀刻工艺来蚀刻第二凹槽87。在一些实施例中，可以在执行 用于第二凹槽87的附加蚀刻工艺时，掩蔽与第一凹槽86对应的区。
45.在图10a至图10c中，蚀刻通过第一凹槽86和第二凹槽87暴露的第 一半导体材料(例如，第一纳米结构52)形成的多层堆叠件64各层的侧 壁的部分，以形成侧壁凹槽88。尽管在图10c中将邻近侧壁凹槽88的第 一纳米结构52的侧壁图示为平直的，但是这些侧壁可以是凹的或凸的。可 以使用各向同性蚀刻工艺，诸如湿法蚀刻等来蚀刻这些侧壁。在第一纳米 结构52包含例如sige以及第二纳米结构54包含例如si或sic的实施例 中，可以使用氢氧化四甲基铵(tmah)、氢氧化铵(nh4oh)等的干法 蚀刻工艺来蚀刻第一纳米结构52的侧壁。
46.在图11a至图11d中，在侧壁凹槽88中形成第一内部间隔件89。可 以通过在图10a至图10c所示的结构上沉积内部间隔件(未单独示出)来 形成第一内部间隔件89。第一内部间隔件89用作随后形成的源极/漏极区 和栅极结构之间的隔离部件。正如将在下面更详细地讨论的，将在第一凹 槽86和第二凹槽87中形成源极/漏极区和外延材料，同时第一纳米结构52 将被对应的栅极结构替换。
47.可以通过诸如cvd、ald等的共形沉积工艺来沉积内部间隔件层。内 部间隔件层可以是诸如氮化硅或氮氧化硅的材料，当然也可以使用任何合 适的材料(诸如k值小于约3.5的低介电常数(低k)材料)。然后可以各 向异性地蚀刻内部间隔件层以形成第一内部间隔件89。尽管第一内部间隔 件89的外侧壁图示为与第二纳米结构54的侧壁齐平，但是第一内部间隔 件89的外侧壁可以延伸超过第二纳米结构54的侧壁或从该第二纳米结构 的侧壁凹进。
48.而且，尽管在图11c中第一内部间隔件89的外侧壁图示为平直的，但 是第一内部间隔件89的外侧壁可以是凹的或凸的。作为示例，图11d示出 其中第一纳米结构52的侧壁是凹的，第一内部间隔件89的外侧壁是凹的 以及第一内部间隔件89从第二纳米结构54的侧壁凹进的实施例。可以通 过诸如rie、nbe等的各向异性蚀刻工艺来蚀刻内部间隔件层。第一内部 间隔件89可以用于防止因随后的蚀刻工艺，诸如用于形成栅极结构的蚀刻 工艺，而对随后形成的源极/漏极区(诸如外延源极/漏极区93，下文结合 图12a至图12e进行讨论的)的损伤。
49.在图12a至图12d中，第一外延材料91在第二凹槽87中形成，第二 外延材料89在第一凹槽86中形成且在第二凹槽87中的第一外延材料91 上方形成，以及外延源极/漏极区92
在第二外延材料89上方的第一凹槽86 中和第二凹槽87中形成。在一些实施例中，第一外延材料91可以是牺牲 材料，其随后被去除以形成背侧通孔(诸如下文结合图27a至图27c讨论 的背侧通孔170)。如图12b至图12c所示，第一外延材料91的顶面可以 与第一凹槽86的底面等高。然而，在一些实施例中，第一外延材料91的 顶面可以设置在第一凹槽86的底面上方或下方。可以使用诸如化学气相沉 积(cvd)、原子层沉积(ald)、气相外延(vpe)、分子束外延(mbe) 等的工艺在第二凹槽87中外延生长第一外延材料91。第一外延材料91可 以包含任何可行的材料，诸如硅锗等。第一外延材料91可以由对外延源极 /漏极区92、衬底50和介电层(诸如sti区68和第二介电层125)的材料 具有高蚀刻选择性的材料形成。由此，可以去除第一外延材料91且代之 以背侧通孔而不显著地去除外延源极/漏极区92和介电层。
50.然后，在第一外延材料91上方的第一凹槽86和第二凹槽87中形成第 二外延材料89。在一些实施例中，第一外延材料91上的第二外延材料89 的部分可以是牺牲材料，其随后被去除以形成背侧通孔(诸如下文结合图 30a至图30c讨论的背侧通孔130)。第二外延材料89的其他部分(例如， 在第一凹槽86中形成的部分)可以用作掩模，该掩模在随后的蚀刻步骤期 间保护第三外延材料89，以去除衬底50的部分和第一外延材料91的部分。 如图12b至图12c所示，第二外延材料89的顶面可以与sti区68的顶面 等高。然而，在一些实施例中，第二外延材料89的顶面可以设置在sti区 68的顶面上方或下方。可以使用诸如化学气相沉积(cvd)、原子层沉积 (ald)、气相外延(vpe)、分子束外延(mbe)等工艺在第一凹槽86和第二凹 槽87中外延生长第二外延材料89。第二外延材料89可以包含任何可行的 材料，诸如硅锗等。在一些实施例中，第二外延材料89可以是与第一外延 材料91类似的材料(例如，硅锗)；然而，第二外延材料89中的锗浓度 可以不同于第一外延材料91中的锗浓度。结果是，可以选择性地蚀刻第一 外延材料91而不显著地蚀刻第二外延材料89。第二外延材料89可以由对 外延源极/漏极区92、衬底50和介电层(诸如下文讨论的sti区68和介电 层162)的材料具有高蚀刻选择性的材料形成。如此，可以去除第二外延 材料89且代之以背侧通孔而不显著地去除外延源极/漏极区92和介电层。
51.然后，在第一凹槽86和第二凹槽87中的第二外延材料89上方形成外 延源极/漏极区92。在一些实施例中，外延源极/漏极区92可以对第二纳米 结构54施加应力，从而提高性能。如图12c所示，在第一凹槽86和第二 凹槽87中形成外延源极/漏极区92，使得每个伪栅极76被设置在各自相邻 的外延源极区/漏极区对92之间。在一些实施例中，第一间隔件81用于将 外延源极/漏极区92与伪栅极76分离，以及内部间隔件90用于将外延源 极/漏极区92与纳米结构55分离适当的横向距离，使得外延源极/漏极区 92不会与得到的纳米fet中随后形成的栅极短路。
52.可以通过掩蔽例如pmos区的p型区50p来形成例如nmos区的n型 区50n中的外延源极/漏极区92。然后，在n型区50n中的第一凹槽86和 第二凹槽87中外延生长外延源极/漏极区92。外延源极/漏极区92可以包 含适合于n型纳米fet的任何可行的材料。例如，如果第二纳米结构54 是硅，则外延源极/漏极区92可以包含对第二纳米结构54施加拉伸应变的 材料，诸如硅、碳化硅、掺杂磷的碳化硅，磷化硅等。外延源极/漏极区92 可以具有从纳米结构55的相应上表面凸起的表面，并且可以具有小平面。
53.可以通过掩蔽n型区50n，例如，nmos区来形成p型区50p中的外 延源极/漏极区92，例如，pmos区。然后，在p型区50p中的第一凹槽 86和第二凹槽87中外延生长外延源极/漏极
区92。外延源极/漏极区92可 以包括适合于p型纳米fet的任何可行的材料。例如，如果第一纳米结构 52是硅锗，则外延源极/漏极区92可以包含对第一纳米结构52施加压缩应 变的材料，诸如硅锗、掺杂硼的硅锗、锗、锗锡等。外延源极/漏极区92 还可以具有从多层堆叠件56的相应表面凸起的表面，并且可以具有小平 面。
54.外延源极/漏极区92、第一纳米结构52、第二纳米结构54和/或衬底 50可以注入掺杂剂以形成源极/漏极区，类似于先前讨论的用于形成轻掺杂 源极/漏极区的工艺，然后进行退火。源极/漏极区的杂质浓度可以在约1
×ꢀ
10
19
个原子/cm3与约1
×
10
21
个原子/cm3之间。源极/漏极区的n型和/或p 型杂质可以是前面讨论的任何杂质。在一些实施例中，外延源极/漏极区92 可以在生长期间原位掺杂。
55.由于用于在n型区50n和p型区50p中形成外延源极/漏极区92的外 延工艺的原因，外延源极/漏极区92的上表面具有小平面，该小平面横向 向外扩展超出纳米结构55的侧壁。在一些实施例中，如图12b所示，在外 延工艺完成后，相邻外延源极/漏极区92保持分离。在图12b所示的实施 例中，可以形成第一间隔件81到sti区68的顶面，从而阻止外延生长。 在一些其他实施例中，第一间隔件81可以覆盖纳米结构55的侧壁的部分， 从而进一步阻止外延生长。在一些其他实施例中，可以调节用于形成第一 间隔件81的间隔件蚀刻以去除间隔件材料，以使外延生长的区能延伸到 sti区68的表面。在其他实施例中，外延源极/漏极区92的扩展可以使得 相邻的外延源极/漏极区92合并在一起，正如图12d的实施例示出的。
56.外延源极/漏极区92可以包括一个或多个半导体材料层。例如，外延 源极/漏极区92可以包括第一半导体材料层92a、第二半导体材料层92b 和第三半导体材料层92c。外延源极/漏极区92可以使用任意数量的半导体 材料层。第一半导体材料层92a、第二半导体材料层92b和第三半导体材 料层92c中的每一个可以由不同的半导体材料形成，并且可以被掺杂到不 同的掺杂剂浓度。在一些实施例中，第一半导体材料层92a可以具有小于 第二半导体材料层92b并且大于第三半导体材料层92c的掺杂剂浓度。在 外延源极/漏极区92包括三个半导体材料层的实施例中，可以沉积第一半 导体材料层92a，可以在第一半导体材料层92a上方沉积第二半导体材料 层92b，以及可以在第二半导体材料层92b上方沉积第三半导体材料层 92c。
57.在图13a至图13c中，第一层间介电(ild)96沉积在图12a至图 12d示出的结构上方。第一ild 96可以由介电材料形成，并且可以通过诸 如cvd、等离子体增强cvd(pecvd)或fcvd的任何合适方法来沉积。 介电材料可包含硅酸磷玻璃(psg)、硼硅酸盐玻璃(bsg)、掺硼磷硅 酸盐玻璃(bpsg)、未掺杂硅酸盐玻璃(usg)等。也可使用其它通过任 何可行工艺形成的绝缘材料。在一些实施例中，将接触蚀刻停止层(cesl) 94设置在第一ild 96与外延源极/漏极区93、掩模78和第一间隔件81之 间。cesl 94可以包括诸如氮化硅、氧化硅、氮氧化硅等的介电材料，其 蚀刻速率不同于上面的第一ild 96的材料。
58.在图14a至图14c中，可以执行诸如cmp的平坦化工艺以使第一ild96的顶面与伪栅极76或掩模78的顶面等高。平坦化工艺还可以去除伪栅 极76上的掩模78，以及沿掩模78的侧壁的第一间隔件81的部分。在平 坦化工艺之后，伪栅极76、第一间隔件81和第一ild 96的顶面在工艺变 化内等高。相应地，穿过第一ild 96暴露伪栅极76的顶面。在一些实施 例中，可以保留掩模78，在这种情况下，平坦化工艺使第一ild 96的顶面 与掩模78和第一
间隔件81的顶面等高。
59.在图15a至图15c中，在一个或多个蚀刻步骤中，去除伪栅极76和 掩模78(如果存在的话)，以便形成了第三凹槽98。第三凹槽98中的伪 栅极电介质60的部分也被去除。在一些实施例中，通过各向异性干法蚀刻 工艺去除伪栅极76和伪栅极电介质60。例如，蚀刻工艺可以包括使用反 应气体的干法蚀刻工艺，该反应气体以比第一ild 96或第一间隔件81更 快的速率选择性地蚀刻伪栅极76。每个第三凹槽98暴露和/或覆盖纳米结 构55的部分，这些部分用作随后完成的纳米fet中的沟道区。用作沟道 区的纳米结构55的部分设置在相邻一对外延源极/漏极区93之间。在去除 期间，伪栅极电介质60可以在蚀刻伪栅极76时用作蚀刻停止层。然后可 以在去除伪栅极76之后去除伪栅极电介质60。
60.在图16a至图16c中，去除第一纳米结构52，从而延伸第三凹槽98。 可以通过使用对第一纳米结构52的材料具有选择性的蚀刻剂执行诸如湿 法蚀刻的各向同性蚀刻工艺来去除第一纳米结构52，而第二纳米结构54、 衬底50、sti区58与第一纳米结构52比较保持相对未蚀刻。在第一纳米 结构52包含例如sige而第二纳米结构54a
‑
54c包含例如si或sic的实施 例中，可以使用氢氧化四甲基铵(tmah)、氢氧化铵(nh4oh)等来去 除第一纳米结构52。
61.在图17a至图17c中，形成栅极介电层100和栅电极102以用于替换 栅极。将栅极介电层100共形地沉积在第三凹槽98中。可以在衬底50的 顶面和侧壁上以及第二纳米结构54的顶面、侧壁和底面上形成栅极介电层100。还可以在第一ild 96、cesl 94、第一间隔件81和sti区68的顶面 上以及第一间隔件81和第一内部间隔件89的侧壁上沉积栅极介电层100。
62.根据一些实施例，栅极介电层100包括一个或多个介电层，诸如氧化 物、金属氧化物等或其组合。例如，在一些实施例中，栅极电介质可以包 括氧化硅层以及该氧化硅层上方的金属氧化物层。在一些实施例中，栅极 介电层100包含高k介电材料，并且在这些实施例中，栅极介电层100可 以具有大于约7.0的k值，并且可以包含铪、铝、锆、镧、锰、钡、钛、 铅的金属氧化物或硅酸盐及其组合。栅极介电层100的结构在n型区50n 和p型区50p中可以相同或可以不同。栅极介电层100的形成方法可以包 括分子束沉积(mbd)、ald、pecvd等。
63.栅电极102分别沉积在栅极介电层100上方，并填充第三凹槽98的其 余部分。栅电极102可以包含含金属材料，诸如氮化钛、氧化钛、氮化钽、 碳化钽、钴、钌、铝、钨、其组合或其多层。例如，尽管在图17a和图17c 中示出的是单层栅电极102，但是栅电极102可以包括任意数量的衬垫层、 任意数量的功函数调控(work function tuning)层和填充材料。可以将构成 栅电极102的多个层的任意组合沉积在n型区50n中相邻的第二纳米结构 54之间以及第二纳米结构54a和衬底50之间，并且可以将其沉积在p型 区50p中相邻的第一纳米结构52之间。
64.栅极介电层100的形成可以在n型区50n和p型区50p中同时进行， 使得每个区中的栅极介电层100由相同的材料形成，并且栅电极102的形 成可以同时进行，使得每个区中的栅电极102由相同的材料形成。在一些 实施例中，每个区中的栅极介电层100可以通过不同的工艺来形成，使得 栅极介电层100可以是不同材料和/或具有不同数量的层，和/或每个区中的 栅电极102可以通过不同的工艺来形成，使得栅电极102可以是不同的材 料和/或具有不同数量的层。当使用不同的工艺时，不同的掩模步骤可用来 掩蔽和暴露合适的区
域。
65.在填充第三凹槽98之后，可以执行诸如cmp的平坦化工艺，以去除 栅极介电层100和栅电极102的材料的多余部分，这些多余部分在第一个 ild 96的顶面上方。栅电极102和栅极介电层100的材料的余下部分由此 形成得到的纳米fet的替换栅极结构。栅电极102和栅极介电层100可以 被统称为“栅极结构”。
66.在图18a至图18c中，使栅极结构(包括栅极介电层100和对应的上 层栅电极102)凹进，使得凹槽直接在栅极结构上方及第一间隔件81的相 对部分之间形成。栅极掩模104包括一层或多层介电材料，介电材料诸如 sio、hfsi、sioc、alo、zrsi、alon、zro、hfo、tio、zralo、zno、 tao、lao、yo、tacn、sin、siocn、si、siocn、zrn、sicn、其组合 等，栅极掩模104被填充在凹槽中，随后对其进行平坦化工艺以去除在第 一ild 96上方延伸的材料的多余部分。随后形成的栅极接触件(诸如下文 结合图20a至图20c讨论的栅极接触件114)穿过栅极掩模104接触凹进 的栅电极102的顶面。在一些实施例中，栅极掩模104的厚度(例如，在 顶面和底面之间测量的)可以是50纳米(nm)或更小，并且栅极掩模104的 宽度(例如，在相对的侧壁之间测量的)可以在约5nm至约30nm的范围 内。在一些实施例中，栅极掩模104可具有不同尺寸。
67.如图18a至图18c进一步所示，将第二ild 106沉积在第一ild 96 上方和栅极掩模104上方。在一些实施例中，第二ild 106是通过fcvd 形成的可流动膜。在一些实施例中，第二ild 106由诸如psg、bsg、bpsg、 usg等的介电材料形成，并且可以通过诸如cvd、pecvd等的任何适合 的方法来沉积。
68.在图19a至图19c中，蚀刻第二ild 106、第一ild 96、cesl 94和 栅极掩模104以形成第四凹槽108，第四凹槽暴露外延源极/漏极区93和/ 或栅极结构的表面。可以使用各向异性蚀刻工艺(诸如rie，nbe等)进 行蚀刻来形成第四凹槽108。在一些实施例中，可以使用第一蚀刻工艺来 蚀刻第四凹槽108穿过第二ild 106和第一ild 96；可以使用第二蚀刻工 艺来蚀刻第四凹槽穿过栅极掩模104；然后可以使用第三蚀刻工艺蚀刻第 四凹槽穿过cesl 94。可以在第二ild 106上方形成诸如光刻胶的掩模并 对其进行图案化处理，以掩蔽第二ild 106的多个部分免于第一蚀刻工艺 和第二蚀刻工艺。在一些实施例中，蚀刻工艺可以过度蚀刻，并且因此， 第四凹槽108延伸到外延源极/漏极区93和/或栅极结构中，并且第四凹槽108的底部可以与外延源极/漏极区93和/或栅极结构等高(例如，处于相 同的水平上或与衬底50具有相同的距离)或低于外延源极/漏极区和/或栅 极结构(例如更靠近衬底50)。尽管图19c将第四凹槽108图示为在相同 的截面中暴露外延源极/漏极区93和栅极结构，但是在各种实施例中，外 延源极/漏极区93和栅极结构可以在不同的截面进行暴露，从而降低了随 后形成的接触件短路的风险。
69.在形成第四凹槽108之后，在外延源极/漏极区93上方形成第一硅化 物区110。在一些实施例中，通过如下步骤形成第一硅化物区110：通过首 先沉积能够与下面的外延源极/漏极区93的半导体材料(例如，硅、硅锗、 锗)反应的金属(未单独示出)以在外延源极/漏极区93的暴露部分上方 形成诸如镍、钴、钛、钽、铂、钨、其他贵金属、其他难熔金属、稀土金 属或其合金的硅化物或锗化物区，然后执行热退火工艺以形成第一硅化物 区110。然后，例如通过蚀刻工艺去除所沉积的金属的未反应部分。尽管 第一硅化物区110被称为硅化物区，但是第一硅化物区110也可以是锗化 物区或硅锗化物区(例如，包含硅化物和锗化
物的区)。在实施例中，第 一硅化物区110包括n型区50n中的tisi、crsi、tasi、mosi、zrsi、hfsi、 scsi、ysi、hosi、tbsi、gds、lusi、dysi、ersi、ybsi等，并且第一硅 化物区110包括p型区50p中的nisi、cosi、mnsi、wsi、fesi、rhsi、 pdsi、rusi、ptsi、irsi、ossi等在一些实施例中，第一硅化物区110具有 的厚度在约1nm与约10nm之间的范围内。
70.在图20a至图20c中，在第四凹槽108中形成源极/漏极接触件112 和栅极接触件114(也称为接触塞)。源极/漏极接触件112和栅极接触件 114可以各包括一层或多层，诸如势垒层、扩散层和填充材料。例如，在 一些实施例中，源极/漏极接触件112和栅极接触件114各包括势垒层和导 电材料，并且各电耦合到下面的导电部件(例如，栅电极102和/或第一硅 化物区110)。栅极接触件114电耦合至栅电极102，并且源极/漏极接触 件112电耦合至第一硅化物区110。势垒层可以包含钛，氮化钛，钽，氮 化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、钌、铝、镍、钛、 氮化钛、钽、氮化钽、钼、镍等。可以执行诸如cmp的平坦化工艺以从第 二ild 106的表面去除多余的材料。外延源极/漏极区93、第二纳米结构54 和栅极结构(包含栅极介电层100和栅电极102)可以被统称为晶体管结 构。晶体管结构可以在器件层115中形成，带有在其前侧上方形成的第一 互连结构(诸如下文结合图21a至图21c讨论的前侧互连结构120)以及 在其背侧上方形成的第二互连结构(诸如下文结合图28a至图28c讨论的 背侧互连结构136)。尽管将该器件层115被描述为具有纳米fet，但是 其他实施例可以包含具有不同类型的晶体管(例如，平面fet、finfet、 薄膜晶体管(tft)等)的器件层115。
71.尽管图20a至图20c示出了延伸到每个外延源极/漏极区92的源极/ 漏极接触112，但是可以从某些外延源极/漏极区92(被标记为源极/漏极区 域92’)中省略源极/漏极接触112。源极/漏极区92’可以对应于直接在第一 外延区91上方形成的源极/漏极区。例如，正如下文更详细地解释的，可 以随后通过一个或多个外延源极/漏极区92的背侧附接导电部件(例如， 背侧通孔或电源轨)。对于这些特定的外延源极/漏极区92，源极/漏极接 触件112可以被省略，或者可以被不电连接到任何上面的导电线(诸如下 文结合图22a至图22c讨论的第一导电部件122)的伪接触件替换。
72.图20d示出了根据一些其他实施例的器件沿图1的截面c
‑
c’的截面 图。图20d的实施例可以类似于上文结合图20a至图20c描述的实施例， 其中相同的附图标记表示使用相同工艺形成的相同元件。然而，在图20d 中，源极/漏极接触件112可以具有复合结构且其每一个可以包含第一ild96中的第一接触件112a和第二ild 106中的第二接触件112b。在各实施 例中，在沉积第二ild 106之前，可以在第一ild 96中形成第一接触件 112a，并且第一接触件112a可以从第一ild 96的顶面凹进。在第一接触 件112a凹进之后，可以沉积绝缘掩模117以覆盖第一接触件112a。第一 接触件112a可以包括钨、钌、钴、铜、钛、氮化钛、钽、钽、钼、镍、其 组合等，并且可以具有在约1nm至约50nm范围内的厚度(例如，在相对 的侧壁之间测量的)。绝缘掩模117可以包括sio、hfsi、sioc、alo、 zrsi、alon、zro、hfo、tio、zralo、zno、tao、lao、yo、tacn、 sin、siocn、si、siocn、zrn、sicn，其组合等。在一些实施例中，绝 缘掩模117的材料可以不同于栅极掩模104的材料，使得绝缘掩模117和 栅极掩模104可以彼此选择性地蚀刻。以此方式，第二接触件112b和栅极 接触件114可以独立于彼此形成。
73.随后，如上所述，第二ild 106沉积于绝缘掩模117上方以及第一接 触件112a上
方。在沉积第二ild 106之后，第二接触件112b可以形成为 延伸穿过第二ild 106，延伸穿过绝缘掩模117，以及电连接到第一接触件 112a。第二接触件112b还部分地延伸进第一接触件112a中且嵌入其中。 第二接触件112b可以包括钨、钌、钴、铜、钛、氮化钛、钽、钽、钼、镍、 其组合等，并且可以具有在约1nm至约50nm范围内的厚度(例如，在相 对的侧壁之间测量的)。第二接触件112b的厚度可以与第一接触件112a 的厚度可以相同或可以不同，且第二接触件112b的材料可以与第一触点 112a的材料可以相同或可以不同。因此，可以形成包括第一接触件112a 和第二接触件112b的复合源极/漏极接触件112。为了便于说明，以下工艺 步骤结合20a至图20c的实施例进行描述，但是应当理解，它们同样适用 于图20d的实施例。源极/漏极接触件112的其他配置也是可能存在于其他 实施例中。
74.图21a至图29c示出了在器件层115上形成前侧互连结构和背侧互连 结构的中间步骤。前侧互连结构和背侧互连结构可以各包括电连接至衬底 50上形成的纳米fet的导电部件。图21a、图22a、图23a、图24a、图 25a、图26a、图27a、图28a和图29a示出了图1示出的参考截面a
‑
a’。 图21b、图22b、图23b、图24b、图25b、图26b、图27b、图28b和图 29b示出了图1示出的参考截面b
‑
b’。图21c、图22c、图23c、图24c、 图25c、图26c、图27c、图28c、和图29c示出了图1中示出的参考截 面c
‑
c’。图21a至图29c中描述的工艺步骤可以应用于n型区50n和p 型区50p中的一者或两者。如上所述，可以将背侧导电部件(例如，背侧 通孔)连接到一个或多个外延源极/漏极区92’。由此，可以可选地从外延 源极/漏极区92’中省略源极/漏极接触件112。
75.在图21a至图21c中，在第二ild 106上形成前侧互连结构120。前 侧互连结构120可以被称为前侧互连结构，因为其在器件层115的前侧(例 如，具有栅电极102的器件层115的一侧)上形成。
76.前侧互连结构120可以包括在一个或多个堆叠的第一介电层124中中 形成的一层或多层第一导电部件122。每个堆叠的第一介电层124可以包 括介电材料，诸如低k介电材料、超低k介电(elk)材料等。第一介电 层124可以使用合适的工艺来沉积，诸如cvd、ald、pvd、pecvd等。
77.第一导电部件122可以包括导电线和互连导电线层的导电通孔。导电 通孔可以延伸穿过第一介电层124中的相应的介电层以提供导电线层之间 的竖直连接。第一导电部件122可以通过诸如镶嵌工艺、双重镶嵌工艺等 的任何适合的工艺形成。
78.在一些实施例中，可以使用镶嵌工艺来形成第一导电部件122，其中 利用光刻和蚀刻技术的组合来对相应的第一介电层124进行图案化处理以 形成与第一导电部件122的期望图案相对应的沟槽。可以沉积可选的扩散 阻挡层和/或可选的粘合层，然后可以用导电材料填充沟槽。势垒层的合适 材料包含钛、氮化钛、氧化钛、钽、氮化钽、氧化钛或其组合等，以及导 电材料的合适材料包含铜、银、金、钨、铝或其组合等。在实施例中，第 一导电部件122可以通过沉积铜或铜合金的晶种层并通过电镀填充沟槽来 形成。可以使用化学机械平坦化(cmp)工艺等从相应的第一介电层124 的表面去除多余的导电材料，并且将第一介电层124和第一导电部件122 的表面平坦化以便进行后续处理。
79.图21a至图21c示出了前侧互连结构120中的五层第一导电部件122 和第一介电层124。然而，应当理解，前侧互连结构120可以包括布置在 任意数量的第一介电层124中的任意数量的第一导电部件122。前侧互连 结构120可以电连接到栅极接触件114和源极/漏极
接触件112以形成功能 电路。在一些实施例中，由前侧互连结构120形成的功能电路可以包括逻 辑电路、存储器电路、图像传感器电路等。
80.在图22a至图22c中，由第一接合层152a和第二接合层152b(被统 称为接合层152)将载体衬底150接合到前侧互连结构120的顶面。载体 衬底150可以是玻璃载体衬底、陶瓷载体衬底、晶片(例如，硅晶圆)等。 载体衬底150可以在后续处理步骤期间以及在完成的器件中提供结构支 撑。
81.在各实施例中，载体衬底150可以通过合适的技术(诸如介电接合等) 接合前侧互连结构120。电介质与电介质接合可以包括在前侧互连结构120 上沉积第一接合层152a。在一些实施例中，第一接合层152a包括通过 cvd、ald、pvd等沉积的氧化硅(例如，高密度等离子体(hdp)氧化 物等)。第二接合层152b同样可以是在接合之前使用，例如cvd、ald、 pvd、热氧化等在载体衬底150上形成的氧化物层。可以将其他适合的材 料用于第一接合层152a和第二接合层152b。
82.电介质与电介质接合工艺还可以包含对第一接合层152a和第二接合 层152b中的一个或多个施加表面处理。表面处理可以包含等离子体处理。 等离子体处理可以在真空环境中进行。在等离子体处理之后，表面处理还 可以进一步包含可应用于一个或多个接合层152的清洁工艺(例如，用去 离子水等冲洗)。然后载体衬底150与前侧互连结构120对齐，并且相互 压紧以引发载体衬底150与前侧互连结构120的预接合。预接合可以在室 温(例如，约21℃至约25℃之间)下执行。在预接合之后，可以通过，例 如将前侧互连结构120和载体衬底150加热到例如约170℃至约500℃的温 度，来应用退火工艺。
83.再者，在图22a至图22c中，在将载体衬底150接合到前侧互连结构 120之后，可以将器件翻转以使晶体管结构109的背侧朝上。晶体管结构 109的背侧可以是指与器件层105的前侧相对的一侧，有源器件的栅电极 102在该器件层105上形成。
84.可以对衬底50的背侧应用减薄工艺。减薄工艺可以包括平坦化工艺 (例如，机械研磨、cmp等)、回蚀刻工艺或其组合等。在一些实施例中， 减薄工艺包含平坦化以去除衬底50的大部分，然后回蚀刻以进一步使衬底 50凹进的组合步骤。减薄工艺可以暴露第一外延材料91中与前侧互连结 构120相对的表面。例如，减薄工艺可以回蚀刻在第一外延区91的顶面下 方的衬底50和sti区68。在一些实施例中，回蚀刻工艺可以是等离子体 蚀刻工艺，其使用使用氧气(o2)、氯气(cl2)、氯化氢(hci)、溴化氢(hbr)、 其组合等来蚀刻衬底60。再者，回蚀刻工艺可包含约5标准毫升/分钟(sccm) 至约100sccm范围内的蚀刻剂流速；约1毫托(mtorr)至约100mtorr范 围内的室压，以及约300伏(v)至约1000v范围内的偏压。其他蚀刻条 件可以应用于其他实施例中。
85.再者，在减薄工艺之后，衬底50的一部分保留在外延源极/漏极区92 (包含外延源极/漏极区92’)上方、栅极结构(例如，栅电极102和栅极 介电层100)上方以及第二外延材料89上方。例如，衬底50的剩余部分 可以在第二外延材料89上方和栅电极102上方延伸且覆盖两者。在一些实 施例中，衬底50的剩余部分的厚度t1可以在约5nm到约40nm的范围内。 已经注意到，通过在外延源极/漏极区92上方留下衬底50的足够厚的部分 (例如，在上述厚度范围内的部分)，外延源极/漏极区92可以在随后的 工艺中被完全地保护，以去除外延源极/漏极区92’上方的第一外延材料91 和第二外延材料89。
86.在图23a至图23c中，然后在图22a至图22c所示的结构上沉积一 种或多种绝缘材
料(例如，介电层162)。介电层162可以通过诸如cvd、 等离子体增强cvd(pecvd)或fcvd的任何合适方法来沉积。介电层 162可以包含磷硅酸盐玻璃(psg)、硼硅酸盐玻璃(bsg)、掺硼磷硅酸盐玻 璃(bpsg)、未掺杂硅酸盐玻璃(usg)等。也可使用其它通过任何可行工艺 形成的绝缘材料。在一些实施例中，将介电衬垫160设置在介电层162和 sti区68之间、半导体衬底50和第一外延材料91之间。介电衬垫160可 以包括诸如氮化硅、氧化硅、氮氧化硅等的介电材料，并且可以使用与介 电层162相似的工艺沉积。在一些实施例中，电介质衬垫160可以是沿第 一外延材料91的侧壁延伸的共形层，并且介电衬垫160可以防止或减少介 电层162和半导体衬底50、第二外延材料89和/或源极/漏极区92之间的 扩散。在图23a至图23c的实施例中，半导体衬底150可以将介电衬垫160 与第二外延材料89和外延源极/漏极区92完全分离，使得介电衬垫160不 接触第二外延材料89或外延源极/漏极区92。
87.在图24a至图24c中，可以执行平坦化工艺，诸如cmp，以使介电层 162的顶面与伪第一外延材料91的顶面等高。在平坦化工艺之后，介电层 162、第一外延材料91和介电衬垫160的顶面在工艺变化内等高。因此， 第一外延材料91的顶表面通过氧化层162暴露。
88.在图25a至图25c中，去除覆盖外延源极/漏极区92’的第二外延材料 89和第一外延材料91的部分，从而形成凹槽164。凹槽164可以通过介电 层162、介电衬垫160、sti区68以及半导体衬底50来暴露外延源极/漏极 区92(被表示为外延源极/漏极区92’)中的所选的一个。在一些实施例中， 第一外延材料91和第二外延材料89的部分可以通过各向异性干法蚀刻工 艺等来去除。例如，蚀刻工艺可以包含使用反应气体的干法蚀刻工艺，该 反应气体以比介电衬垫160和介电层162更快的速率选择性地蚀刻第一外 延材料91和第二外延材料89的部分。在对去除第一外延材料91和第二外 延材料89的部分的进行蚀刻工艺期间，半导体衬底50和第二外延材料89 的剩余部分可以掩蔽且保护其他外延源极/漏极区92不被疏忽地蚀刻。具 体来说，通过留下半导体衬底50的部分不被去除，可以防止外延源极/漏 极区的角区92c被第二外延材料89暴露于横向蚀刻。结果是，可以减少制 造缺陷(例如，对源极/漏极区92的蚀刻损伤)，并且可以增加产量。
89.在图26a至图26c中，绝缘间隔件166沉积于凹槽164的侧壁上。间 隔件166可以包括通过cvd、ald、pvd、pecvd等沉积的介电材料。 在沉积之后，可以执行蚀刻工艺，诸如干法或湿法蚀刻工艺，以去除介电 材料的横向部分，同时将介电材料留在凹槽164的侧壁上，从而形成间隔 件166。蚀刻工艺可以是各向异性的，并且可以选择不同于介电层162的 介电材料。如此，蚀刻工艺可以选择性地蚀刻介电材料而不显著地蚀刻介 电层162。例如，介电材料可以是氧化硅、氮化硅、氮氧化硅、其组合等。
90.在图27a至图27c中，第二硅化物区168在外延源极/漏极区92’的背 侧上的凹槽164中形成。第二硅化物区168可以使用与第一硅化物区110 相似的工艺来形成。再者，第二硅化物区168可以包括n型区50n中的tisi、 crsi、tasi、mosi、zrsi、hfsi、scsi、ysi、hosi、tbsi、gdsi、lusi、 dysi、ersi、ybsi，并且第二硅化物区168可以包括p型区50p中的nisi、 cosi、mnsi、wsi、fesi、rhsi、pdsi、rusi、ptsi、irsi、ossi。第二硅 化物区168的材料组分与第一硅化物区110可以相同或可以不同。在一些 实施例中，第二硅化物区168具有的厚度在1nm至10nm的范围内。
91.如图27a至图27c中进一步示出的，在凹槽164中形成背侧通孔170。 背侧通孔170可以延伸穿过介电层162、介电衬垫160、sti区68以及半 导体衬底50。背侧通孔170可以通
过第二硅化物区168电耦合到外延源极 /漏极区92’。背侧通孔170可以类似于上文结合图20a至图20c描述的源 极/漏极接触件112。例如，背侧通孔170可以由与源极/漏极接触件112相 似的材料以及使用与之相似的工艺来形成。在一些实施例中，背侧通孔170 可以具有的厚度在约10nm至约50nm的范围内(例如，在背侧通孔170的 顶面和底面之间测量的厚度)。背侧通孔170的厚度可以大于半导体衬底50 的厚度。背侧通孔170的材料组分与源极/漏极接触件112可以相同或可以 不同。
92.在图28a至图28c中，导电线134和介电层132在介电层162上方、 sti区68上方以及背侧通孔170上方形成。介电层132可以类似于介电层 162。例如，介电层132可以由与介电层162相似的材料以及使用与之相似 的工艺来形成。
93.导电线134在介电层132中形成。形成导电线134可以包含使用光刻 和蚀刻工艺的组合工艺在介电层132中对凹槽进行图案化处理。介电层132 中的凹槽的图案可以对应于导电线134的图案。然后通过在凹槽中沉积导 电材料来形成导电线134。在一些实施例中，导电线134包括金属层，该 金属层可以是单层或者是包括由不同材料形成的多个子层的复合层。在一 些实施例中，导电线134包括铜、铝、钴、钨、钛、钽、钌等。在用导电 材料填充凹槽之前，可以沉积可选的扩散阻挡层和/或可选的粘合层。用于 势垒层/粘合层的合适材料包含钛、氮化钛、氧化钛、钽、氮化钽、氧化钛 等。可以使用例如cvd、ald、pvd、电镀等来形成导电线134的材料。 导电线134穿过背侧通孔170和第二硅化物区168物理以及电耦合到外延 源极/漏极区92’。可以执行平坦化工艺(例如，cmp、研磨、回蚀刻等) 以去除介电层132上方形成的导电线134的多余部分。
94.在一些实施例中，导电线134是电源轨，其是将外延源极/漏极区92
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电连接到参考电压、电源电压等的导电线。通过将电源轨放置在得到的半 导体管芯的背侧而不是半导体管芯的前侧，可以实现一些优点。例如，可 以增加纳米fet的栅极密度和/或前侧互连结构120的互连密度。再者，半 导体管芯的背侧可以容纳更宽的电源轨，从而降低电阻并提高向纳米fet 的功率传输效率。例如，导电线134的宽度可以至少两倍于前侧互连结构 120的第一级导电线(例如，第一导电部件122)的宽度。
95.在图29a至图29c中，背侧互连结构136的剩余部分在介电层132和 导电线134上方形成。背侧互连结构136可以被称为背侧互连结构，因为 其在器件层115的背侧(例如，与栅电极102相对的晶体管结构的一侧) 上形成。背侧互连结构136可以包括第二介电层125、第三介电层132、背 侧通孔130和导电线134。
96.背侧互连结构136的剩余部分可以包括材料，并且可以使用与用于前 侧互连结构120的工艺相同或类似的那些工艺来形成，如上文参考图21a 至图21c讨论的。具体来说，背侧互连结构136可以包括在介电层138中 形成的第二导电部件140的堆叠层。第二导电部件140可以包含布线(例 如，用于布线到随后形成的接触焊盘和外部连接件以及从随后形成的接触 焊盘和外部连接件布线)。第二导电部件140还可以被图案化以包含一个 或多个嵌入式无源器件，诸如电阻器、电容器、电感等。嵌入式无源器件 可以与导电线134(例如，电源轨)集成，以在纳米fet的背侧上提供电 路(例如，电源电路)。
97.如图29a至图29c中进一步示出的，在背侧互连结构136上方形成钝 化层144、ubm 146和外部连接件148。钝化层144可以包含诸如pbo、 聚酰亚胺、bcb等的聚合物。可选地，钝化层144可以包含无机介电材料， 诸如氧化硅、氮化硅、碳化硅、氮氧化硅等。钝化层144可
以通过例如cvd、 ald、pvd等来进行沉积。
98.ubm 146穿过钝化层144形成到背侧互连结构136中的导电部件140， 并且外部连接件148在ubm 146上形成。ubm 146可以包括通过电镀工 艺等形成的一层或多层铜、镍、金等。在ubm 146上形成外部连接件148 (例如，焊球)。外部连接件148的形成可以包含将焊球放置在ubm 146 的暴露部分上，然后回流焊球。在一些实施例中，外部连接件148的形成 包含执行电镀步骤以在最上面的导电部件140上方形成焊料区，然后回流 焊料区。ubm 146和外部连接件148可以用于提供到其他电子组件的输入 /输出连接，其他电子组件诸如其他器件管芯、再分配结构、印刷电路板 (pcb)、主板等。ubm 146和外部连接件148也可以被称为背侧输入/输出 焊盘，其可以为上文描述的纳米fet提供信号、电源电压和/或接地连接。 因此，包括器件层115、前侧互连结构120以及背侧互连结构136的半导 体管芯200形成。
99.图30a至图36e示出了根据一些其他实施例的背侧互连结构的中间步 骤。图30a、图31a、图32a、图33a、图34a、图35a和图36a示出了 图1所示的参考截面a
‑
a’。图30b、图31b、图32b、图33b、图34b、 图35b、图36b示出了图1所示的参考截面b
‑
b’。图30c、图31c、图32c、 图33c、图33d、图33e、图34c、图34d、图34e、图35c、图35d、图 35e、图36c、图36d和图36e示出了图1中所示的参考截面c
‑
c’。在图 30a至图36e中，形成半导体管芯250。半导体管芯250可以类似于上文 描述的半导体管芯200，其中相同的附图标记表示使用相同工艺形成的相 同元件，除非另有说明。
100.图30a至图30c示出了类似于图22a至图22c所示的结构的结构， 并且可以执行如上文结合图1至图21c描述的类似的工艺步骤，以获得图 30a至图30c中的结构。如图30a至图30c进一步示出的，对半导体衬底 50的背侧进行图案化处理以暴露第一外延材料91。图案化工艺可以包括平 坦化工艺(例如，机械研磨、cmp等)、回蚀刻工艺或其组合等。在一些 实施例中，图案化工艺包含平坦化以去除衬底50的大部分，然后回蚀刻以 进一步去除衬底50的部分组合工艺。图案化工艺可以暴露与前侧互连结构 120相对的第一外延材料91的表面和第二外延材料89的表面。也可以暴 露sti区68的表面和栅电极(包含栅极介电100和栅电极102)的表面。 例如，图案化工艺可以回蚀刻在第一外延区91的顶面下方的衬底50和sti 区68。在一些实施例中，回蚀刻工艺可以是等离子体蚀刻工艺，其使用使 o2、cl2、hci、hbr、其组合等来蚀刻衬底50。再者，回蚀刻工艺可包含 约5标准毫升/分钟(sccm)至约100sccm范围内的蚀刻剂流速；约1毫托 (mtorr)至约100mtorr范围内的室压，以及约300伏(v)至约1000v范围内 的偏压。其他工艺条件可以用于其他实施例中。
101.由于对衬底50进行图案化，去除了衬底50的绝大部分，并且仅保留 了外延源极/漏极区92的角处的衬底50的部分。在一些实施例中，衬底50 的剩余部分可以包含沿<111>晶面的表面。通过去除衬底50的绝大部分， 可以减少得到的器件中的渗漏并且降低其电容。再者，通过留下衬底50的 部分以覆盖外延源极/漏极区92的角区，在随后的蚀刻工艺期间仍可保护 外延源极/漏极区92。由此，可以降低制造缺陷。在一些实施例中，衬底 50的每个剩余部分可以具有在约1nm至约5nm的范围内的宽度w1以及在 约1nm到约15nm范围内的高度h1。已经注意到，通过使衬底50的剩余 部分落入上述尺寸内，可以减少泄漏并且降低电容，同时在随后的处理步 骤中仍可保护外延源极/漏极区92。
102.在图31a至图31c中，介电层162和介电衬垫160然后由上文结合图 23a至图23c描述的类似的材料和类似的工艺沉积。例如，介电衬垫160 和介电层162可以沉积在sti区68
上方、第一外延材料91上方、第二外 延材料89上方和栅极堆叠件(包含栅极介电100和栅电极102)上方。因 为衬底50的绝大部分被去除，所以绝缘材料(例如，介电衬垫160)可以 直接接触有源器件的sti区68、第一外延材料91、第二外延材料92和栅 极堆叠件(例如，栅极介电100)。例如，介电层162和介电衬垫160可 以延伸穿过剩余部分50以接触栅极堆叠件(参见图31c)。
103.在图32a至图32c中，可以使用与上文结合图24a至图24c描述的 相类似的工艺，对介电层162和介电衬垫160应用减薄工艺。结果是，可 以暴露第一外延材料91。
104.在图33a至图33c中，正如上文结合图25a至图25c描述的，可以 应用蚀刻工艺以去除第一外延材料91。也可以去除覆盖外延源极/漏极区 92’的第二外延材料89的部分。结果是，凹槽164形成为延伸穿过介电层 162、介电材料160和sti区68，以暴露外延源极/漏极区92’。因为衬底 50的部分在图案化工艺期间保留在了凹槽164中，所以外延源极/漏极区 92可以被覆盖和保护，从而减少制造缺陷。
105.在一些实施例中(例如，正如图33示出的)，在使用合适的蚀刻工艺(诸如湿法蚀刻、干法蚀刻等)蚀刻凹槽164之后可以可选地去除凹槽164 中的衬底50的部分。蚀刻工艺可以使用化学蚀刻剂，即可以选择性地蚀刻 衬底50而不显著地蚀刻外延源极/漏极区92(包含区92’)的化学蚀刻剂。 结果是，可以从凹槽164去除衬底50而不显著地损伤或蚀刻外延源极/漏 极区92。
106.在一些实施例中，正如图33e示出的，绝缘材料172可以可选地沉积 在凹槽164中。在一些实施例中，可以在从凹槽164去除衬底50之后沉积 绝缘材料172，并且该绝缘材料172可以包括介电材料，诸如氧化硅、氮 化硅、氮氧化物、其组合等。沉积绝缘材料172可以诸如cvd、ald、pvd、 pecvd等任何合适的方法来沉积。在沉积绝缘材料172之后，可以执行蚀 刻以从凹槽164去除绝缘材料172的多余部分。在一些实施例中，蚀刻可 以是各向异性的。在一些实施例中，绝缘材料172可以通过在凹槽164中 的半导体衬底50上执行氧化工艺(例如，热氧化)来执行，以将凹槽164 中的半导体衬底50转换成氧化硅等。得到的绝缘材料172可以具有与凹槽 164中的衬底50类似的形状和尺寸。例如，绝缘材料172可以具有在约1nm 至约5nm的范围内的宽度以及在约1nm至约15nm范围内的高度。图33d 和/或图33e中示出的步骤是可选的，并且在其他实施例中可以省略其中的 一个或其他。
107.在图34a至图34c中，根据图33a至图33c的实施例，绝缘间隔件 166在凹槽164的侧壁上形成。图34d示出了根据图33d的实施例(例如， 其中衬底50被从凹槽164去除)在凹槽164的侧壁上形成的绝缘间隔件 166。去除衬底50的结果是，在绝缘间隔件166和介电衬垫160之间限定 了空隙174。在一些实施例中，空隙174可以通过绝缘间隔件166的材料 来密封，并且空隙174可以在沉积间隔件166期间通过调谐工艺条件(例 如，腔压、气流等)来密封，使得间隔件166将空隙174密封而不填充空 隙174。空隙174可以具有与先前从凹槽164去除的衬底50类似的形状和 尺寸。例如，空隙174可以具有在约1nm至约5nm的范围内的宽度以及在 约1nm至约15nm范围内的高度。图34e示出了根据图33e的实施例(例 如，其中在凹槽164中衬底50被绝缘材料172替换)在凹槽164的侧壁上 和绝缘材料172的侧壁上形成的绝缘间隔件166。绝缘间隔件166可以使 用与图26a至图26c描述的类似的工艺和相同的材料形成。
108.在图35a至图35c中，根据图33a至图33c的实施例，背侧通孔170 和第二硅化物区
和第一绝缘材料之间的外延材料，其中半导体材料设置在外延材料的侧壁 上。
113.根据又一实施例，方法包含：在半导体衬底上形成器件层，该器件层 包括多个晶体管，其中形成器件层包括：蚀刻半导体衬底中的第一凹槽和 第二凹槽；在第一凹槽中外延生长第一半导体材料；在第一凹槽中的第一 半导体材料上方外延生长第二半导体材料；以及在第二凹槽中外延生长第 三半导体材料；在器件层的背侧上方形成第一互连结构，其中形成第一互 连结构包括：去除半导体衬底的一部分以暴露第一半导体材料；在半导体 衬底的剩余部分上方并且围绕第一半导体材料沉积第一介电层；去除第一 半导体材料以限定第三凹槽，其中半导体衬底的剩余部分至少掩蔽第三半 导体材料的角区，同时去除第一半导体材料，以及其中第三凹槽暴露第二 半导体材料；以及在第二凹槽中形成接触件，并且该接触件电连接到第二 半导体材料。可选地，在一些实施例中，去除半导体衬底的部分进一步暴 露器件层的栅极堆叠件。可选地，在一些实施例中，形成器件层还包括： 在第二凹槽中外延生长第四半导体材料，其中第三半导体材料在第四半导 体材料上方，以及其中半导体衬底的剩余部分接触第四半导体材料的侧壁。 可选地，在一些实施例中，方法还包含在形成接触件之前从第三凹槽去除 半导体衬底。可选地，在一些实施例中，方法还包含氧化第三凹槽中的半 导体衬底以形成绝缘材料。可选地，在一些实施例中，方法还包含用绝缘 材料替换第三凹槽中的半导体衬底。
114.上文概述了若干实施例的特征，使得本领域技术人员可以更好地理解 本发明的各方面。本领域普通技术人员应该理解，可以很容易地使用本发 明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和 /或实现相同优点的工艺和结构。本领域普通技术人员也应该意识到，这种 等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范 围的情况下，可以进行多种变化、取代以及改变。