存储器设备及其测试方法与流程

存储器设备及其测试方法
1.相关申请的交叉引用
2.于2020年4月1日在韩国知识产权局提交的题为“存储器设备及其测试方法”的韩国专利申请no.10
‑
2020
‑
0039785，其全部内容通过引用结合于此。
技术领域
3.本公开涉及存储器设备及其测试方法。


背景技术：

4.一般地，动态随机访问存储器(dram)包括用于对多个位执行并行测试的并行位测试(pbt)电路。在并行位测试模式中，在相同的数据被写入n(两个或更多个自然数)个存储器单元后，同时读取n位数据。通过比较器对读取的n位数据进行比较，以确定n位数据是通过(或“匹配”)还是失败(或“不匹配”)。根据这样的通过/失败，输出“1”/“0”作为测试结果数据。并行位测试模式将访问所有位的周期的数量减少到1/n，从而与串行测试相比缩短了测试时间。


技术实现要素：

5.实施例涉及一种存储器设备，包括：响应于来自多个存储体(bank)的并行测试信号、感测数据位的多个感测放大器电路；将来自多个感测放大器电路中的每一个的数据位与测试位进行比较的多个比较器；以及接收所述多个比较器的输出信号并输出测试结果的逻辑电路，其中多个比较器中的每一个接收测试位、演进的并行位测试(pbt)信号、至少一个逻辑状态测试设置信号和测试通过信号，响应于演进的并行位测试(pbt)信号、至少一个逻辑状态测试设置信号和测试通过信号比较数据位和测试位，并且响应于测试通过信号而通过相应的存储体，而不管测试操作如何。
6.实施例还涉及一种存储器设备，包括：连接到接收从存储体读取的数据位的第一输入端子的第一反相器；对演进的并行位测试信号反相的第二反相器；第三反相器；第四反相器；第五反相器；对第二反相器的输出信号和测试位执行第一nor操作、并将第一nor操作的结果输出到第三反相器的第一nor门电路；对第一测试忽略信号和测试通过信号执行第二nor操作、并将第二nor操作的结果输出到第四反相器的第二nor门电路；对第二测试忽略信号和测试通过信号执行第三nor操作、并将第三nor操作的结果输出到第五反相器的第三nor门电路；对第四反相器的输出信号和第一nor门电路的输出信号执行第一nand操作、并将第一nand操作的结果输出到第二输入端子的第一nand门电路；对第三反相器的输出信号和第五反相器的输出信号执行第二nand操作、并将第二nand操作的结果输出到第二反相输入端子的第二nand门电路；连接在电源端子和第一节点之间、并且具有连接到第一输入端子的栅极的第一pmos晶体管；连接在电源端子和第一节点之间、并且具有连接到第二输入端子的栅极的第二pmos晶体管；连接在第一节点和第二节点之间、并且具有连接到第一反相器的输出端子的栅极的第三pmos晶体管，第二节点连接到输出并行位测试操作的结果的
输出端子；连接在第一节点和第二节点之间、并且具有连接到第二反相输入端子的栅极的第四pmos晶体管；连接在第二节点和第三节点之间、并且具有连接到第一反相器的输出端子的栅极的第一nmos晶体管；连接在第二节点和第三节点之间、并且具有连接到第二输入端子的栅极的第二nmos晶体管；连接在第三节点和接地端子之间、并且具有连接到第一输入端子的栅极的第三nmos晶体管；以及连接在第三节点和接地端子之间、并且具有连接到第二反相输入端子的栅极的第四nmos晶体管。
7.实施例还涉及一种存储器设备，包括：具有连接到字线和位线的多个存储器单元的多个存储体；响应于行地址选择任一条字线的行解码器；响应于列地址选择任一条位线的列解码器；在并行位测试操作期间感测来自连接到所选位线的存储器单元的数据位的感测放大器电路；在并行位测试操作中用冗余单元替换故障存储器单元的修复控制电路；以及并行位测试电路，该并行位测试电路从外部设备接收测试命令和测试位、并通过将从多个存储体中的每一个的多个感测放大器电路接收到的数据位与测试位进行比较来执行并行位测试操作，其中并行位测试电路通过多个存储体中的至少一个，而不管并行位测试操作如何。
8.实施例还涉及一种存储器设备的测试方法，该方法包括：接收测试命令、测试数据和存储体无关(don’t care)信息；通过将测试数据与响应于多个存储体中的每一个中的测试命令、从多个存储体中的每一个读取的数据进行比较来执行测试操作；对多个存储体中在测试操作中失败的存储体执行修复操作；以及在修复操作中，使用无关(don’t care)信息通过不可修复的存储体。
附图说明
9.通过参考附图详细描述示例实施例，特征对于本领域技术人员来说将变得清楚，其中：
10.图1是示出根据示例实施例的用于测试存储器设备100的测试系统10的图示例；
11.图2是示出根据示例实施例的存储器设备100的图示例；
12.图3是概念性示出根据示例实施例的存储器设备100的测试操作的图；
13.图4是示出根据示例实施例的pbt电路190的图示例；
14.图5是示出用于执行并行位测试操作的通用比较器(general comparator，cmp)的图示例；
15.图6a和图6b是示出通用存储器设备的并行位测试操作的过程的示例图；
16.图7是示出根据示例实施例的比较器的图示例；
17.图8a和图8b是示出根据示例实施例的存储器设备100的并行位测试操作的过程的示例图；
18.图9是示出根据示例实施例的存储器设备100的测试操作的流程图示例；
19.图10是示出根据本公开的另一示例实施例的存储器设备100的测试操作的流程图示例；
20.图11a和图11b是示出使用测试通过信号pbtpass的示例的图；
21.图12是示出根据示例实施例的存储器芯片的图示例；
22.图13是示出根据示例实施例的计算系统2000的图示例；
23.图14是示出根据示例实施例的汽车系统3000的图示例；
24.图15是示出根据示例实施例的移动设备4000的图示例；
25.图16是示出根据示例实施例的计算系统5000的图示例；以及
26.图17是示出根据示例实施例的应用了存储器设备的数据中心7000的图示例。
具体实施方式
27.图1是示出根据示例实施例的用于测试存储器设备100的测试系统10的图示例。
28.参考图1，测试系统10可以包括存储器设备100和测试器200。
29.存储器设备100可以被实现为存储数据。根据示例实施例，存储器设备100可以包括多个存储体。根据示例实施例，多个存储体中的每一个可以包括连接到字线和位线的多个存储器单元。根据示例实施例，存储器单元中的每一个可以是易失性存储器单元或非易失性存储器单元。例如，存储器单元可以是动态随机访问存储器(dram)单元、闪存单元、磁阻随机访问存储器(mram)单元或相变随机访问存储器(pram)单元。根据示例实施例，存储器设备100可以是dram存储器设备100。
30.存储器设备100可以包括用于执行并行位测试(pbt)操作的并行位测试(pbt)电路190。并行位测试操作可以包括测试操作，该测试操作用于通过比较在将测试数据写入存储器设备100的存储器单元之后、从存储器单元读取的数据，确定存储器设备100是好的还是出故障(有缺陷)。
31.根据示例实施例，在并行位测试操作中，响应于测试通过信号pbtpass，pbt电路190可以被实现为通过存储器设备100的预定存储器区域(例如，存储体)，而不管预定存储器区域是否出故障。根据示例实施例，测试通过信号pbtpass可以由模式寄存器组(mrs)生成。根据另一示例实施例，可以从测试器200接收到测试通过信号pbtpass。
32.测试器200可以被实现为在测试操作中将与测试操作相关的命令/地址(cmd/addr)、时钟(clk)和测试数据(tdata)发送到存储器设备100，并且从存储器设备100接收测试操作的结果值(rslt)。
33.根据示例实施例的测试系统10可以使用测试通过信号pbtpass来处理存储器设备100的预定区域的测试通过。因此，根据本示例实施例的测试系统10可以通过跳过对存储器设备100的特定区域的测试操作，来克服可靠性评估样本大小的统计限制，并且大大缩短存储器设备100的开发周期。
34.图2是示出根据示例实施例的存储器设备100的图。
35.参考图2，存储器设备100可以包括存储器单元阵列110、行解码器120、列解码器130、感测放大器电路140、地址寄存器150、存储体控制逻辑152、刷新计数器154、行地址复用器156、列地址锁存器158、控制逻辑160、修复控制电路166、定时控制电路164、输入/输出门电路170、纠错电路180、数据输入/输出缓冲器182，和pbt电路190。
36.存储器单元阵列110可以包括第一存储体111至第八存储体118，尽管应当理解，存储器单元阵列110的存储体的数量可以变化。
37.行解码器120可以包括分别连接到第一存储体111至第八存储体118的第一存储体行解码器121至第八存储体行解码器128。
38.列解码器130可以包括分别连接到第一存储体111至第八存储体118的第一存储体
列解码器131至第八存储体列解码器138。
39.感测放大器电路140可以包括分别连接到第一存储体111至第八存储体118的第一感测放大器141至第八感测放大器148。
40.第一存储体111至第八存储体118、第一存储体行解码器121至第八存储体行解码器128、第一存储体列解码器131至第八存储体列解码器138以及第一感测放大器141至第八感测放大器148可以分别配置第一存储体至第八存储体。第一存储体111至第八存储体118中的每一个可以包括在字线wl和位线bl相交的点处形成的多个存储器单元mc。
41.地址寄存器150可以从外部存储器控制器接收并存储具有存储体地址bank_addr、行地址row_addr和列地址col_addr的地址addr。地址寄存器150可以将接收到的存储体地址bank_addr提供给存储体控制逻辑152，将接收到的行地址row_addr提供给行地址复用器156，并将接收到的列地址col_addr提供给列地址锁存器158。
42.存储体控制逻辑152可以响应于存储体地址bank_addr生成存储体控制信号。响应于存储体控制信号，可以激活第一存储体行解码器121至第八存储体行解码器128中与存储体地址bank_addr相对应的存储体行解码器。响应于存储体控制信号，可以激活第一存储体列解码器131至第八存储体列解码器138中与存储体地址bank_addr相对应的存储体列解码器。
43.行地址复用器156可以从地址寄存器150接收行地址row_addr，并从刷新计数器154接收刷新行地址ref_addr。行地址复用器156可以选择性地输出行地址row_addr或刷新行地址ref_addr作为行地址ra。从行地址复用器156输出的行地址ra可以被分别施加到第一存储体行解码器121至第八存储体行解码器128。
44.第一存储体行解码器121至第八存储体行解码器128中由存储体控制逻辑152激活的存储体行解码器可以解码从行地址复用器156输出的行地址ra，以激活与行地址相对应的字线。例如，激活后的存储体行解码器可以向与行地址相对应的字线施加字线驱动电压。此外，激活后的存储体行解码器可以激活与行地址相对应的字线，并且同时激活与从修复控制电路166输出的冗余行地址相对应的冗余字线。
45.列地址锁存器158可以从地址寄存器150接收列地址col_addr，并临时存储接收到的列地址col_addr。此外，在突发模式中，列地址锁存器158可以逐步增加接收到的列地址col_addr。列地址锁存器158可以将临时存储的或逐步增加的列地址col_addr分别施加到第一存储体列解码器131至第八存储体列解码器138。
46.第一存储体列解码器131至第八存储体列解码器138中由存储体控制逻辑152激活的存储体列解码器可以通过输入/输出门电路170解码与存储体地址bank_addr和列地址col_addr相对应的感测放大器。此外，激活的存储体列解码器可以响应于从修复控制电路166输出的列修复信号crp来执行列修复操作。
47.控制逻辑160可以被实现为控制存储器设备100的操作。例如，控制逻辑160可以生成控制信号，使得存储器设备100执行写入操作或读取操作。控制逻辑160可以包括用于解码从存储器控制器接收到的命令cmd的命令解码器161和用于设置存储器设备100的操作模式的模式寄存器组162。
48.例如，命令解码器161可以通过解码写入使能信号/we、行地址选通信号/ras、列地址选通信号/cas和芯片选择信号/cs来生成与命令cmd相对应的操作控制信号act、pch、we
和rd。控制逻辑160可以向定时控制电路164提供操作控制信号act、pch、we和rd。控制信号act、pch、wr和rd可以包括主动(active)信号act、预充电信号pch、写入信号wr和读取信号rd。定时控制电路164可以响应于操作控制信号act、pch、wr和rd来生成用于控制字线wl的电压电平的第一控制信号ctl1和用于控制位线bl的电压电平的第二控制信号ctl2，并且可以向存储器单元阵列110提供第一控制信号ctl1和第二控制信号ctl2。
49.修复控制电路166可以生成修复控制信号crp和srp，修复控制信号crp和srp基于行地址row_addr、列地址col_addr和地址addr(或访问地址)的字线的熔丝(fuse)信息来分别控制存储体中的至少一个的第一单元区域和第二单元区域的修复操作。修复控制电路166可以向相应的存储体行解码器提供冗余行地址，向相应的存储体列解码器提供列修复信号crp，并且向与相应的冗余阵列块相关的块控制电路提供选择信号和使能信号sra。
50.此外，在存储在模式寄存器组162中的hppr模式中，修复控制电路166可以响应于地址addr生成hppr字线激活信号。此外，在存储在模式寄存器组162中的sppr模式中，修复控制电路166可以响应于地址addr生成sppr字线激活信号sppr_wl_en。此外，在存储在模式寄存器组162中的sppr_off模式中，修复控制电路166可以关断sppr逻辑并生成正常字线激活信号以访问先前的数据。根据示例实施例，修复控制电路166可以基于地址addr和熔丝信息来改变修复单元。例如，修复控制电路166可以基于地址addr和熔丝信息来改变修复地址位的类型和数量。
51.输入/输出门电路170的输入/输出门电路中的每一个可以包括输入数据屏蔽逻辑、用于存储从第一存储体111至第八存储体118输出的数据的读取数据锁存器、用于将数据写入第一存储体111至第八存储体118的写入驱动器，以及用于选通输入/输出数据的电路。
52.要在第一存储体111至第八存储体118之一中读取的码字可以由与一个存储体相对应的感测放大器感测，并被存储在读取数据锁存器中。在纠错电路180执行ecc解码之后，存储在读取数据锁存器中的码字cw可以通过数据输入/输出缓冲器182被提供给存储器控制器。待写入第一存储体111至第八存储体118之一的数据dq可以在纠错电路180执行ecc编码之后、通过写入驱动器被写入一个存储体。
53.数据输入/输出缓冲器182可以基于在写入操作中从存储器控制器提供的时钟信号clk，向纠错电路180提供数据dq，并且在读取操作中向存储器控制器提供从纠错电路180提供的数据dq。
54.纠错电路180可以基于在写入操作中从数据输入/输出缓冲器182提供的数据dq的数据位来生成奇偶校验位，并且向输入/输出门电路170提供包括数据dq和奇偶校验位的码字cw，并且输入/输出门电路170可以将码字cw写入存储体。
55.此外，纠错电路180可以从输入/输出门电路170接收在读取操作中从一个存储体读取的码字cw。纠错电路180可以通过使用包括在读取码字cw中的奇偶校验位对数据dq执行ecc解码来纠正包括在数据dq中的至少一个错误位，从而将纠正的错误位提供给数据输入/输出缓冲器182。
56.pbt电路190可以被实现为对从测试器200(参见图1)和存储体中的每一个接收到的测试数据tdata执行并行测试操作，当纠错可能时，执行修复操作，并根据结果输出结果值。
57.此外，响应于测试通过信号pbtpass，pbt电路190可以被实现为通过存储体，而不管相应的存储体的测试操作的结果如何。根据另一示例实施例，测试通过信号pbtpass可以在并行位测试操作时从模式寄存器组162输出。
58.即使提供了不可修复的存储体，根据示例实施例的存储器设备100仍然可以使用修复控制电路166、响应于测试通过信号pbtpass来屏蔽这种存储体的输出端子。因此，根据本示例实施例的存储器设备100可以通过控制每个存储体的输出端子来使故障芯片(failure chip)可操作为好的芯片。
59.图3是概念性示出根据示例实施例的存储器设备100的测试操作的图。参考图3，数据输入端子可以在正常模式和测试模式之一中选择输入数据di。输入数据di可以被发送到、存储在和输出到多个存储体。
60.pbt电路190可以被实现为比较多个存储体的输出，并且使用与该结果相对应的比较输出信号和测试通过信号pbtpass来输出结果值。
61.数据输出终端子可以选择正常模式或测试模式，并向外部输出数据dq或根据所选模式输出测试操作的结果值。
62.根据示例实施例，操作模式可以包括向每个存储体写入数据或从每个存储体读取数据的正常模式，以及多个存储体同时被写入和读取的并行测试模式。在正常模式下，为了以与通用存储器的操作相同的方式访问单元，可以通过组合行地址和列地址来选择一个存储体的一条字线和与输入/输出位的数量相对应的位线。如上所述选择的存储器单元的数据可以被写入或读取。
63.在测试模式下，相同的数据可以被写入多个存储体。在用于测试的读取操作期间，每个存储体的数据可以由pbt电路190通过感测放大器接收。当每个存储体的数据b1、b2、b3或b4全部为“低”或全部为“高”时，pbt电路190可以输出与正常相对应的结果值作为测试操作的结果。此外，即使每个存储体的数据b1、b2、b3或b4不全是“低”或全是“高”，响应于测试通过信号pbtpass，即使特定存储体的结果是失败，pbt电路190也可以输出与正常相对应的结果值。
64.同时，应当理解，尽管图3中所示的存储体的数量是4，但是存储体的数量可以变化。
65.图4是示出pbt电路190的示例实施例的图示例。
66.参考图4，pbt电路190可以包括第一并行测试电路191至第四并行测试电路194和逻辑电路195。这里，第一并行测试电路191至第四并行测试电路194可以分别被称为pbt1至pbt4。
67.第一并行测试电路191至第四并行测试电路194可以包括相应的第一比较器cmp1至第四比较器cmp4，第一比较器cmp1至第四比较器cmp4可以被实现为比较被输入到测试器200(参见图1)的测试数据和从相应的存储体读取的数据，并且使用测试通过信号pbtpass和比较结果输出存储体的相应测试结果b1_pass至b4_pass。
68.(第一并行测试电路191的)第一比较器cmp1可以被实现为接收数据位fdo1、测试位wdi1、演进的pbt信号epbt、测试忽略(或无关(don’t care))信号iepbt 1/0以及测试通过信号pbtpass，并输出第一存储体测试结果信号b1_pass。可以从第一输入/输出感测放大器电路iosa1接收数据位fdo1。第一输入/输出感测放大器电路iosa1可以接收并行位测试
信号pbt，并感测来自第一存储体bank1的数据位fdo1。可以从测试器200接收测试位wdi1，并且接收到的测试位wdi1可以在内部锁存器中被缓冲。可以从模式寄存器组mrs(图2中的162)接收并行位测试信号pbt、演进的pbt信号epbt、测试忽略信号iepbt 1/0和测试通过信号pbtpass。
69.相应的第二并行测试电路192至第四并行测试电路194的第二比较器cmp2至第四比较器cmp4中的每一个可以以与第一并行测试电路191的第一比较器cmp1相同的方式实现。图4中示出的比较器cmp1至cmp4的数量是4，但是该数量可以变化。
70.逻辑电路195可以被实现为接收各个比较器cmp1至cmp4的输出信号b1_pass、b2_pass、b3_pass和b4_pass，并输出pbt测试操作的结果值pbt_rslt。例如，逻辑电路195可以包括执行or操作的or门电路。应当理解，尽管图4中所示的逻辑电路195被示为or门电路，但是根据本示例实施例的逻辑电路可以包括，例如执行xor操作的xor门电路。
71.图5是示出用于执行并行位测试操作的通用比较器cmp的图示例。
72.参考图5，比较器cmp可以包括pmos晶体管pm1至pm4、nmos晶体管nm1至nm4、反相器inv1至inv3、nand门电路nand1和nand2以及nor门电路nor1。
73.第一pmos晶体管pm1可以连接在电源端子vdd和第一节点n1之间，并且可以具有连接到第一输入端子fdox的栅极。第一输入端子fdox可以通过相应的感测放大器接收连接到存储器单元的数据。
74.第二pmos晶体管pm2可以连接在电源端子vdd和第一节点n1之间，并且可以具有连接到第二输入端子cin1的栅极。第二输入端子cin1可以连接到第一nand门电路nand1的输出端子。第一nand门电路nand1可以被实现为对第一测试忽略信号iepbt_d0和nor门电路nor1的输出信号执行第一nand操作。nor门电路nor1可以被实现为对从测试器200(参见图1)接收到的测试数据wdix和第二反相器inv2的输出信号执行第一nor操作。第二反相器inv2可以被实现为对演进的pbt信号epbt反相。
75.第三pmos晶体管pm3可以连接在第一节点n1和第二节点n2之间，并且可以具有连接到第一反相器inv1的输出端子的栅极。第一反相器inv1可以被实现为对第一输入端子fdox的数据反相。
76.第四pmos晶体管pm4可以连接在第一节点n1和第二节点n2之间，并且可以具有连接到第二反相输入端子cin2的栅极。反相的第二输入端子cin2可以连接到第二nand门电路nand2的输出端子。第二nand门电路nand2可以被实现为对第二测试忽略信号iepbt_d1和第三反相器inv3的输出信号执行第二nand操作。第三反相器inv3可以被实现为对nor门电路nor1的输出信号反相。第二节点n2可以包括比较器cmp的输出端子dout。
77.第一nmos晶体管nm1可以连接在第二节点n2和第三节点n3之间，并且可以具有连接到第一反相器inv1的输出端子的栅极。
78.第二nmos晶体管nm2可以连接在第二节点n2和第三节点n3之间，并且可以具有连接到第二输入端子cin1的栅极。
79.第三nmos晶体管nm3可以连接在第三节点n3和接地端子gnd之间，并且可以具有连接到第一输入端子fdox的栅极。
80.第四nmos晶体管nm4可以连接在第三节点n3和接地端子gnd之间，并且可以具有连接到第二反相输入端子cin2的栅极。
81.通用比较器可以在对特定数据输入/输出端子的数据进行无关(don’t care)处理或对特定逻辑的数据进行无关(don’t care)处理时，执行测试操作。
82.图6a和图6b是示出通用存储器设备的并行位测试操作的过程的示例图。
83.参考图6a，将假设作为测试和修复操作的结果，第三存储体bank3和第十二存储体bank12是不可修复的。如图6b所示，由于当对每个存储体执行并行测试操作时，在对第三存储体bank3的测试操作中确认了不可修复性，所以存储器设备将被立即处理为故障芯片。
84.当任何不可修复的存储体出现时，通用存储器设备被作为故障芯片处理。如图6a和图6b所示，在驱动具有14个不坏的存储体(存储体1、存储体2、存储体4至存储体11以及存储体13至存储体16)的存储器设备时没有问题，但是相应的存储器设备仍然被处理为故障或坏的。相反，根据示例实施例的存储器设备可以被实现为在并行位测试操作中通过坏的存储体。
85.图7是示出根据示例实施例的并行测试电路中的比较器的图示例。
86.参考图7，与图5所示的比较器cmp相比，根据本示例实施例的第一并行测试电路191中的比较器cmp1的示例还可以包括第二nor门电路nor2、第三nor门电路nor3、第四反相器inv4和第五反相器inv5。
87.第二nor门电路nor2可以被实现为对第一测试忽略信号iepbt_d0和测试通过信号pbtpass执行nor操作。第二nor门电路nor2的输出端子可以连接到第四反相器inv4的输入端子。第一nand门电路nand1可以被实现为对第四反相器inv4的输出信号和第一nor门电路nor1的输出信号执行第一nand操作。
88.第三nor门电路nor3可以被实现为对第二测试忽略信号iepbt_d1和测试通过信号pbtpass执行nor操作。第三nor门电路nor3的输出端子可以连接到第五反相器inv5的输入端子。第二nand门电路nand2可以被实现为对第三反相器inv3的输出信号和第五反相器inv5的输出信号执行第二nand操作。这里，第三反相器inv3的输入端子可以连接到第一nor门电路nor1的输出端子。
89.根据示例实施例的存储器设备100可以包括：电路，该电路用于当通过施加测试通过信号pbtpass来处理由于实际失败而导致的数据时、将失败确定传递(pass)给epbt电路，该epbt电路用于将从pbt电路190的输出端子读取的数据与写入期望值进行比较并输出该从pbt电路190的输出端子读取的数据；以及iepbt电路，该iepbt电路用于对特定数据执行无关(don’t care)处理并输出该特定数据。对于每个存储体，测试通过信号pbtpass可以与iepbt d0/d1一起被控制。
90.当比较通过输入/输出感测放大器电路iosa从pbt路径输出的值fdox和测试期望值wdix时，如果测试通过信号pbtpass的相位为“高”，则相应的数据的通过/失败确定可以被处理为无关(don’t care)。
91.根据示例实施例，测试通过信号pbtpass可以被施加到每个存储体。因此，当执行特定存储体(例如g0_a)的数据无关(don’t care)时，可以通过施加相应的存储体(例如g0_a)的测试存储体信号pbtpass来通过数据处理结果。
92.根据示例实施例的存储器设备100可以通过控制每个存储体的数据处理结果来屏蔽一些不可修复的区域的数据输出端子。因此，根据示例实施例的存储器设备100可以使故障芯片可操作为通过芯片(pass chip)。作为结果，可以确保测试管芯的参数。例如，当由于
工艺代别转换(process generation conversion)而未确保初始成品率(yield)时，通过施加测试通过信号pbtpass而确保的测试管芯可用于晶片级评估、应力评估、可靠性评估等。此外，测试管芯还可用于对组装后的后端阶段的应力评估和可靠性评估。
93.此外，根据示例实施例的存储器设备可以克服由于缺乏可评估的样本大小而导致的统计限制。作为结果，存储器芯片的开发周期可以被缩短，并且可以提前增加(ramp up)存储器芯片。
94.图8a和图8b是示出根据示例实施例的存储器设备100的并行位测试操作的过程的示例图。
95.如图8a所示，即使第三存储体bank3和第十二存储体bank12是不可修复的，根据示例实施例的存储器设备100也可以完成测试操作，同时在并行位测试操作中将特定存储体bank3和bank12视为无关(don’t care)，并且存储体bank3和bank12可以作为好的芯片被处理。
96.图9是示出根据示例实施例的存储器设备100的测试操作的流程图示例。
97.参考图1至图9，存储器设备100的并行位测试操作可以被执行如下。
98.存储器设备100可以从测试器200(参见图1)接收测试命令、测试数据并且存储无关(don’t care)信息(s110)。存储器设备100可以响应于测试命令、在多个存储体的每一个中执行测试操作(s120)。存储器设备100可以在存储体中的每一个中执行修复操作(s130)。存储器设备100可以基于存储体无关(don’t care)信息将不可修复的存储体处理为通过存储体(s140)。
99.根据示例实施例，可以使用存储体无关(don’t care)信息为多个存储体中的至少一个生成测试通过信号。根据示例实施例，修复操作可以包括在多个存储体中确定不可修复的存储体的操作。根据示例实施例，响应于测试通过信号，不可修复的存储体的输出端子可以被屏蔽。根据示例实施例，修复操作可以在跳过不可修复的存储体的行地址ra之后执行。根据示例实施例，测试通过信号可以被发送到多个存储体中的至少一个存储体组。
100.图10是示出根据本公开中另一示例实施例的存储器设备100的测试操作的流程图示例。
101.参考图1至图10，存储器设备100的测试操作可以被执行如下。
102.存储器设备100可以在测试操作中确定是否存在不可修复的区域(例如，特定存储体)(s210)。存储器设备100可以屏蔽故障区域的输出端子(s220)。此后，存储器设备100可以在跳过故障区域的ra之后执行修复操作(s230)。即使存在故障区域，存储器设备100也可以执行通过处理(s240)。
103.图11a和图11b是示出使用测试通过信号pbtpass的示例的图。
104.如图11a和图11b所示，测试通过信号pbtpass适用于第一存储体组g0a、g0b、g0c和g0d。
105.图11a所示的iepbt电路可以通过使用第一测试忽略信号tmrs_iepbt_d0和测试通过信号tmrsf_pbtpass_g0a、tmrsf_pbtpass_g0b、tmrsf_pbtpass_g0c和tmrsf_pbtpass_g0d来对特定数据执行无关(don’t care)处理。
106.图11b所示的iepbt电路可以通过使用pbt信号trms_iepbt和测试通过信号tmrsf_pbtpass_g0a、tmrsf_pbtpass_g0b、tmrsf_pbtpass_g0c和tmrsf_pbtpass_g0d来执行无关
(don’t care)处理。
107.如下所述，根据示例实施例的存储器设备可以以堆叠类型实现。
108.图12是示出根据示例实施例的存储器芯片的图示例。
109.参考图12，存储器芯片1000可以包括在基底上以垂直方向堆叠的第一存储器管芯1100至第三存储器管芯1300和硅通孔(through silicon vias，tsvs)。堆叠的存储器管芯的数量可以不同于图12所示的数量。在示例实施例中，第一存储器管芯1100和第二存储器管芯1200可以是从管芯，并且第三存储器管芯1300可以是主管芯或缓冲管芯。
110.第一存储器管芯1100可以包括第一存储器单元阵列1110和用于访问第一存储器单元阵列1110的第一硅通孔区域1120。第二存储器管芯1200可以包括第二存储器单元阵列1210和用于访问第二存储器单元阵列1210的第二硅通孔区域1220。
111.第一硅通孔区域1120可以是其中用于第一存储器管芯1100和第三存储器管芯1300之间的通信的硅通孔被设置在第一存储器管芯1100中的区域。类似地，第二硅通孔区域1220可以是其中用于第二存储器管芯1200和第三存储器管芯1300之间的通信的硅通孔被设置在第二存储器管芯1200中的区域。硅通孔可以在第一存储器管芯1100至第三存储器管芯1300之间提供电路径。
112.第一存储器管芯1100至第三存储器管芯1300可以通过硅通孔彼此电连接。在示例实施例中，硅通孔的数量可以是数百至数千个，并且硅通孔可以以矩阵布置被设置。
113.第三存储器管芯1300可以包括第一外围电路1310和第二外围电路1320。第一外围电路1310可以包括用于访问第一存储器管芯1100的电路，并且第二外围电路1320可以包括用于访问第二存储器管芯1200的电路。根据示例实施例，第一外围电路1310和第二外围电路1320中的每一个可以通过图1至图11中描述的用于执行并行位测试操作的方法和设备来实现。
114.如下所述，根据示例实施例的存储器设备可以被应用于计算系统。
115.图13是示出根据示例实施例的计算系统2000的图示例。
116.参考图13，计算系统2000可以包括至少一个易失性存储器模块(诸如，dimm(s))2100、至少一个非易失性存储器模块(诸如，nvdimm(s))2200和至少一个中央处理单元(诸如，处理器)2300。
117.计算系统2000可以用作计算机、便携式计算机、超移动pc(ultra mobile pc，umpc)、工作站、数据服务器、上网本、个人数字助理(pda)、平板计算机、无线电话、移动电话、智能手机、电子书、便携式多媒体播放器(pmp)、数字相机、数字音频录音机/播放器、数字相机/数字录像机/播放器、便携式游戏机、导航系统、机顶盒、可穿戴设备、3d电视，在无线环境中接收和发送信息的设备、配置家庭网络的各种电子设备中的任何一种、配置计算机网络的各种电子设备中的任何一种、配置远程信息处理(telematics)网络的各种电子设备中的任何一种、射频识别(rfid)或配置计算系统的各种电子设备中的任何一种。
118.至少一个非易失性存储器模块2200可以包括至少一个非易失性存储器。根据示例实施例，至少一个非易失性存储器可以包括nand闪存、垂直nand闪存(vnand)、nor闪存、电阻式随机访问存储器(rram)、相变存储器(pram)、磁阻随机访问存储器(mram)、铁电随机访问存储器(ferroelectric random access memory，fram)、自旋转移矩随机访问存储器(spin transfer torque random access memory，stt
‑
ram)、晶闸管随机访问存储器
(thyristor random access memory，tram)等。
119.根据示例实施例，存储器模块2100和2200中的至少一个可以被实现为执行图1至图11中所描述的并行位测试操作。
120.根据示例实施例，存储器模块2100和2200可以根据ddrx(x是1或更大的整数)接口连接到处理器2300。
121.至少一个处理器2300可以被实现为控制易失性存储器模块2100和非易失性存储器模块2200。根据示例实施例，处理器2300可以包括通用微处理器、多核处理器、数字信号处理器(dsp)、专用集成电路(asic)或其组合。
122.如下所述，根据示例实施例的存储器设备可以被应用于汽车系统。
123.图14是示出根据示例实施例的汽车系统3000的图示例。
124.参考图14，汽车系统3000可以包括电子控制单元(ecu)3100、存储器设备3200、动态范围传感器(dvs)3300、显示器3400和通信处理器3500。
125.电子控制单元(ecu)3100可以被实现为控制整体操作。ecu 3100可以处理从dvs 3300接收到的图像数据。ecu 3100可以包括神经处理单元(npu)。npu可以通过将从dvs 3300接收到的图像与学习模型进行比较来快速地导出用于驾驶的最佳图像。
126.存储器设备3200可以被实现为存储npu的操作相关的学习模型。存储器设备3200可以包括易失性或非易失性存储器设备。例如，存储器设备3200可以是dram或pram。存储器设备3200可以在如图1至图11所述的并行位测试模式下操作。
127.动态范围传感器(dvs)3300可以被实现为感测车辆外部的环境。dvs3300可以响应光的相对强度的变化而输出事件信号。dvs 3300可以包括具有多个dvs像素的像素阵列和地址事件处理器。
128.显示器3400可以被实现为显示由ecu 3100处理的图像或由通信处理器3500发送的图像。
129.通信处理器3500可以被实现为将处理的图像发送到外部设备(例如外部车辆)，或者从外部车辆接收图像。通信处理器3500可以被实现为执行与外部设备的有线或无线通信。
130.如下所述，根据示例实施例的存储器设备可以被应用于移动设备。
131.图15是示出根据示例实施例的移动设备4000的图示例。
132.参考图15，移动设备4000可以包括应用处理器4100、至少一个dram4200、至少一个存储设备4300、至少一个传感器4400、显示设备4500、音频设备4600、网络处理器4700和至少一个输入/输出设备4800。例如，移动设备4000可以被实现为膝上型计算机、移动电话、智能手机、平板个人计算机(pc)或可穿戴计算机。
133.应用处理器4100可以被实现为控制移动设备4000的整体操作。应用处理器4100可以执行提供互联网浏览器、游戏和视频的应用。根据示例实施例，应用处理器4100可以包括单核或多核。例如，应用处理器4100可以包括多核，诸如双核、四核和六核。根据示例实施例，应用处理器4100还可以包括位于内部或外部的高速缓存存储器。
134.应用处理器4100可以包括控制器4110、神经处理单元(npu，诸如，人工智能处理器)4120和接口4130。根据示例实施例，可以可选地提供npu。
135.根据示例实施例，应用处理器4100可以被实现为片上系统(soc)。在片上系统
(soc)上运行的操作系统的内核可以包括i/o调度器和用于控制存储设备4300的设备驱动器。设备驱动器可以通过参考由输入/输出调度器管理的同步队列的数量来控制对存储设备4300的访问性能，或者控制soc中的cpu模式和dvfs级别。
136.dram 4200可以连接到控制器4110。dram 4200可以存储对于应用处理器4100的操作所必需的数据。例如，dram 4200可以临时存储操作系统(os)和应用数据，或者可以用作各种软件代码的执行空间。
137.dram 4200可以根据应用处理器4100的请求执行sppr关闭操作。dram 4200可以连接到npu 4120。dram 4200可以存储与人工智能操作相关的数据。
138.与i/o设备或闪存相比，dram 4200可以具有相对较低的延迟和较高的带宽(bw)。dram 4200可以在移动设备通电(mobile power
‑
on)时初始化，并且可以加载os和应用数据，并且可以用作os和应用数据的临时存储位置，或者可以用作各种软件代码的执行空间。移动系统可以执行多任务操作以同时加载多个应用，并且应用之间的切换和执行速度可以用作移动系统的性能指标。
139.此外，dram 4200可以包括执行测试操作以通过如图1至图11所述的不可修复的存储体的pbt电路。
140.存储设备4300可以连接到接口4130。根据示例实施例，接口4130可以通过ddr、ddr2、ddr3、ddr4、低功率ddr(lpddr)、通用串行总线(usb)、多媒体卡(mmc)、嵌入式mmc、外围组件互连(pci)、非易失性存储器高速(non
‑
volatile memory express，nvme)、外围组件互连高速(peripheral component interconnect express，pcie)、串行高级技术附接(serial advanced technology attachment，sata)、小型计算机系统接口(scsi)、串行附接scsi(sas)、通用存储总线(universal storage bus，usb)附接scsi(uas)、互联网小型计算机系统接口(iscsi)、以太光纤通道(fiber channel over ethernet，fcoe)中的任何一种通信协议来操作。根据示例实施例，任何一个存储设备4300可以以嵌入式形式包括在移动设备4000中。根据另一示例实施例，任何一个存储设备4300可以以可拆卸的方式包括在移动设备4000中。
141.存储设备4300可以被实现为存储用户数据。例如，存储设备4300可以存储从传感器4400收集到的数据或者存储数据网络数据、增强现实(ar)/虚拟现实(vr)数据和高清晰度(hd)4k内容。存储设备4300可以包括至少一个非易失性存储设备。例如，存储设备4300可以包括固态驱动器(ssd)、嵌入式多媒体卡(emmc)等。
142.根据示例实施例，存储设备4300可以被实现为应用处理器4100的独立芯片，或者可以被实现为具有应用处理器4100的单个封装。
143.根据示例实施例，存储设备4300可以使用各种类型的封装来安装。例如，存储设备4300可以使用诸如封装上封装(package on package，pop)、球栅阵列(ball grid array，bga)、芯片级封装(chip scale package，csp)、塑料含引线芯片载体(plastic leaded chip carrier，plcc)、塑料双列直插式封装(plastic dual in
‑
line package，pdip)、窝夫尔组件的管芯(die in waffle pack)、晶片形式的管芯、板上芯片(chip on board，cob)、陶瓷双列直插式封装(ceramic dual in
‑
line package，cerdip)、塑料公制四方扁平组件(metric quad flat pack，mqfp)、薄型四方扁平组件(thin quad flat pack，tqfp)、小外形(small outline，soic)、缩小型小外形封装(shrink small outline package，ssop)、薄
型小外形(thin small outline，tsop)、封装中系统(system in package，sip)、多芯片封装(multi chip package，mcp)、晶片级制造封装(wafer
‑
level fabricated package，wfp)以及晶片级处理堆叠封装(wafer
‑
level processed stack package，wsp)来安装。
144.传感器4400可以被实现为感测移动设备4000的外部环境。根据示例实施例，传感器4400可以包括感测图像的图像传感器。传感器4400可以将生成的图像信息发送到应用处理器4100。根据另一示例实施例，传感器4400可以包括感测生物测定信息的生物传感器。例如，传感器4400可以感测指纹、虹膜图案、血管图案、心率、血糖等，并生成与所感测的信息相对应的感测数据。应当理解，传感器4400可以包括任何合适的传感器，诸如照度传感器、声学传感器和加速度传感器。
145.显示设备4500可以被实现为输出数据。例如，显示设备4500可以输出使用传感器4400感测到的图像数据，或者输出使用应用处理器4100计算出的数据。
146.音频设备4600可以被实现为向外部输出语音数据或感测外部语音。
147.网络处理器4700可以被实现为通过有线或无线通信方法与外部设备连接通信。
148.输入/输出设备4800可以被实现为向移动设备4000输入数据或者输出来自移动设备4000的数据。输入/输出设备4800可以包括提供数字输入和输出功能的设备，诸如usb或存储、数字相机、sd卡、触摸屏、dvd、调制解调器和网络适配器。
149.如下所述，根据示例实施例的存储器设备可以被应用于各种类型的计算系统(例如，cpu/gpu/npu平台)。
150.图16是示出根据示例实施例的计算系统5000的图示例。
151.参考图16，计算系统可以包括连接到系统总线5001的中央处理单元(cpu)5110、图形处理单元(gpu)5120或神经处理单元(npu)(或专用处理单元)、连接到系统总线5001的存储器设备5210或存储设备5220、以及连接到扩展总线5002的输入/输出设备5310、调制解调器5320、网络设备5330或存储设备5340。扩展总线5002可以通过扩展总线接口5003连接到系统总线5001。
152.根据示例实施例，cpu 5110、gpu 5120中的每一个可以包括片上高速缓存5111、5121。
153.根据示例实施例，cpu 5110可以包括片外高速缓存5112。尽管在图16中未示出，但是gpu 5120还可以包括片外高速缓存。根据示例实施例，片外高速缓存5112可以通过不同的总线内部地连接到cpu 5110、gpu 5120。
154.根据示例实施例，片上/片外高速缓存可以包括易失性存储器，诸如动态随机访问存储器(dram)或静态随机访问存储器(sram)，或者非易失性存储器，诸如nand闪存、相位随机访问存储器(pram)或电阻式随机访问存储器(rram)。
155.根据示例实施例，主存储器5114、5124可以通过相应的存储器控制器5113、5123连接到cpu 5110、gpu 5120。根据示例实施例，存储器5116、5126可以通过桥5115、5125连接到cpu 5110、gpu 5120。桥5115、5125可以包括控制相应的存储器5116、5126的存储器控制器。根据示例实施例，桥5115、5125中的每一个可以被实现为网络设备、无线网络设备、交换机、总线、云或光信道。
156.根据示例实施例，存储器5124和5126可以包括gpu存储器。gpu存储器可以保存可以与gpu交互的命令和数据。可以从主存储器或存储器复制命令和数据。gpu存储器可以存
储图像数据，并且可以具有比存储器更大的带宽。gpu存储器可以将时钟与cpu分开。gpu可以从gpu存储器读取图像数据，处理图像数据，然后将图像数据写入gpu存储器。gpu存储器可以被配置为加速图形处理。
157.根据示例实施例，存储器5124和5126可以包括npu存储器。npu存储器可以保存可能与npu交互的命令和数据。可以从主存储器或存储器复制命令和数据。npu存储器可以保存神经网络的权重数据。npu存储器可以具有比存储器更大的带宽。npu存储器可以将时钟与cpu分开。npu可以在训练期间从npu存储器中读取权重数据并更新权重数据，然后将权重数据写入npu存储器。npu存储器可以被配置为加速机器学习，诸如神经网络训练和推理。
158.根据示例实施例，主存储器5114、5116、5124、5126中的每一个可以被实现为执行图1至图11中所描述的测试操作的存储器芯片。
159.根据示例实施例，主存储器可以包括易失性存储器，诸如dram和sram，或者非易失性存储器，诸如nand闪存、pram和rram。主存储器可以具有比二级存储器5210和5220更低的等待时间和更低的容量。
160.cpu 5110、gpu 5120可以通过系统总线5001访问二级存储器5210和5220。存储器设备5210可以由存储器控制器5211控制。存储器控制器5211可以连接到系统总线5001。存储设备5220可以由存储控制器5221控制。存储控制器5221可以连接到系统总线5001。
161.存储设备5220可以被实现为存储数据。存储控制器5221可以被实现为从存储设备5220读取数据并将读取的数据发送到主机。存储控制器5221可以被实现为响应于来自主机的请求，将发送的数据存储在存储设备5220中。存储设备5220和存储控制器5221中的每一个可以包括存储元数据、读取高速缓存以存储频繁访问的数据或者存储高速缓存以提高写入效率的缓冲器。例如，写入缓存可以接收和处理特定数量的写入请求。
162.存储设备5220可以包括易失性存储器，诸如硬盘驱动器(hdd)和非易失性存储器，诸如nvram、ssd、scm和新的存储器。
163.如下所述，根据示例实施例的存储器设备可以被应用于数据服务器系统。
164.图17是示出根据示例实施例的应用了存储器设备的数据中心的图示例。
165.参考图17，数据中心7000是收集各种数据并提供服务的设施，并且可以被称为数据存储中心。数据中心7000可以是用于操作搜索引擎和数据库的系统，或者可以是由诸如存储体或政府机构的公司使用的计算系统。数据中心7000可以包括应用服务器7100至7100n以及存储服务器7200至7200m。根据示例实施例，应用服务器7100至7100n的数量和存储服务器7200至7200m的数量可以被不同地选择，并且可以彼此不同。
166.应用服务器7100或存储服务器7200可以包括处理器7110和7210以及存储器7120和7220中的至少一个。以存储服务器7200为例，处理器7210可以控制存储服务器7200的整体操作，并且可以访问存储器7220并执行在存储器7220中加载的指令和/或数据。存储器7220可以是双数据速率同步dram(double data rate synchronous dram，ddr sdram)、高带宽存储器(hbm)、混合存储器立方体(hybrid memory cube，hmc)、双列直插式存储模块(dimm)、optane dimm，或非易失性dimm(nvmdimm)。根据示例实施例，包括在存储服务器7200中的处理器7210的数量和存储器7220的数量可以被不同地选择。在示例实施例中，处理器7210和存储器7220可以提供处理器
‑
存储器对。在示例实施例中，处理器7210和存储器7220的数量可以不同。处理器7210可以包括单核处理器或多核处理器。对存储服务器7200
的描述可以被类似地应用于应用服务器7100。根据示例实施例，应用服务器7100可以不包括存储设备7150。存储服务器7200可以包括一个或多个存储设备7250。根据示例实施例，包括在存储服务器7200中的存储设备7250的数量可以被不同地选择。
167.应用服务器7100至7100n和存储服务器7200至7200m可以通过网络7300彼此通信。网络7300可以使用光纤通道(fibre channel，fc)或以太网来实现。此时，fc可以是用于相对高速数据传输的介质，并且可以使用提供高性能/高可用性的光交换。取决于对网络7300的访问方法，存储服务器7200至7200m可以被提供为文件存储、块存储或对象存储。
168.在示例实施例中，网络7300可以是仅存储网络，诸如存储区域网络(storage area network，san)。例如，san可以是使用fc网络并根据fc协议(fc protocol，fcp)实现的fc
‑
san。作为另一示例，san可以是使用tcp/ip网络并根据iscsi(scsi over tcp/ip or internet scsi)协议实现的ip
‑
san。在另一示例实施例中，网络7300可以是通用网络，诸如tcp/ip网络。例如，网络7300可以根据诸如以太网fc(fcoe)、网络附接存储(network attached storage，nas)、光纤nvme(nvme over fabrics，nvme
‑
of)的协议来实现。
169.在下文中，将主要描述应用服务器7100和存储服务器7200。对应用服务器7100的描述可被应用于另一应用服务器7100n，并且对存储服务器7200的描述可被应用于另一存储服务器7200m。
170.应用服务器7100可以通过网络7300存储用户或客户端请求存储在存储服务器7200至7200m之一中的数据。此外，应用服务器7100可以通过网络7300从存储服务器7200至7200m之一获取用户或客户端请求读取的数据。例如，应用服务器7100可以被实现为web服务器或数据库管理系统(database management system，dbms)。
171.应用服务器7100可以通过网络7300访问包括在另一应用服务器7100n中的存储器7120n或存储设备7150n，或者可以通过网络7300访问包括在存储服务器7200至7200m中的存储器7220至7220m或存储设备7250至7250m。因此，应用服务器7100可以对存储在应用服务器7100至7100n和/或存储服务器7200至7200m中的数据执行各种操作。例如，应用服务器7100可以执行用于在应用服务器7100至7100n和/或存储服务器7200至7200m之间移动或复制数据的指令。此时，数据可以通过存储服务器7200至7200m的存储器7220至7220m或者直接从存储服务器7200至7200m的存储设备7250至7250m被移动到应用服务器7100至7100n的存储器7120至7120n。出于安全或隐私的原因，通过网络7300移动的数据可以是加密数据。
172.以存储服务器7200为例，接口7254可以提供处理器7210和控制器7251之间的物理连接，以及nic 7240和控制器7251之间的物理连接。例如，接口7254可以通过直接连接存储设备7250和专用电缆的直接附接存储(direct attached storage，das)方法来实现。此外，例如，接口7254可以通过各种接口方法来实现，诸如高级技术附接(advanced technology attachment，ata)、串行ata(serial ata，sata)、外部sata(external sata，e
‑
sata)、小型计算机小型接口(scsi)、串行附接scsi(serial attached scsi，sas)、外围组件互连(pci)、pci express(pci express，pcie)、nvm express(nvm express，nvme)、ieee 1394、通用串行总线(usb)、安全数字(secure digital，sd)、多媒体卡(mmc)、嵌入式多媒体卡(emmc)、通用闪存(universal flash storage，ufs)、嵌入式通用闪存(embedded universal flash storage，eufs)以及紧致闪存(compact flash，cf)卡接口。
173.存储服务器7200还可以包括交换机7230和nic 7240。交换机7230可以在处理器
7210的控制下选择性地连接处理器7210和存储设备7250，或者选择性地连接nic 7240和存储设备7250。
174.在示例实施例中，nic 7240可以包括网络接口卡、网络适配器等。nic7240可以通过有线接口、无线接口、蓝牙接口、光接口等连接到网络7300。nic 7240可以包括内部存储器、dsp、主机总线接口等，并且可以通过主机总线接口连接到处理器7210和/或交换机7230。主机总线接口可以被实现为上述接口7254的示例之一。在示例实施例中，nic 7240可以与处理器7210、交换机7230和存储设备7250中的至少一个集成。
175.在存储服务器7200至7200m或应用服务器7100至7100n中，处理器可以通过向存储设备7150至7150n和7250至7250m或存储器7120至7120n和7220至7220m发送命令来对数据编程或读取数据。此时，数据可以是通过纠错码(error correction code，ecc)引擎纠错的数据。该数据是数据总线反转(data bus inversion，dbi)或经数据屏蔽(data masking，dm)处理的数据，并且可以包括循环冗余码(crc)信息。出于安全或隐私的原因，数据可以是加密数据。
176.存储设备7150至7150n和7250至7250m可以响应于从处理器接收到的读取命令，向nand闪存设备7252至7252m发送控制信号和命令/地址信号。因此，当从nand闪存设备7252至7252m读取数据时，读取使能(read enable，re)信号作为数据输出控制信号被输入，并且可以用于将数据输出到dq总线。数据选通(data strobe，dqs)可以使用re信号来生成。命令和地址信号可以根据写入使能(writing enable，we)信号的上升沿或下降沿被锁存在页面缓冲器中。
177.控制器7251可以控制存储设备7250的整体操作。在示例实施例中，控制器7251可以包括静态随机访问存储器(sram)。控制器7251可以响应于写入命令将数据写入nand闪存7252，或者可以响应于读取命令从nand闪存7252读取数据。例如，写入命令和/或读取命令可以从存储服务器7200中的处理器7210、另一存储服务器7200m中的处理器7210m或者应用服务器7100和7100n中的处理器7110和7110n提供。dram 7253可以临时存储(缓冲)要写入nand闪存7252的数据或从nand闪存7252读取的数据。此外，dram 7253可以存储元数据。元数据可以是用户数据或由控制器7251生成以管理nand闪存7252的数据。存储设备7250可以包括用于安全或隐私的安全元件(secure element，se)。
178.根据示例实施例的存储器芯片可以包括：电路，该电路用于当通过施加pbt通过信号来处理由于实际失败而导致的数据时、将失败确定传递(pass)给epbt电路，该epbt电路用于将从pbt电路的输出端子读取的数据与写入期望值进行比较并输出该从pbt电路190的输出端子读取的数据；以及iepbt电路，该iepbt电路用于对特定数据执行无关(don’t care)处理并输出该特定数据。在示例实施例中，对于每个存储体，pbt通过信号可以与iepbt d0/d1一起被控制。
179.如果当将从通过io s/a输出的pbt路径输出的值(fdox)与期望值(wdix)进行比较时、pbt通过信号的相位为“高”，则根据示例实施例的存储器芯片可以对数据的通过/失败确定执行无关(don’t care)处理。
180.在根据示例实施例的存储器芯片中，pbt通过适用于每个存储体，并且当执行特定存储体(例如g0_a)的数据无关(don’t care)时，可以通过应用相应的存储体(例如g0_a)的pbt通过信号来通过数据处理结果。
181.根据示例实施例的存储器芯片可以控制每个存储体的数据处理结果，以屏蔽一些不可修复的区域的数据输出端子，这使得故障芯片可作为通过芯片操作，从而确保测试管芯的参数。
182.此外，当由于工艺代别转换而未确保初始成品率时，通过施加pbt通过信号而确保的测试管芯可用于晶片级评估、应力评估、可靠性评估等，并且还可用于对组装后的后端阶段的应力评估和可靠性评估。
183.根据示例实施例的存储器芯片可以克服由于缺乏可评估的样本大小而导致的统计限制，并且作为结果，存储器芯片的开发周期可以缩短，并且可以提前增加存储器芯片。
184.如上所述，根据示例实施例，存储器设备及其测试方法可以通过控制每个存储体的数据处理结果来屏蔽一些不可修复的区域的数据输出端子。
185.根据示例实施例，存储器设备及其测试方法可以使故障或坏的芯片可操作为通过芯片。
186.根据示例实施例，存储器设备及其测试方法可以确保测试管芯的参数。
187.根据示例实施例，存储器设备及其测试方法可用于对组装后的后端阶段的应力评估和可靠性评估。
188.如上所述，根据示例实施例的存储器设备可以包括测试电路(例如，pbt电路)，该测试电路控制对每个存储体的输出端子的屏蔽。例如，存储器设备可以使用修复逻辑来屏蔽不可修复的存储体的输出端子。因此，存储器设备可以将产品作为正常芯片来操作，该正常芯片可以通过仅正常地输出可修复的存储体来驱动。存储器设备可以恢复由于产品的初始低成品率/低质量造成的评估量损失，并且通过控制每个存储体的输出端子将故障芯片转换为好的芯片来最大化评估量。作为结果，存储器设备可以克服可靠性评估样本大小的统计限制，并显著缩短开发周期。
189.如上所述，实施例可以提供用于提高成品率的存储器设备及其测试方法。实施例还可以提供用于屏蔽不可修复的存储体的输出端子的存储器设备及其测试方法。
190.本文已经公开了示例实施例，尽管使用了特定的术语，但是这些术语仅在一般和描述性的意义上被使用和解释，而不是为了限制的目的。在一些情况下，对于本领域普通技术人员来说，在提交本技术时显而易见的是，结合特定实施例所描述的特征、特性和/或元素可以被单独使用，或者与结合其他实施例所描述的特征、特性和/或元素结合使用，除非另外特别指出。因此，本领域的技术人员将理解，在不脱离如所附权利要求中阐述的本发明的精神和范围的情况下，可以进行形式和细节上的各种改变。