存储器件及其操作方法与流程

存储器件及其操作方法
[0001]
相关申请的交叉引用
[0002]
本申请要求于2019年7月26日向韩国知识产权局提交的韩国专利申请no.10-2019-0091004的优先权，其公开内容通过引用整体并入本文。
技术领域
[0003]
本文描述的发明构思的实施例涉及存储器件，更具体地涉及一种用于根据与选择的存储单元的邻近来控制未选择的存储单元的非易失性存储器件、以及用于操作该非易失性存储器件的方法。


背景技术：

[0004]
半导体存储器可以包括诸如相变存储器、铁电存储器、磁存储器、电阻存储器和闪存等的非易失性存储器。具体地，在非易失性存储器中，相变存储器通过电流的施加而改变存储单元的电阻值来执行写入操作，并且通过另一电流的施加来执行读取操作。
[0005]
当对选择的存储单元执行读取操作或写入操作时，由于编程电流的泄漏，关断电流可能流入与选择的存储单元邻近的未选择的存储单元。然而，编程电流的泄漏减小了选择的存储单元的感测裕度。


技术实现要素：

[0006]
本发明构思的至少一个实施例提供一种用于根据与选择的存储单元邻近来控制未选择的存储单元的非易失性存储器件，以及一种用于操作该非易失性存储器件的方法。
[0007]
根据本发明构思的示例性实施例，一种存储器件包括：板(bay)，包括多个字线、多个位线、以及与所述多个字线的第一字线和所述多个位线的第一位线连接的存储单元；行解码器，被配置为在与所述存储单元相关联的存取操作中，将所述字线中的与所述第一字线邻近的至少一个字线偏置到第一非选择行电压的电平，并且将所述多个字线中的与所述第一字线不邻近的其余非邻近字线浮置到第二非选择行电压的电平；以及列解码器，被配置为在所述存取操作中，将所述位线中的与所述第一位线邻近的至少一个位线偏置到第一非选择列电压的电平，并且将所述多个位线中的与所述第一位线不邻近的其余非邻近位线浮置到第二非选择列电压的电平。
[0008]
根据本发明构思的示例性实施例，一种存储器件包括：存储单元阵列，包括第一字线至第三字线、第一位线至第三位线、以及与所述第一字线和所述第一位线连接的存储单元，其中，所述第二字线插入在所述第一字线和所述第三字线之间，并且所述第二位线插入在所述第一位线和所述第三位线之间；行驱动器，被配置为输出第一选择行电压、以及第一非选择行电压和第二非选择行电压；列驱动器，被配置为输出第一选择列电压以及第一非选择列电压和第二非选择列电压；行解码器，被配置为在写入操作中将所述第一选择行电压施加到所述第一字线，将所述第二字线偏置到所述第一非选择行电压的电平，并且将所述第三字线浮置到所述第二非选择行电压的电平；列解码器，被配置为在读取操作中将所
述第一选择列电压施加到所述第一位线，将所述第二位线偏置到所述第一非选择列电压的电平，并且将所述第三位线浮置到所述第二非选择列电压的电平；感测放大器，被配置为在所述读取操作中感测所述第一字线的读取电压的电平。
[0009]
根据本发明构思的示例性实施例，一种对存储器件中的与第一字线和第一位线连接的存储单元执行读取操作的方法包括：将所述第一字线预充电到第一选择行电压的电平；将所述第一字线浮置；将所述第一位线预充电到第一选择列电压的电平；将第二位线偏置到第一非选择列电压的电平，并且将第三位线浮置到第二非选择列电压的电平；将所述第一位线浮置；以及感测所述第一字线的读取电压的电平。
附图说明
[0010]
通过参考附图详细描述其示例性实施例，本发明构思将变得显而易见。
[0011]
图1是示出根据本发明构思的示例性实施例的存储器件的框图。
[0012]
图2是示出图1的存储单元阵列的存储单元的电路图。
[0013]
图3是示出包括在图1的存储器件中的存储单元阵列的示例的框图。
[0014]
图4是为了描述根据本发明构思的示例性实施例的存储器件的读取操作而详细示出图1的存储器件的电路图。
[0015]
图5a和图5b是示出施加到图4的电路图中的字线、位线和晶体管的电压的曲线图。
[0016]
图6是为了描述根据本发明构思的示例性实施例的存储器件的写入操作而详细示出图1的存储器件的电路图。
[0017]
图7a和图7b是示出施加到图6的电路图中的字线、位线和晶体管的电压的曲线图。
[0018]
图8是为了描述根据本发明构思的示例性实施例的存储器件的读取操作而详细示出图1的存储器件的电路图。
[0019]
图9示出用于描述图8的电路图中的字线和位线的电压以及流入与字线和位线连接的存储单元的电流的曲线图。
[0020]
图10是示出根据本发明构思的示例性实施例的存储器件的读取操作的方法的流程图。
[0021]
图11是示出包括在图1的存储器件中的存储单元阵列的另一示例的框图。
[0022]
图12示出根据本发明构思的示例性实施例的存储单元阵列的结构的示例。
[0023]
图13是示出根据本发明构思的示例性实施例的存储器件的框图。
[0024]
图14是示出根据本发明构思的示例性实施例的存储器件的框图。
[0025]
图15是示出应用了根据本发明构思的示例性实施例的存储器件的电子设备的框图。
[0026]
图16是示出根据本发明构思的示例性实施例的计算系统的框图。
具体实施方式
[0027]
以下将以本领域普通技术人员可以实现本发明构思的程度来详细且清楚地描述本发明构思的示例性实施例。
[0028]
图1是示出根据本发明构思的示例性实施例的存储器件的框图。存储器件100包括存储单元阵列110、行解码器120(例如，解码器电路)、行驱动器130(例如，驱动器电路)、感
测放大器140、列解码器150(例如，解码器电路)、列驱动器160(例如，驱动器电路)、以及读取/写入控制电路170。
[0029]
存储单元阵列110可以包括第一字线wl1至第三字线wl3以及第一位线bl1至第三位线bl3。第二字线wl2插入在第一字线wl1和第三字线wl3之间，第二位线bl2插入在第一位线bl1和第三位线bl3之间。例如，存储单元阵列110可以是交叉点存储单元阵列。存储单元阵列110可以包括连接在第一字线wl1和第一位线bl1之间的存储单元mc。存储单元mc可以是动态随机存取存储器(dram)单元、静态ram(sram)单元、相变ram(pram)单元、电阻ram(reram)单元、铁电ram(feram)单元、晶闸管ram(tram)单元、或磁性ram(mram)单元，但是本发明构思不限于此。字线wl1至字线wl3的数量和位线bl1至位线bl3的数量仅是示例。例如，可以存在多于或少于三个字线和多于或少于三个位线。
[0030]
行解码器120可以在存储器件100的读取操作或写入操作中将字线电压施加到第一字线wl1至第三字线wl3。行解码器120可以使用施加的字线电压将第一字线wl1至第三字线wl3预充电。可以从行驱动器130输出要施加到第一字线wl1至第三字线wl3的电压，并且行解码器120可以将电压选择性地施加到第一字线wl1至第三字线wl3。行解码器120可以在存储器件100的读取操作或写入操作中将第一字线wl1至第三字线wl3偏置或浮置。行驱动器130可以驱动第一字线wl1至第三字线wl3。行驱动器130可以输出要施加到第一字线wl1至第三字线wl3的电压。行解码器120可以偏置第一字线wl1至第三字线wl3以将其设置为从行驱动器130输出的电压的电平(或电压电平)。行解码器120可以将第一字线wl1至第三字线wl3浮置在从行驱动器130输出的电压的电平。
[0031]
在读取操作中，感测放大器140感测第一字线wl1至第三字线wl3中的另一个的读取电压的电平(或其读取电流的电平)。感测放大器140的感测结果可以指示存储在存储单元阵列110中的数据。例如，感测放大器140可以将读取电压与参考电压进行比较以确定存储单元阵列中的存储单元的状态，并且该状态可以指示数据的值。感测放大器140可以通过行解码器120和行驱动器130选择性地连接到第一字线wl1至第三字线wl3。将对感测放大器140与第一字线wl1至第三字线wl3之间的选择性连接连同图8中所示的行驱动器130的详细组件一起进行完全描述。
[0032]
列解码器150可以在存储器件100的读取操作或写入操作中将位线电压施加到第一位线bl1至第三位线bl3。列解码器150可以利用施加的位线电压将第一位线bl1至第三位线bl3预充电。可以从列驱动器160输出要施加到第一位线bl1至第三位线bl3的电压，并且列解码器150可以将电压选择性地施加到第一位线bl1至第三位线bl3。列解码器150可以在存储器件100的读取操作或写入操作中将第一位线bl1至第三位线bl3偏置或浮置。列驱动器160可以驱动第一位线bl1至第三位线bl3。列驱动器160可以输出要施加到第一位线bl1至第三位线bl3的电压。列解码器150可以将第一位线bl1至第三位线bl3偏置到从列驱动器160输出的电压的电平。列解码器150可以将第一位线bl1至第三位线bl3浮置到从列驱动器160输出的电压的电平。
[0033]
读取/写入控制电路170控制行解码器120、行驱动器130、感测放大器140、列解码器150和列驱动器160。读取/写入控制电路170可以通过行解码器120来控制第一字线wl1至第三字线wl3的偏置或浮置，并且可以通过列解码器150来控制第一位线bl1至第三位线bl3的偏置或浮置。例如，当连接到第一字线wl1和第一位线bl1的存储单元mc是选择的存储单
元(或读取对象单元或写入对象单元)时，读取/写入控制电路170可以允许行解码器120将与第一字线wl1邻近的第二字线wl2(或邻近字线)偏置，可以允许行解码器120将与第一字线wl1不邻近的第三字线wl3(或非邻近字线)浮置，可以允许列解码器150将与第一位线bl1邻近的第二位线bl2(或邻近位线)偏置，并且可以允许列解码器150将与第一位线bl1不邻近的第三位线bl3(或非邻近位线)浮置。
[0034]
读取/写入控制电路170可以允许行解码器120选择性地将第一字线wl1至第三字线wl3偏置或浮置，并且可以允许列解码器150选择性地将第一位线bl1至第三位线bl3偏置或浮置。读取/写入控制电路170可以控制由行驱动器130或列驱动器160输出的电压。读取/写入控制电路170可以允许行解码器120将字线电压选择性地施加到第一字线wl1至第三字线wl3，并且可以允许列解码器150将位线电压选择性地施加到第一位线bl1至第三位线bl3。在读取操作或写入操作中，读取/写入控制电路170可以控制施加到第一字线wl1至第三字线wl3和第一位线bl1至第三位线bl3的电压的电平、施加电压的时间、以及施加电压的顺序。
[0035]
在存储器件100的读取操作中，当连接到第一字线wl1(或选择的字线)和第一位线bl1(或选择的位线)的存储单元mc(或选择的存储单元)是读取对象单元时，读取/写入控制电路170可以允许列解码器150将从列驱动器160输出的选择电压(或选择列电压)施加到与存储单元mc连接的第一位线bl1。选择电压可以具有用于对第一位线bl1进行预充电的电压的电平，并且以下将参考图5a和图5b来描述读取操作中的预充电。列驱动器160可以输出用于将未选择的位线bl2和bl3偏置或浮置的非选择列电压(或偏置电压或浮置电压)。在读取操作中，列解码器150可以将第二位线bl2和第三位线bl3偏置或浮置在非选择列电压的电平。感测放大器140可以感测第一字线wl1的读取电压的电平，该电平是根据对选择电压做出响应的存储单元mc的电流而确定的。读取/写入控制电路170可以基于感测放大器140的感测结果来读取存储在选择的存储单元mc中的数据。例如，可以将感测结果与参考电压进行比较以确定所读取的数据的值。
[0036]
在存储器件100的写入操作中，当连接到第一字线wl1(或选择的字线)和第一位线bl1(或选择的位线)的存储单元mc(或选择的存储单元)是写入对象单元时，读取/写入控制电路170可以允许行解码器120将从行驱动器130输出的选择电压(或选择行电压)施加到与存储单元mc连接的第一字线wl1。选择电压可以具有用于对第一字线wl1进行预充电的电压的电平，并且以下将参考图7a和图7b描述写入操作中的预充电。行驱动器130可以输出用于使未选择的字线wl2和wl3偏置或浮置的非选择行电压(或偏置电压或浮置电压)。在写入操作中，行解码器120可以将第二字线wl2和第三字线wl3偏置或浮置在非选择行电压的电平。选择的存储单元mc可以响应于选择电压来存储数据。
[0037]
图2是示出图1的存储单元阵列的存储单元的电路图。参考图2，存储单元mc可以包括与字线wl1和位线bl1连接的电阻元件“r”和选择元件“s”。
[0038]
在示例性实施例中，电阻元件“r”包括相变材料，其状态根据施加到其上的电流量而变化。取决于电信号、焦耳热或施加到存储单元mc1的温度，相变材料可以具有与非晶态相对应的高电阻状态、或与晶态相对应的低电阻状态。例如，电阻元件“r”可以包括硫族化物材料(例如，ge2sb2te5(gst))。
[0039]
选择元件“s”可以基于施加到位线bl1和字线wl1的电压来控制提供给电阻元件
“
r”的电流。选择元件“s”可以连接在电阻元件“r”与位线bl1之间，并且电阻元件“r”可以连接在字线wl1与选择元件“s”之间。选择元件“s”的位置和电阻元件“r”的位置可以互换。例如，选择元件“s”可以是具有双向特性的二极管元件或双向阈值开关(ots)元件，并且选择元件“s”可以包括硫族化物材料。ots元件可以由阈值电压(以下图9中示出的vth)和开关电压(以下图9中示出的vs)来表征。也就是说，阈值电压和开关电压可以是ots元件的独特参数。在选择元件“s”是ots元件的情况下，由于在存储单元mc处流动的泄漏电流，存储器件100的性能可能降低。
[0040]
图3是示出包括在图1的存储器件中的存储单元阵列的示例的框图。将参考图1描述图3。存储单元阵列110a包括第一字线wl1至第s字线wls(s为6或更大的整数)、第一位线bl1至第t位线blt(t为10或更大的整数)、以及存储单元mc11至存储单元mcst(例如，mc11至mc1t、mc21至mc2t、mc31至mc3t、mc41至mc4t、mc51至mc5t、mcs1至mcst)。图3用于描述在读取操作或写入操作中划分多个存储单元mc11至mcst的参考。然而，本发明构思不限于此，因为示出的存储单元mc11至存储单元mcst的数量、字线wl1至字线wls的数量以及位线bl1至位线blt的数量仅是示例。
[0041]
在存储器件100的读取操作或写入操作中，位线bl5和字线wl3分别是选择的位线和选择的字线。位线bl4在方向d1上与选择的位线bl5邻近。位线bl6在方向d2上与选择的位线bl5邻近。字线wl2在方向d3上与选择的字线wl3邻近。字线wl4在方向d4上与选择的字线wl3邻近。
[0042]
在存储器件100的读取操作或写入操作中，行解码器120可以偏置字线wl2和字线wl4以将其设置为从行驱动器130输出的电压的电平，并且可以将字线wl1和字线wl5至字线wls浮置在从行驱动器130输出的电压的电平。在存储器件100的读取操作或写入操作中，列解码器150可以偏置位线bl4和位线bl6以将其设置为从列驱动器160输出的电压的电平，并且可以将位线bl1至位线bl3和位线bl7至位线blt浮置在从列驱动器160输出的电压的电平。也就是说，从未选择的字线wl1、字线wl2和字线wl4至字线wls中偏置的字线wl2和字线wl4的数量可以是2，从未选择的位线bl1至位线bl4和位线bl6至位线blt中偏置的位线bl4和位线bl6的数量可以是2。然而，本发明构思不限于以上数值。
[0043]
在图3中，多个存储单元mc11至mcst包括a存储单元mc35；b存储单元mc15、mc25、mc31至mc34、mc36至mc3t以及mc45至mcs5；c1存储单元mc24、mc26、mc44和mc46；以及c2存储单元mc11至mc14、mc16至mc1t、mc21至mc23、mc27至mc2t、mc41至mc43、mc47至mc4t、mc51至mc54、mc56至mc5t、mcs1至mcs4以及mcs6至mcst。a存储单元mc35是选择的存储单元。a存储单元mc35连接到选择的字线wl3和选择的位线bl5。存储器件100被配置为从a存储单元mc35读取数据或将数据写入a存储单元mc35。
[0044]
b存储单元mc15、mc25、mc31至mc34、mc36至mc3t以及mc45至mcs5连接到未选择的字线wl1、wl2和wl4至wls以及选择的位线bl5，或者连接到选择的字线wl3和未选择的位线bl1至bl4以及bl6至blt。b存储单元mc15、mc25、mc31至mc34、mc36至mc3t以及mc45至mcs5包括：连接到选择的字线wl3和偏置的位线bl4和位线bl6的存储单元mc34和mc36；连接到选择的字线wl3和浮置的位线bl1至bl3和bl7至blt的存储单元mc31至mc33和mc37至mc3t；连接到选择的位线bl5和偏置的字线wl2和wl4的存储单元mc25和mc45；以及连接到选择的位线bl5和浮置的字线wl1和字线wl5至wls的存储单元mc15和mc55至mcs5。
[0045]
c1存储单元mc24、mc26、mc44和mc46以及c2存储单元mc11至mc14、mc16至mc1t、mc21至mc23、mc27至mc2t...mcs1至mcs4以及mcs6至mcst被连接到未选择的字线wl1、wl2、wl4至wls和未选择的位线bl1至bl4和bl6至blt。c1存储单元mc24、mc26、mc44和mc46连接到偏置的字线wl2和wl4以及偏置的位线bl4和bl6。c2存储单元mc11至mc14、mc16至mc1t、mc21至mc23、mc27至mc2t...mcs1至mcs4以及mcs6至mcst包括：连接到偏置的字线wl2和wl4和浮置的位线bl1至bl3和bl7至blt的存储单元mc21至mc23、mc27至mc2t、mc41至mc43以及mc47至mc4t；连接到浮置的字线wl1和wl5至wls以及偏置的位线bl4和bl6的存储单元mc14、mc16、mc54、mc56
…
mcs以及mcs6；以及连接到浮置的字线wl1和wl5至wls和浮置的位线bl1至bl3和bl7至blt的存储单元mc11至mc13、mc17至mc1t、mc51至mc53、mc57至mc5t...mcs1至mcs3以及mcs7至mcst。
[0046]
由于在读取操作或写入操作中在选择的存储单元mc35处流动的电流的泄漏，关断电流(或泄漏电流)可能流过存储单元阵列110中的未选择的存储单元(除存储单元mc35之外的其余存储单元)。参考图3所示，可以通过将与选择的字线wl3邻近(或最邻近、相邻，或最相邻)的未选择的字线wl2和wl4以及与选择的位线bl5邻近(或最邻近、相邻，或最相邻)的未选择的位线bl4和bl6偏置，并且通过将其余未选择的字线wl1和wl5至wls(或其余的非邻近字线)和其余未选择的位线bl1至bl3和bl7至blt(或其余的非邻近位线)浮置，来明显地减少流过未选择的存储单元的泄漏电流。此外，可以通过使偏置的字线的数量和偏置的位线的数量最小化来减少用于偏置的存储器件100的功率消耗。
[0047]
图4是为了描述根据本发明构思的示例性实施例的存储器件的读取操作而详细示出图1的存储器件的电路图。将参考图1的存储器件100和图3的存储单元阵列110a来描述图4的存储器件100a。存储单元阵列110包括选择的字线wl3、选择的位线bl5、未选择的位线bl6和bl7、选择的存储单元mc35以及未选择的存储单元mc36和mc37。行解码器120包括晶体管tpw3和tnw3。列解码器150包括晶体管tpb5至tpb7和tnb5至tnb7。晶体管tpb5至tpb7、tnb5至tnb7、tpw3和tnw3可以用于预充电、偏置或浮置字线wl3或位线bl5至bl7。例如，晶体管tnb5至tnb7、tnw3可以是nmos晶体管，晶体管tpb5至tpb7和tpw3可以是pmos晶体管。
[0048]
在行解码器120中，晶体管tpw3和tnw3的第一端子(例如，源极端子)连接到行驱动器130。晶体管tpw3和tnw3的第二端子(例如，漏极端子)连接到字线wl3。晶体管tpw3和tnw3的第三端子(例如，栅极端子)连接到读取/写入控制电路170。
[0049]
在列解码器150中，晶体管tpb5至tpb7和tnb5至tnb7的第一端子(例如，源极端子)连接到列驱动器160。晶体管tpb5和tnb5的第二端子(例如，漏极端子)连接到位线bl5。晶体管tpb6和tnb6的第二端子(例如，漏极端子)连接到位线bl6。晶体管tpb7和tnb7的第二端子(例如，漏极端子)连接到位线bl7。晶体管tpb5至tpb7和tnb5至tnb7的第三端子(例如，栅极端子)连接到读取/写入控制电路170。
[0050]
行驱动器130输出要施加到晶体管tpw3的第一端子(例如，源极端子)的电压vpw3。列驱动器160输出要施加到晶体管tpb5至tpb7和tnb5至tnb7的第一端子(例如，源极端子)的电压vpb5至vpb7和vn5至vn7。在示例性实施例中，电压vpw3、vpb5至vpb7以及vn5至vn7是电源电压。电源电压vpw3、vpb5至vpb7以及vn5至vn7可以由行驱动器130生成，或者可以由任何其他组件(例如，将参考图14描述的电压发生器338)生成。为了控制字线wl3的预充电、偏置或浮置，读取/写入控制电路170可以输出要施加到行解码器120中的晶体管tpw3和
tnw3的第三端子(例如，栅极端子)的电压gpw3和gnw3。为了控制位线bl5至bl7的预充电、偏置或浮置，读取/写入控制电路170可以输出要施加到列解码器150中的晶体管tpb5至tpb7和tnb5至tnb7的第三端子(例如，栅极端子)的电压gpb5至gpb7和gnb5至gnb7。将参考图5a和图5b来更完全地描述晶体管tpb5至tpb7、tnb5至tnb7、tpw3和tnw3的栅极电压gpb5至gpb7、gnb5至gnb7、gpw3和gnw3。
[0051]
图5a和图5b是示出施加到图4的电路图中的字线、位线和晶体管的电压的曲线图。将基于时间段t00至t01(待机阶段)、时间段t01至t02(选择的字线预充电阶段)、时间段t02至t04(选择的位线预充电阶段)、以及时间段t04至t05(感测阶段)来描述图5a和图5b的曲线图。在图5a和图5b中，水平轴表示时间，竖直轴表示电压。
[0052]
在时间段t00至t01(待机阶段)中，存储器件100a待机以用于存取操作(例如，读取操作)。在待机阶段，存储器件100a可以等待来自外部设备(例如，主机)的读取命令。在待机阶段，施加到晶体管tpb5至tpb7和tpw3的栅极的电压gpb5至gpb7和gpw3具有逻辑高(或逻辑“1”)电平，并且施加到晶体管tnb5至tnb7和tnw3的栅极的电压gnb5至gnb7和gnw3具有逻辑低(或逻辑“0”)电平。选择的字线wl3的电压vwl3为电压电平vwr1。位线bl5至bl7的电压vbl5至vbl7是电压电平vbr1。例如，电压电平vbr1和vwr1可以是0v。在示例性实施例中，晶体管tpw3和tnw3在待机阶段期间被关断。
[0053]
在时间段t01至t02(选择的字线预充电阶段)中，为了对选择的字线wl3进行预充电，施加到与选择的字线wl3连接的晶体管tpw3和tnw3的栅极的电压gpw3和gnw3是逻辑高(或逻辑“1”)电平。选择的字线wl3的电压vwl3可以从电压电平vwr1变化到电压电平vwr2(例如，当vwr1＞vwr2时可以降低)。因此，可以在时间t02处将选择的字线wl3预充电到电压电平vwr2。例如，在预充电阶段结束之前，选择的字线wl3可以达到电压电平vwr2。在示例性实施例中，在选择的字线wl3的预充电期间，选择的位线bl5的电压vbl5以及要施加到与选择的位线bl5连接的晶体管tpb5和tnb5的栅极的电压gpb5和gnb5与待机阶段中的相同。在示例性实施例中，在选择的字线预充电阶段期间，晶体管tpw3关断而晶体管tnw3接通，因此选择的字线wl3可以从行驱动器130接收预充电电压。
[0054]
在时间段t01至t02(选择的字线预充电阶段)中，要施加到与邻近于选择的位线bl5的未选择的位线bl6连接的晶体管tpb6和tpn6的栅极的电压gpb6和gnb6分别为逻辑低(或逻辑“0”)和逻辑高(或逻辑“1”)的电平，并且未选择的位线bl6的电压vbl6为电压电平vbr4。这里，电压电平vbr4可以被称为“偏置电压的电平”。例如，电压电平vbr4可以是0v。在这种情况下，电压电平vbr4可以被称为“零偏置电压电平”。在示例性实施例中，未选择的位线bl6从时间t01开始偏置到电压电平vbr4。然而，未选择的位线bl6的偏置开始的时间t01仅是示例。与图5b不同，未选择的位线bl6可以在时间段t01至t02(选择的字线预充电阶段)中保持待机阶段。
[0055]
在时间段t01至t02(选择的字线预充电阶段)中，要施加到与不邻近于选择的位线bl5的未选择的位线bl7连接的晶体管tpb7和tpn7的栅极的电压gpb7和gnb7为逻辑高(或逻辑“1”)电平，并且未选择的位线bl7的电压vbl7可以从电压电平vbr1变化到电压电平vbr3(例如，当vbr1＞vbr3时可以降低)。
[0056]
在时间段t02至t04(选择的位线预充电阶段)中，为了对选择的位线bl5进行预充电，要施加到与选择的位线bl5连接的晶体管tpb5和tnb5的栅极的电压为逻辑低(或逻辑
“
0”)电平。选择的位线bl5的电压vbl5可以从电压电平vbr1变化到电压电平vbr2(例如，当vbr2＞vbr1时可以增加)。因此，可以在时间t04处将选择的位线bl5预充电到电压电平vbr2。在时间t04之前的选择的位线预充电阶段期间，选择的位线bl5可以达到电压vbr2。电压电平vbr2可以被称为“要施加到选择的位线bl5以读取存储在选择的存储单元mc35中的数据的选择列电压的电平”。在选择的位线bl5被预充电的时间段的至少部分时间段t03至t04期间，要施加到晶体管tpw3的栅极的电压gpw3为逻辑高(或逻辑“1”)电平，并且要施加到晶体管tnw3的栅极的电压gnw3为逻辑低(或逻辑“0”)电平。因此，在选择的位线bl5被预充电的至少部分时段t03至t04期间，处于电压电平vwr2的选择的字线wl3被浮置。例如，在时间t03与时间t02相同的情况下，处于电压电平vwr2的选择的字线wl3可以在选择的位线bl5被预充电的时间段t02至t04期间被浮置。在时间段t03至t04期间选择的字线wl3的电压vwl3可以与图9的时间段t22至t26中的字线wl3的电压vwlon和vwloff.ideal(这将随后进行描述)相同。
[0057]
在时间段t02至t04(选择的位线预充电阶段)中，未选择的位线bl6被偏置到电压电平vbr4。与图5a和图5b中所示的不同，未选择的位线bl6的偏置可以在时间t02和时间t04之间的任何时间开始。例如，未选择的位线bl6的偏置可以在时间t02和时间t04之间的时间t03开始。
[0058]
在时间段t02至t04(选择的位线预充电阶段)期间，要施加到晶体管tpb7的栅极的电压gpb7为逻辑高(或逻辑“1”)电平，并且要施加到晶体管tnb7的栅极的电压gnb7为逻辑低(或逻辑“0”)电平。因此，在选择的位线bl5被预充电的时间段t02至t04期间，处于电压电平vbr3并且与选择的位线bl5不邻近的选择的位线bl7被浮置。这里，电压电平vbr3可以被称为“浮置电压的电平”。在示例性实施例中，在选择的位线预充电阶段期间，晶体管tpb7和tnb7关断以将选择的位线bl5浮置。然而，未选择的位线bl7的浮置开始的时间t02仅是示例。与图5a和图5b中所示的不同，未选择的位线bl7的浮置可以在时间t02和时间t04之间的任何时间开始。例如，未选择的位线bl7的浮置可以在时间t02和时间t04之间的时间t03开始。
[0059]
在时间段t04至t05(感测阶段)中，感测放大器140感测选择的字线wl3的读取电压电平。要施加到晶体管tpw3和tnw3的栅极的电压gpw3和gnw3为逻辑高(或逻辑“1”)电平。由于电压gnw3以逻辑高被施加到晶体管tnw3的栅极，因此晶体管tnw3接通，并且感测放大器140通过接通的晶体管tnw3连接到选择的字线wl3，这将参考图8进行描述。此外，在感测阶段中，以电压电平vwr2浮置的选择的字线wl3可以保持浮置状态。在时间段t04至t05中选择的字线wl3的电压vwl3可以与图9的时间段t26至t27中字线wl3的电压vwlon和vwloff.ideal(这将随后进行描述)相同。在示例性实施例中，在感测阶段期间，晶体管tpw3关断而晶体管tnw3接通。
[0060]
在时间段t04至t05(感测阶段)期间，要施加到晶体管tpb5的栅极的电压gpb5为逻辑高(或逻辑“1”)电平，并且要施加到晶体管tnb5的栅极的电压gnb5为逻辑低(或逻辑“0”)电平。在时间段t04至t05(感测阶段)中，选择的位线bl5被浮置。在示例性实施例中，晶体管tpb5和晶体管tnb5在感测阶段期间关断，以将选择的位线bl5浮置。当选择的位线bl5浮置时，选择的位线bl5的电压vbl5可以从电压电平vbr2变化到电压电平vbr1(例如，当vbr2＞vbr1时，可以降低)。在时间段t04至t05(感测阶段)中，与选择的位线bl5邻近的未选择的位
线bl6可以保持在偏置状态，其中未选择的位线bl6被设置为电压电平vbr4。与选择的位线bl5不邻近的未选择的位线bl7可以保持在浮置状态，其中处于电压电平vbr3的未选择的位线bl7被浮置。位线bl6的偏置和位线bl7的浮置完成的时间以及感测阶段完成的时间可以是时间t05。也就是说，位线bl6的偏置和位线bl7的浮置完成的时间可以与感测阶段完成的时间相同。
[0061]
图6是为了描述根据本发明构思的示例性实施例的存储器件的写入操作而详细示出图1的存储器件的电路图。将参考图1的存储器件100和图3的存储单元阵列110a来描述图6的存储器件100b。存储单元阵列110包括选择的位线bl5、选择的字线wl3、未选择的字线wl4和wl5、选择的存储单元mc35以及未选择的存储单元mc45和mc55。行解码器120包括晶体管tpw3至tpw5和tnw3至tnw5。列解码器150包括晶体管tpb5和tnb5。晶体管tpw3至tpw5、tnw3至tnw5、tpb5和tnb5可以用于预充电、偏置或浮置位线bl5或字线wl3至wl5。例如，晶体管tnw3至tnw5、tnb5可以是nmos晶体管，而晶体管tpw3至tpw5和tpb5可以是pmos晶体管。
[0062]
在行解码器120中，晶体管tpw3至tpw5和tnw3至tnw5的第一端子(例如，源极端子)连接到行驱动器130。晶体管tpw3和tnw3的第二端子(例如，漏极端子)连接到字线wl3。晶体管tpw4和tnw4的第二端子(例如，漏极端子)连接到字线wl4。晶体管tpw5和tnw5的第二端子(例如，漏极端子)连接到字线wl5。晶体管tpw3至tpw5和tnw3至tnw5的第三端子(例如，栅极端子)连接到读取/写入控制电路170。
[0063]
在列解码器150中，晶体管tpb5和tnb5的第一端子(例如，源极端子)连接到列驱动器160。晶体管tpb5和tnb5的第二端子(例如，漏极端子)连接到位线bl5。晶体管tpb5和tnb5的第三端子(例如，栅极端子)连接到读取/写入控制电路170。
[0064]
行驱动器130输出要施加到晶体管tpw3至tpw5的第一端子(例如，源极端子)的电压vpw3至vpw5。列驱动器160输出要施加到晶体管tpb5至tnb5的第一端子(例如，源极端子)的电压vpb5和vn5。在示例性实施例中，电压vpb5、vn5以及vpw3至vpw5是电源电压。电源电压vpb5、vn5和vpw3至vpw5可以由行驱动器130生成，或者可以由另一组件(例如，将参考图14描述的电压发生器338)生成。为了控制位线bl5的预充电、偏置或浮置，读取/写入控制电路170可以输出要施加到列解码器150中的晶体管tpb5和tnb5的第三端子(例如，栅极端子)的电压gpb5和gnb5。为了控制字线wl3至wl5的预充电、偏置或浮置，读取/写入控制电路170可以输出要施加到行解码器120中的晶体管tpw3至tpw5和tnw3至tnw5的第三端子(例如，栅极端子)的电压gpw3至gpw5和gnw3至gnw5。将参考图7a和图7b更完全地描述晶体管tpw3至tpw5、tnw3至tnw5、tpb5和tnb5的栅极电压gpw3至gpw5、gnw3至gnw5、gpb5和gnb5。例如，可以通过行解码器130将与选择的字线wl3邻近的字线wl4偏置到非选择行电压vpw4。
[0065]
图7a和图7b是示出施加到图6的电路图中的字线、位线和晶体管的示例性电压的曲线图。将基于时间段t10至t11(待机阶段)、时间段t11至t12(预充电阶段)以及时间段t12至t13(写入阶段)来描述图7a和图7b的曲线图。在图7a和图7b中，水平轴表示时间，竖直轴表示电压。
[0066]
在时间段t10至t11(待机阶段)中，存储器件100b待机以用于存取操作(例如，写入操作)。在待机阶段，存储器件100b可以等待来自外部设备(例如，主机)的写入命令。在待机阶段，施加到晶体管tpw3至tpw5和tpb5的栅极的电压gpw3至gpw5和gpb5为逻辑高(或逻辑“1”)电平，并且施加到晶体管tnw3至tnw5和tnb5的栅极的电压gnw3至gnw5和gnb5为逻辑低
(或逻辑“0”)电平。选择的位线bl5的电压vbl5是电压电平vbw1。字线wl3至wl5的电压vwl3至vwl5为电压电平vww1。例如，电压电平vbw1和vww1可以是0v。在示例性实施例中，晶体管tpw3至tpw5在待机阶段期间被关断。
[0067]
在时间段t11至t12(预充电阶段)中，为了对选择的位线bl5预充电，要施加到与选择的位线bl5连接的晶体管tpb5的栅极的电压gpb5为逻辑低(或逻辑“0”)电平，并且要施加到与选择的位线bl5连接的晶体管tnb5的栅极的电压gnb5为逻辑高(或逻辑“1”)电平。为了对选择的字线wl3预充电，要施加到与选择的字线wl3连接的晶体管tpw3和tnw3的栅极的电压gpw3和gnw3为逻辑高(或逻辑“1”)电平。选择的位线bl5的电压vbl5可以从电压电平vbw1变化到电压电平vbw2(例如，当vbw2＞vbw1时，可以增加)。因此，选择的位线bl5在时间t12处被预充电到电压电平vbw2。例如，在预充电阶段结束之前，选择的位线bl5可以达到电压vbw2。选择的字线wl3的电压vwl3可以从电压电平vww1变化到电压电平vww3(例如，当vww1＞vww3时，可以降低)。因此，选择的字线wl3可以在时间t12处被预充电到电压电平vww3。电压电平vww3可以被称为“施加到选择的字线wl3以将数据写入选择的存储单元mc35中的选择电压”。参考图7b，在示例性实施例中，在写入操作期间，对选择的位线bl5的预充电和对选择的字线wl3的预充电在相同的时间或在相同的时间段期间执行。
[0068]
在时间段t11至t12(预充电阶段)中，要施加到与选择的字线wl3邻近的未选择的字线wl4连接的晶体管tpw4和tnw4的栅极的电压gpw4和gnw4分别是逻辑低(或逻辑“0”)和逻辑高(或逻辑“1”)的电平，未选择的字线wl4的电压vwl4为电压电平vww4。这里，电压电平vww4可以被称为“偏置电压的电平”。未选择的字线wl4的偏置电压的电平vww4可以与图5b的未选择的位线bl6的偏置电压的电平vbr4不同。例如，电压电平vww4可以是0v。在这种情况下，电压电平vww4可以被称为“零偏置电压电平”。当选择的位线bl5和选择的字线wl3被预充电时，未选择的字线wl4可以从时间t11开始偏置到电压电平vww4。然而，未选择的字线wl4的偏置开始的时间t11仅是示例。与图7b不同，未选择的字线wl4可以在时间段t11至t12(预充电阶段)中保持待机阶段。
[0069]
在时间段t11至t12(预充电阶段)中，要施加到与选择的字线wl3不邻近的未选择的字线wl5连接的晶体管tpw5和tnw5的栅极的电压gpw5和gnw5为逻辑低(或逻辑“0”)电平，并且未选择的字线wl5的电压vwl5可以从电压电平vww1变化到电压电平vww2(例如，当vww2＞vww1时，可以增加)。
[0070]
在时间段t12至t13(写入阶段)中，数据被写入到选择的存储单元mc35中。对于写入操作，选择的字线wl3可以保持电压电平vww3，并且选择的位线bl5可以保持电压电平vbw2。在时间段t12至t13(写入阶段)中，与选择的字线wl3邻近的未选择的字线wl4可以保持在其中未选择的字线wl4被设置为电压电平vww4的偏置状态。与图7a和图7b中所示的不同，未选择的字线wl4的偏置可以在时间t12和时间t13之间的任何时间开始。
[0071]
在时间段t12至t13(写入阶段)期间，要施加到晶体管tpw5的栅极的电压gpw5为逻辑高(或逻辑“1”)电平，而要施加到晶体管tnw5的栅极的电压tnw5为逻辑低(或逻辑“0”)电平。因此，在写入阶段期间，与选择的字线wl3不邻近的未选择的字线wl5被浮置到电压电平vww2。在示例性实施例中，晶体管tpw5和tnw5在写入阶段期间被关断以将未选择的字线wl5浮置。例如，电压电平vww2可以被称为非选择行电压。这里，电压电平vww2可以被称为“浮置电压的电平”。然而，未选择的字线wl5的浮置开始的时间t12仅是示例。与图7a和图7b中所
示的不同，未选择的字线wl5的浮置可以在时间t12和时间t13之间的任何时间开始。字线wl4的偏置和字线wl5的浮置完成的时间以及写入阶段完成的时间可以是时间t13。也就是说，字线wl4的偏置和字线wl5的浮置完成的时间可以与写入阶段完成的时间相同。
[0072]
图8是为了描述根据本发明构思的示例性实施例的存储器件的读取操作而详细示出图1的存储器件的电路图。存储单元阵列110还包括字线电容器cw和位线电容器cb。行驱动器130包括晶体管tsdl。提供电源电压vpw3的节点连接到晶体管tpw3的第一端子(例如，源极端子)。行驱动器130输出电源电压vpw3和vsdl。电源电压vpw3和vsdl可以由行驱动器130生成，或者可以由另一组件(例如，将参考图14描述的电压发生器338)生成。
[0073]
感测放大器140包括连接到字线wl3的感测放大器sa。图8是用于描述感测选择的字线wl3和选择的位线bl5的电压以读取存储在选择的存储单元mc35中的数据的操作，并且为了便于描述，省略了未选择的位线bl6和bl7以及晶体管tpb6、tnb6、tpb7和tnb7。图8中具有与包括在图1的存储器件100和图4的存储器件100a中的组件相同的附图编号/标记的组件与图1和图4的存储器件100和100a的组件相同。
[0074]
字线电容器cw的第一端子连接到字线wl3(即，字线wl3上的字线节点“wl节点”)，并且字线电容器cw的第二端子可以连接到gndw，该gndw可以是通过任何其他字线(例如，图6的wl4或wl6)或位线bl5和bl6而接地的接地端子。位线电容器cb的第一端子连接到位线bl5，并且位线电容器cb的第二端子连接到gndb，该gndb可以是通过任何其他位线(例如，图4的bl6或bl7)或字线wl3至wl5而接地的接地端子。字线电容器cw和位线电容器cb可以是寄生在存储单元阵列110中的字线和位线上的电容器。例如，位线电容器cb的电容值(例如，位线bl5的电容值)可以大于字线电容器cw的电容值(例如，字线wl3的电容值)，但是本发明构思不限于此。
[0075]
感测放大器sa的第一端子(例如，输入端子)连接到晶体管tnw3。感测放大器sa的第一端子通过感测数据线sdl连接到晶体管tnw3。感测放大器sa的第一端子通过晶体管tnw3连接到字线wl3，该晶体管tnw3在读取/写入控制电路170的控制下接通和关断。例如，读取/写入控制电路170可以通过将逻辑高(或逻辑“1”)电平的电压gnw3施加到晶体管tnw3的栅极来接通晶体管tnw3。当晶体管tnw3接通时，字线wl3连接到感测放大器sa的第一端子。当字线wl3连接到感测放大器sa的第一端子时，感测放大器sa感测字线wl3的读取电压电平vsdl。电压电平vsdl可以与图5a的电压电平vwl3相同。
[0076]
感测放大器sa的第二端子连接到读取/写入控制电路170。读取/写入控制电路170将参考电压电平vref提供给感测放大器sa的第二端子。例如，读取/写入控制电路170可以将由存储器件100c中的另一组件(例如，图14的电压发生器338)产生的参考电压电平vref提供给感测放大器sa的第二端子。参考电压电平vref可以是用于识别存储单元mc35的状态(例如，指示数字逻辑值为“1”的状态(例如，设置状态)或指示数字逻辑值为“0”的状态(例如，复位状态))的参考。例如，在存储单元mc35具有指示数字逻辑值为“1”的状态的情况下，存储单元mc35可以被称为“接通单元”；在存储单元mc35具有指示数字逻辑值为“0”的状态的情况下，存储单元mc35可以被称为“关断单元”。感测放大器sa可以通过比较电压电平vsdl和参考电压电平vref来输出感测结果vsa。例如，低于参考电压电平vref的电压电平vsdl可以指示两种状态中的一种，并且高于参考电压电平vref的电压电平vsdl可以指示两种状态中的另一种。
[0077]
晶体管tsdl的第一端子(例如，漏极端子)连接到提供电源电压vsdl的节点。晶体管tsdl的第二端子(例如，栅极端子)连接到读取/写入控制电路170。晶体管tsdl的第三端子(例如，源极端子)连接到感测数据线sdl上的节点“sdl节点”。
[0078]
图9示出用于描述图8的电路图中的字线和位线的电压以及流过与字线和位线连接的存储单元的电流的曲线图。图9示出了在选择的存储单元mc35为关断单元的情况下，当关断电流不流动(i2＝0)时选择的字线wl3的电压vwloff.ideal和当关断电流流动(i2≠0)时选择的字线wl3的电压vwloff.real。将相对于时间段t20至t27来描述当选择的存储单元mc35为接通单元时选择的位线bl5的电压vbl、选择的字线wl3的电压vwlon，当选择的存储单元mc35是关断单元时选择的字线wl3的电压vwloff.real或vwloff.ideal，以及流过选择的存储单元mc35的单元电流。将参考图5a和图5b来描述图9。
[0079]
时间段t20至t21可以对应于图5a和图5b的待机阶段。选择的位线bl5的电压vbl和选择的字线wl3的电压vwlon、vwloff.real或vwloff.ideal对应于电压电平v2。例如，电压电平v2可以是0v。
[0080]
时间段t21至t22可以对应于图5a和图5b的选择的字线预充电阶段。选择的字线wl3的电压vwlon、vwloff.real或vwloff.ideal可以从电压电平v2变化到电压电平v1(例如，当v2＞v1时，可以降低)。因此，选择的字线wl3可以在时间t22处被预充电到电压电平v1。当选择的字线wl3被预充电时，选择的位线bl5的电压vbl可以等于其在待机阶段的电压。例如，选择的位线bl5的电压vbl可以是vbr1。
[0081]
时间段t22至t26对应于图5a和图5b的选择的位线预充电阶段。选择的位线bl5的电压vbl可以从电压电平v2变化到电压电平v5(例如，当v5＞v2时，可以增加)。当在时间t23处位线bl5的电压vbl与预充电字线wl3的电压vwlon、vwloff.real或vwloff.ideal之间的差达到存储单元mc35的阈值电压vth时，存储单元mc35接通，并且流过存储单元mc35的单元电流可以从电流电平i2急剧变化到电流电平i1(例如，当i1＞i2时，可以增加)。在时间段t23至t24中，由于存储单元mc35的急剧电流变化，位线bl5的电压vbl可以从电压电平v4变化到电压电平v3(例如，当v4＞v3时，可以降低)，然后，流过存储单元mc35的单元电流可以再次从电流电平i1变化到电流电平i2(例如，当i1＞i2时，可以减小)。当位线bl5的电压vbl为电压电平v3时，位线bl5的电压与字线wl3的电压vwlon之间的差可以是存储单元mc35的开关电压vs。之后，位线bl5的电压vbl可以从电压电平v3变化到电压电平v5(例如，当v5＞v3时，可以增加)。之后，可以在时间t26处将选择的位线bl5预充电到电压电平v5。
[0082]
在时间段t22至t26(选择的位线预充电阶段)中，选择的字线wl3被浮置。例如，选择的字线wl3可以在时间段t22至t26的至少部分时段中被浮置。在存储单元mc35是接通单元的情况下，选择的字线wl3的电压vwlon可以从电压电平v1变化到电压电平v2(例如，当v2＞v1时，可以增加)。选择的字线wl3的电压vwlon可以是电压电平v2。
[0083]
在时间段t22至t26(选择的字线预充电阶段)中，当存储单元mc35是关断单元并且不发生关断电流(i2＝0)时，选择的字线wl3的电压vwloff.ideal保持电压电平v1。当存储单元mc35是关断单元并且发生关断电流(i2≠0)时，选择的字线wl3的电压vwloff.real可以从电压电平v1变化到电压电平v1
′
(例如，当v1
′
＞v1时，可以增加)。
[0084]
时间段t26至t27可以对应于图5a和图5b的感测阶段。在时间段t26至t27(感测阶段)中，读取/写入控制电路170接通晶体管tnw3，并且由于晶体管tnw3被接通，字线wl3连接
到感测放大器sa的第一端子。当字线wl3连接到感测放大器sa的第一端子时，感测放大器sa感测字线wl3的读取电压电平vsdl。在感测阶段中，选择的字线wl3可以保持电压电平vwr2处的浮置状态。在时间段t26至t27(感测阶段)中，选择的位线bl5被浮置。选择的位线bl5的电压vbl可以在浮置期间降低。例如，位线bl5的浮置可以在时间t26处开始。
[0085]
在时间段t26至t27(感测阶段)中，不发生关断电流(i2＝0)时的感测裕度大于发生关断电流(i2≠0)时的感测裕度。随着感测裕度增加，读取存储在存储单元mc35中的数据所需的可靠性可以增加。在读取操作中，根据本发明构思的示例性实施例，可以通过将与选择的位线bl5邻近的未选择的位线(例如，图3的bl4和bl6)偏置并且将与选择的位线bl5不邻近的未选择的位线(例如，图3的bl3和bl7)浮置来增加(或改善)感测裕度。
[0086]
图10是示出根据本发明构思的示例性实施例的存储器件的读取操作的方法的流程图。将参考图8的存储器件100c和图9的曲线图来描述图10。
[0087]
在操作s110中，选择的字线wl3被预充电到电压电平v1。在操作s120中，行解码器120将选择的字线wl3浮置。为了将选择的字线wl3浮置，读取/写入控制电路170可以控制与选择的字线wl3连接的晶体管tpw3和tnw3的栅极电压(参考图5a描述)。例如，可以通过关断晶体管tpw3和tnw3来使选择的字线wl3浮置。
[0088]
在操作s130中，通过列解码器150将选择的位线bl5预充电到电压电平v5。当选择的位线bl5被预充电时，连接到选择的字线wl3的字线电容器cw可以被充电。在操作s130中，列解码器150将与选择的位线bl5邻近的位线(例如，图4的bl6)偏置以将其设置到第一电压电平(例如，图5b的vbr4)，并且将与选择的位线bl5不邻近的位线(例如，图4的bl7)浮置到第二电压电平(例如，图5b的vbr3)。为了偏置与选择的位线bl5邻近的位线(例如，图4的bl6)和浮置与选择的位线bl5不邻近的位线(例如，图4的bl7)，读取/写入控制电路170可以控制与选择的位线bl5邻近的位线(例如，图4的bl6)连接的晶体管(例如，tpb6和tnb6)的栅极电压以及与选择的位线bl5不邻近的位线(例如，图4的bl7)连接的晶体管(例如，tpb7和tnb7)的栅极电压。将与选择的位线bl5邻近的位线(例如，图4的bl6)偏置到第一电压电平(例如，图5b的vbr4)的时间和将与选择的位线bl5不邻近的位线(例如，图4的bl7)浮置到第二电压电平(例如，图5b的vbr3)的开始时间可以等于将选择的位线bl5预充电到电压电平v5的开始时间。
[0089]
在操作s140中，列解码器150将选择的位线bl5浮置。为了将选择的位线bl5浮置，读取/写入控制电路170可以控制与选择的位线bl5连接的晶体管tpb5和tnb5的栅极电压(参考图5b进行描述)。例如，读取/写入控制电路170可以施加栅极电压以关断晶体管tpb5和tnb5，从而将选择的位线bl5浮置。
[0090]
在操作s150中，感测放大器sa感测选择的字线wl3的电压电平vsdl。同时，列解码器150将选择的位线bl5浮置，或者在选择的位线bl5被浮置之后，感测放大器sa可以感测通过电荷共享从字线wl3上的字线节点“wl节点”转移到感测数据线sdl上的节点“sdl节点”的电荷所产生的电压，并且在字线电容器cw处被充电。与选择的位线邻近的位线(例如，图4的bl6)的偏置和与选择的位线bl5不邻近的位线(例如，图4的bl7)的浮置都可以在操作s150完成的时间处完成。
[0091]
图11是示出包括在图1的存储器件中的存储单元阵列的另一示例的框图。将参考图1和图3来描述图11。除了存储单元阵列110b与存储单元阵列110a在偏置的字线数量和偏
置的位线数量不同之外，存储单元阵列110b可以与图3的存储单元阵列110a基本相同。也就是说，在存储器件100的读取操作或写入操作中，与存储器件100a相比，行解码器120还偏置字线wl5至wlp(p是大于5的整数)以将其设置到从行驱动器130输出的电压电平。在存储器件100的读取操作或写入操作中，与存储器件100a相比，列解码器150还偏置位线bl7至blk(k是大于7的整数)以将其设置到从列驱动器160输出的电压电平。因此，参考图3和图11，在存储器件100的读取操作或写入操作中，行解码器120可以偏置至少两个字线wl4至wlp，并且列解码器150可以偏置至少两个位线bl6至blk。至少两个字线wl4至wlp可以在不同的时间按顺序被偏置，并且至少两个位线bl6至blk可以在不同的时间按顺序被偏置。在图11中，行解码器120可以将字线wl1和wlq至wls(q＝p 1)浮置在从行驱动器130输出的不同电压的电平处，并且列解码器150可以将位线bl1至bl3以及blm至blt(m＝k 1)浮置在从列驱动器160输出的不同电压的电平处。字线wl1和wlq至wls可以在不同的时间按顺序被浮置，并且位线bl1至bl3和blm至blt可以在不同的时间按顺序被浮置。行解码器120可以将不同电平的电压施加到偏置的字线wl2和wl4至wlp以及浮置的字线wl1和wlq至wls。列解码器150可以将不同电平的电压施加到偏置的位线bl5和bl6至blk以及浮置的位线bl1至bl3和blm至blt。
[0092]
在图11中，与图3的存储单元阵列110a相比附加地偏置的字线wl5至wlp可以在方向d4上与选择的字线wl3邻近，并且与图3的存储单元阵列110a相比附加地偏置的位线bl7至blk可以在方向d2上与选择的位线bl5邻近。然而，附加地偏置的字线和附加地偏置的位线不限于图11所示的示例。例如，附加地偏置的字线可以在方向d3上与选择的字线wl3邻近，并且附加地偏置的位线可以在方向d1上与选择的位线bl5邻近。
[0093]
图12示出根据本发明构思的示例性实施例的存储单元阵列的结构的示例。参考图12，存储器件110c包括多个存储单元mc。存储单元mc中的每一个可以包括参考图2描述的选择元件“s”和电阻元件“r”。存储单元mc可以插入在沿第一方向延伸的字线与沿垂直于第一方向的第二方向延伸的位线之间。在这种情况下，选择元件“s”和电阻元件“r”可以布置在第三方向上。例如，电阻元件“r”可以连接在第一字线wl1与选择元件“s”之间，选择元件“s”可以连接在电阻元件“r”与第一位线bl1之间。
[0094]
多个存储单元mc可以被布置在第一层中或者可以被布置在第二层中。在这种情况下，第二层的存储单元mc可以相对于第一层的存储单元mc在第三方向上堆叠。如图12所示，第一层的存储单元mc可以连接在第一字线wl1至第四字线wl4与第一位线bl1至第四位线bl4之间，并且第二层的存储单元mc可以连接在第五字线wl5至第八字线wl8与第一位线bl1至第四位线bl4之间。在这种情况下，第一位线bl1至第四位线bl4可以连接到第一层的存储单元mc和第二层的存储单元mc两者。然而，本发明构思不限于此。例如，可以针对每一层分别提供位线。
[0095]
根据堆叠结构，至少一个寄生电容器可以存在于第一字线wl1至第四字线wl4与第一位线bl1至第四位线bl4之间的空间中或第一位线bl1至第四位线bl4与第五字线wl5至第八字线wl8之间的空间中(例如，图8的字线电容器cw或位线电容器cb)。当将电压(例如，选择电压、预充电电压、浮置电压或偏置电压)施加到字线wl1至wl8或位线bl1至bl4时，可以对在堆叠线之间寄生的电容器进行充电。
[0096]
如参考图1至图11所描述的，存储器件100c可以将未选择的字线或未选择的位线
偏置或浮置。图12示出了存储器件110c的结构的示例，其中字线和位线被布置为彼此交叉，并且字线的数量、位线的数量和层的数量可以进行各种改变或修改。
[0097]
图13是示出根据本发明构思的示例性实施例的存储器件的框图。将参考图1来描述图13。存储器件200可以包括板210、行解码器220、行驱动器230、感测放大器240、列解码器250、列驱动器260和读取/写入控制电路270。行解码器220、行驱动器230、感测放大器240、列解码器250、列驱动器260和读取/写入控制电路270可以分别与图1的组件120至组件170基本相同。
[0098]
板210可以包括至少两个或更多个块(tile)211至21n(例如211、212和213)。至少两个或更多个块211至21n包括多个字线、多个位线、以及连接在多个字线和多个位线之间的多个存储单元。例如，与至少两个或更多个块211至21n的每一个中的存储单元连接的字线的数量可以大于或等于与该至少两个或更多个块211至21n的每一个的存储单元连接的位线的数量。具体地，在一个或多个块211至21n的每一个中，连接到存储单元的字线的数量可以是4k(＝2
12
)或更多(或可以超过4k)，并且与存储单元连接的位线的数量可以是2k(＝2
11
)或更多(或可以超过2k)。然而，本发明构思不限于以上数值。板210可以被实现为与图1的存储单元阵列110不同。也就是说，在实现存储单元的原理上图1的存储单元阵列110与板210之间可以存在不同。
[0099]
行解码器220、行驱动器230和感测放大器240可以连接到至少两个或更多个块211至21n。行解码器220、行驱动器230和感测放大器240中的每一个可以包括与至少两个或更多个块211至21n中的每一个相对应的组件。行解码器220的与至少两个或更多个块211至21n中的每一个相对应的组件可以独立地执行字线的浮置和偏置。行驱动器230的与至少两个或更多个块211至21n中的每一个相对应的组件可以独立地向字线输出预充电电压、选择电压、浮置电压和偏置电压。感测放大器240的与至少两个或更多个块211至21n中的每一个相对应的组件可以独立地感测字线的读取电压电平。列解码器250的与至少两个或更多个块211至21n中的每一个相对应的组件可以独立地执行位线的浮置和偏置。列驱动器260的与至少两个或更多个块211至21n中的每一个相对应的组件可以独立地向位线输出预充电电压、选择电压、浮置电压和偏置电压。
[0100]
读取/写入控制电路270可以允许行解码器220将第一块211中的字线偏置或浮置，并且可以允许列解码器250将第一块211中的位线偏置或浮置。在至少两个或更多个块211至21n中，可以通过读取/写入控制电路270来不同地设置浮置字线的数量、偏置字线的数量、浮置位线的数量和偏置位线的数量。此外，在至少两个或更多个块211至21n中，字线和位线的浮置电压和偏置电压可以由读取/写入控制电路270不同地进行设置。
[0101]
图14示出了根据本发明构思的示例性实施例的存储器件的框图。存储器件300包括层l1和定位、设置或堆叠在层l1上的层l2。层l1和层l2的垂直关系可以互换。参考图1至图13描述的存储单元mc可以被布置在层l2中。布置在层l2中的存储单元mc可以构成排(bank)310。排310可以包括多个板311。板311可以包括与字线wl和位线bl连接的存储单元mc。存储单元mc的数量、板311的数量以及排310的数量仅是示例。
[0102]
板控制电路320可以设置在层l1中。板控制电路320可以分别控制设置在层l2中的板311。例如，在俯视图中，板控制电路320和由板控制电路320控制的板311可以彼此重叠。板控制电路320可以包括行解码器321、行驱动器322、感测放大器323、列解码器324、列驱动
器325和读取/写入控制电路326。板控制电路320的组件321至组件326可以与图13的存储器件200的各个组件220至组件270基本相同。
[0103]
存储器件300可以包括命令解码器331(例如，解码器电路)、地址缓冲器332、数据处理电路333、纠错电路(ecc)334、接通单元计数器(occ)335、随机化器336(例如，随机化电路)、寄存器337和电压发生器338。组件331至338可以被包括在存储器件300的外围电路中，并且外围电路可以被设置在层l1中。存储单元mc被设置在层l2中并且用于控制存储单元mc的电路320和331至338被设置在层l1中的结构可以被称为“外围上单元(cop)”。
[0104]
命令解码器331可以从存储器件300的外部(例如，主机或存储控制器)接收命令cmd。命令解码器331可以对命令cmd进行解码，并且可以基于解码结果来控制存储器件300的其余组件311、320、和332至338。例如，命令cmd可以包括用于存储单元mc的读取命令。板控制电路320可以在命令解码器331的控制下执行操作s110至操作s150，该命令解码器331对读取命令进行一次解码。
[0105]
地址缓冲器332可以从位于存储器件300外部的源接收地址add。地址add可以指示要从存储器件300的存储单元中选择的至少一个或多个存储单元。地址缓冲器332可以向控制包括地址add指示的存储单元mc在内的板311的板控制电路320的列解码器324提供列地址，并且可以向控制包括地址add指示的存储单元mc在内的板311的板控制电路320的行解码器321提供行地址。命令解码器331可以对控制包括地址add指示的存储单元mc在内的板311的板控制电路320进行选择。例如，接收读取命令和写入命令之一的命令解码器331可以同时选择一个或多个板控制电路320。
[0106]
数据处理电路333可以从位于存储器件300外部的源接收包括写入数据在内的数据“data”。数据处理电路333可以将写入数据提供给选择的板控制电路320。在选择的板控制电路320的每一个中，读取/写入控制电路326可以控制其余组件321至326以将写入数据写入选择的存储单元mc中。数据处理电路333可以从选择的板控制电路320接收读取的数据。数据处理电路333可以输出包括读取的数据在内的数据“data”。在选择的板控制电路320的每一个中，读取/写入控制电路326可以控制其余组件321至326以从选择的存储单元mc中读取所读取的数据。读取/写入控制电路326可以由读取/写入控制电路170实现。
[0107]
纠错电路334可以基于纠错码对要写入选择的存储单元mc中的写入数据执行编码操作。纠错电路334可以基于纠错码来对从选择的存储单元mc读取的读取数据执行解码操作。纠错电路334可以检测读取数据的错误，可以计算读取数据的错误计数(例如，错误(或失败)位的数量)，可以确定读取数据的错误是否可纠正，或者可以纠正读取数据的错误。纠错电路334可以将读取的数据的错误计数提供给数据处理电路333。例如，数据处理电路333可以将由纠错电路334编码的写入数据提供给选择的板控制电路320。数据处理电路333可以输出包括由纠错电路334解码的读取数据在内的数据“data”。
[0108]
接通单元计数器335可以基于从选择的存储单元mc输出的读取数据来计算选择的存储单元mc的接通单元的数量。接通单元计数器335可以将接通单元的数量提供给数据处理电路333。接通单元计数器335可以不包括在存储器件300中。随机化器336可以对要写入选择的存储单元mc的写入数据执行随机化操作。随机化器336可以对从选择的存储单元mc读取的读取数据执行去随机化操作。例如，当存储单元mc中的每一个存储数字逻辑值“0”和“1”之一时，随机化器336可以调整要写入选择的存储单元mc中的写入数据的1与0的比率。
随机化器336可以计算读取数据的1与0的比率。例如，随机化器336可以识别写入数据的1与0的比率和读取数据的1与0的比率是否不同。随机化器336可以将关于以上比率的信息提供给数据处理电路333。随机化器336可以不包括在存储器件300中。
[0109]
寄存器337可以存储关于存储器件300的各种信息。例如，寄存器337可以存储以下信息：由纠错电路334执行的操作的结果、由纠错电路334计算的错误计数、由接通单元计数器335计算的接通单元的数量、关于由随机化器336计算的比率的信息、未选择的位线中要被偏置的位线的数量、未选择的位线中要被浮置的位线的数量、未选择的字线中要被偏置的字线的数量、以及未选择的字线中要被浮置的字线的数量。
[0110]
电压发生器338可以通过使用提供给存储器件300的电源电压来产生要在存储器件300中使用的各种电压，并且可以将产生的电压提供给存储器件300的组件310、320和331至338。提供给存储器件300的电源电压可以包括vdd、vpp、gnd等。在存储器件300中使用的各种电压可以包括要施加到未选择的位线的非选择位线电压、要施加到未选择的字线的非选择字线电压、读取操作或写入操作中的选择电压(或预充电电压)的电平、浮置电压的电平、偏置电压的电平、由感测放大器323使用的参考电压电平vref等。
[0111]
图15是示出应用了根据本发明构思的实施例的存储器件的电子设备的框图。电子设备1000可以被称为“计算系统”、“存储系统”、“电子系统”或“通信系统”。例如，电子设备1000中的每一个可以是台式计算机、膝上型计算机、平板计算机、移动设备、智能手机、个人数字助理(pda)、便携式多媒体播放器(pmp)、可穿戴设备、视频游戏机、工作站、服务器、能够使用或支持由移动行业处理器接口(mipi)联盟提出的接口协议的数据处理设备、家用电器、黑匣子、无人机等。
[0112]
参考图15，电子设备1000可以包括主机1100和存储模块1200。主机1100可以与存储模块1200交换数据。例如，主机1100可以包括一个或多个核。主机1100可以包括控制存储模块1200的存储控制器。存储控制器可以通过通道ch将命令cmd、地址add和数据“data”中的至少一个发送给存储模块1200，或者可以通过通道ch接收来自存储模块1200的数据“data”。
[0113]
存储模块1200可以包括存储器件1300。在电子设备1000中，存储模块1200的数量和附接到一个存储模块1200的存储器件1300的数量不限于图15的示例。存储模块1200可以是单列直插式模块(simm)或双列直插式存储模块(dimm)。存储器件1300可以包括以下至少一个：参考图1、图13和图14所描述的存储器件100至300、静态随机存取存储器(sram)器件、动态ram(dram)器件、晶闸管ram(tram)器件、nand闪存器件、nor闪存器件、电阻ram(rram)、以及铁电ram(fram)，并且存储器件1300的类型的数量可以是一种或多种。例如，存储模块1200可以是simm、dimm、带寄存器的dimm(rdimm)、低负载dimm(lrdimm)、非缓冲dimm(udimm)、全缓冲dimm(fb-dimm)、小外形dimm(so-dimm)、非易失性dimm(nvdimm)等。
[0114]
存储模块1200可以通过ddr接口连接到主机1100。在实施例中，ddr接口可以符合联合电子设备工程委员会(jedec)的存储器标准规范。同时，存储模块1200可以基于ddr接口连接到主机1100。然而，本发明构思不限于此。存储模块1200可以通过除ddr接口之外的各种类型的通信接口连接到主机1100。例如，通信接口可以包括非易失性存储器快速(nvme)接口、外围组件互连快速(pcie)接口、串行连接(sata)接口、小型计算机系统接口(scsi)、串行连接scsi(sas)、连接通用存储总线(usb)的scsi(uas)、互联网小型计算机系
统接口(iscsi)、光纤通道接口和以太网光纤通道(fcoe)。
[0115]
图16是示出根据本发明构思的示例性实施例的计算系统的框图。参考图16，电子设备2000包括主机2100和存储设备2200。主机2100可以与存储设备2200交换数据。存储设备2200可以包括控制器2210，控制器2210包括片上存储器2215、存储器件2220和缓冲存储器2216。控制器2210可以处理主机2100的请求，可以执行加载到片上存储器2215上的程序，并且可以控制存储器件2220。片上存储器2215、缓冲存储器2216和存储器件2220可以包括以下至少一个：参考图1和图14描述的存储器件100和存储器件200、sram器件、dram器件、tram器件、nand闪存器件、nor闪存器件、rram器件、fram器件和mram器件。
[0116]
在实施例中，在存储器件2220是nand闪存设备并且缓冲存储器2216是参考图1、图13和图14描述的存储器件100、200和300之一的情况下，缓冲存储器2216可以对存储器件2220的元数据进行存储。例如，存储设备2200可以是固态驱动器(ssd)设备、能够与电子设备2000附接或从其分离的存储卡、安全数字(sd)卡、嵌入式多媒体卡(emmc)、通用闪存(ufs)卡等。
[0117]
根据本发明构思的至少一个示例性实施例的存储器件可以减小在与选择的存储单元相关联的读取或写入操作中在未选择的存储单元处流动的泄漏电流，从而可以改善存储单元的可靠性或耐久性。
[0118]
根据本发明构思的至少一个示例性实施例的存储模块可以通过将与选择的存储单元邻近的存储单元偏置来降低功率消耗。
[0119]
尽管已经参考本发明的示例性实施例描述了本发明的构思，但是对于本领域普通技术人员显而易见的是，在不脱离本发明构思的精神和范围的情况下，可以对本发明进行各种改变和修改。