非易失性存储器及其工作方法与流程

1.本发明涉及半导体集成电路领域，尤其涉及一种非易失性存储器及其工作方法。


背景技术：

2.静态随机存储器采用静态存储方式，以双稳态锁存单元作为存储单元，具有读写速度快、功耗低的优点。同时，无需配合内存刷新电路可以提高电路工作的速度和效率。
3.但是，静态随机存储器存在着在掉电后数据无法保存的问题。为解决该问题，现有技术中将静态随机存储器与非易失性存储器进行结合，采用非易失性存储器对静态随机存储器内所存储的数据进行保存，以确保掉电后数据不丢失。
4.但是，现有的非易失性存储器存着着功耗较高的问题。


技术实现要素：

5.本发明解决的问题是如何降低非易失性存储器的功耗。
6.本发明提供了一种非易失性存储器，所述非易失性存储器包括：
7.第一位线；
8.第二位线；
9.控制单元，所述控制单元具有第一控制连接端和第二控制连接端，第一控制连接端与所述第二位线连接；
10.锁存单元，所述锁存单元具有第一锁存节点和第二锁存节点，所述第一位线用于调节第一锁存节点的电位信号，所述第二位线用于调节第二锁存节点的电位信号；
11.所述锁存单元包括阻变式随机存储单元和一个上拉晶体管，所述阻变式随机存储单元具有相对的第一连接端和第二连接端，第一连接端和上拉晶体管的栅极与第一锁存节点连接，所述第二连接端和上拉晶体管的第一源漏端连接并与所述第二控制连接端连接，上拉晶体管的第二源漏端与所述第二锁存节点连接；
12.所述控制单元用于根据所述第二位线的电位信号调节第二连接端的电位进而改变阻变式随机存储单元的阻值状态。
13.可选地，所述上拉晶体管为p型mos晶体管。
14.可选地，所述非易失性存储器还包括：
15.第一传输晶体管，所述第一传输晶体管的第一源漏端与所述第一位线连接，第一传输晶体管的第二源漏端与第一锁存节点连接；
16.第二传输晶体管，所述第二传输晶体管的第一源漏端与所述第二位线连接，第二传输晶体管的第二源漏端与第二锁存节点连接。
17.可选地，所述非易失性存储器还包括：
18.字线，所述字线分别与所述第一传输晶体管的栅极和第二传输晶体管的栅极连接。
19.可选地，所述锁存单元还包括第一下拉晶体管和第二下拉晶体管；
20.所述第一下拉晶体管的栅极与所述第二锁存节点连接，所述第一下拉晶体管的第一源漏端接地线，所述第一下拉晶体管的第二源漏端与第一锁存节点连接；
21.所述第二下拉晶体管的栅极与所述第一锁存节点连接，所述第二下拉晶体管的第一源漏端接地线，所述第二下拉晶体管的第二源漏端与所述第二锁存节点连接。
22.可选地，第一下拉晶体管和第二下拉晶体管为n型mos晶体管。
23.可选地，所述非易失性存储器还包括：电源线；第二连接端和上拉晶体管的第一源漏端与所述电源线连接。
24.可选地，所述控制单元包括n型mos晶体管；
25.所述控制单元的栅极与所述控制信号耦接；
26.所述第一控制连接端为所述控制单元的源极，所述第二控制连接端为所述控制单元的漏极，或者，所述第一控制连接端为所述控制单元的漏极，所述第二控制连接端为所述控制单元的源极。
27.本发明实施例还提供了一种如上述任一项所述的非易失性存储器的工作方法，所述方法包括：
28.当写入“1”数据时，第一位线的电位信号为逻辑高电平信号，第二位线的电位信号为逻辑低电平信号，所述控制单元根据第二位线的电位信号拉低第二连接端的电位，使得所述阻变式随机存储单元呈高阻状态；
29.当写入“0”数据时，第一位线的电位信号为逻辑低电平信号，第二位线的电位信号为逻辑高电平信号，所述控制单元根据第二位线的电位信号拉高第二连接端的电位，使得所述阻变式随机存储单元呈低阻状态。
30.可选地，所述方法包括：
31.当确定所述阻变式随机存储单元处于高阻状态时，读取所述阻变式随机存储单元中存储的数据为“1”；
32.当确定所述阻变式随机存储单元为低阻状态时，读取所述阻变式随机存储单元中存储的数据为“0”。
33.与现有技术相比，本发明的技术方案具有以下优点：
34.上述的方案，所述锁存单元仅采用一个阻变式随机存储单元和一个上拉晶体管，即可实现数据的非易失性存储，与采用两个阻变式随机存储单元的非易失性存储器相比，可以有效降低非易失性存储器的功耗，并可以提高非易失性存储器的集成度。
附图说明
35.图1为现有技术中的一种非易失性存储器的电路结构示意图；
36.图2是本发明实施例中的一种非易失性存储器的电路结构示意图。
具体实施方式
37.由背景技术可知，现有的非易失性存储器存在着功耗较高的问题。
38.参见图1，一种非易失性存储器，包括静态随机存储器11、第一控制单元12、第二控制单元13、第一阻变式随机存储单元14和第二阻变式随机存储单元15。
39.所述静态随机存储器11包括双稳态锁存单元、第一传输晶体管和第二传输晶体
管。其中，所述双稳态锁存单元具有第一锁存节点q和第二锁存节点qb，且包括第一上拉晶体管pm1、第二上拉晶体管pm2、第一下拉晶体管nm1和第二下拉晶体管nm2。第一上拉晶体管pm1、第二上拉晶体管pm2为p型mos晶体管，所述第一下拉晶体管nm1和第二下拉晶体管nm2为n型mos晶体管。所述第一上拉晶体管pm1的栅极与所述第二锁存节点qb耦接，所述第一上拉晶体管pm1的源极与预设的电源电压vcc耦接，所述第一上拉晶体管pm1的漏极与所述第一锁存节点q耦接；所述第二上拉晶体管pm2的栅极与所述第一锁存节点q耦接，所述第二上拉晶体管pm2的源极与电源电压vcc耦接，所述第二上拉晶体管pm2的漏极与所述第二锁存节点qb耦接；所述第一下拉晶体管nm1的栅极与所述第二锁存节点qb耦接，所述第一下拉晶体管nm1的源极接地，所述第一下拉晶体管nm1的漏极与所述第一锁存节点q耦接；所述第二下拉晶体管nm2的栅极与所述第一锁存节点q耦接，所述第二下拉晶体管nm2的源极接地，所述第二下拉晶体管nm2的漏极与所述第二锁存节点qb耦接。
40.第一传输晶体管nm3的栅极与字线wl耦接，所述第一传输晶体管nm3的源极与所述位线bl耦接，第一传输晶体管nm3的漏极与所述第一锁存节点q耦接。第二传输晶体管nm4的栅极与所述字线wl耦接，所述第二传输晶体管nm4的源极与所述第二位线blb耦接，第二传输晶体管nm4的漏极与所述第二锁存节点qb耦接。
41.所述第一控制单元12包括n型mos晶体管。其中，所述第一控制单元12的栅极与预设的开关控制信号swl耦接，所述第一控制单元12的源极与所述位线bl耦接，所述第一控制单元12的漏极与所述第一阻变式随机存储单元14的第一连接端耦接；所述第一阻变式随机存储单元14的第二连接端与所述第一锁存节点q耦接。
42.所述第二控制单元13包括n型mos晶体管。其中，所述第二控制单元13的栅极与所述开关控制信号swl耦接，所述第二控制单元13的源极与所述第二位线blb耦接，所述第二控制单元13的漏极与所述第二阻变式随机存储单元15的第一连接端耦接；所述第二阻变式随机存储单元15的第二连接端与所述第二锁存节点qb耦接。
43.但是，上述的非易失性存储器采用两个阻变式随机存储单元与一个静态随机存储器实现数据的非易失性存储，存在着功耗高、漏电大、器件密度小的问题。
44.为解决上述问题，本发明实施例提供了一种非易失性存储器，包括第一位线；第二位线；控制单元，所述控制单元具有第一控制连接端和第二控制连接端，第一控制连接端与所述第二位线连接；锁存单元，所述锁存单元具有第一锁存节点和第二锁存节点，所述第一位线用于调节第一锁存节点的电位信号，所述第二位线用于调节第二锁存节点的电位信号；所述锁存单元包括阻变式随机存储单元和一个上拉晶体管，所述阻变式随机存储单元具有相对的第一连接端和第二连接端，第一连接端和上拉晶体管的栅极与第一锁存节点连接，所述第二连接端和上拉晶体管的第一源漏端连接并与所述第二控制连接端连接，上拉晶体管的第二源漏端与所述第二锁存节点连接；所述控制单元用于根据所述第二位线的电位信号调节第二连接端的电位进而改变阻变式随机存储单元的阻值状态。
45.本发明实施例提供的非易失性存储器中，采用一个阻变式随机存储单元实现数据的非易失性存储，可以降低非易失性存储器的功耗，降低漏电电流，并可以提高非易失性存储器的集成度。
46.图2示出了本发明实施例中的一种非易失性存储器的电路结构示意图。参见图2，本发明实施例中的一种非易失性存储器，包括第一位线bl、第二位线blb、锁存单元21和控
制单元22。其中：
47.第一位线bl所接收的电位信号和第二位线blb所接收的电位信号相反。例如，当第一位线bl所接收的电位信号为逻辑高电平信号时，所述第二位线blb所接收的电位信号为逻辑低电平信号；当第一位线bl所接收的电位信号为逻辑低电平信号时，所述第二位线blb所接收的电位信号为逻辑高电平信号。
48.锁存单元21具有第一锁存节点q和第二锁存节点qb。其中，所述第一锁存节点q的电位信号在所述第一位线bl的电位信号的调节下进行变化，所述第二锁存节点qb在第二位线blb的电位信号的调节下进行变化，且第一锁存节点q的电位信号与第二锁存节点qb的电位信号相反。
49.所述锁存单元21包括阻变式随机存储单元r和上拉晶体管pm1。其中，所述阻变式随机存储单元r具有相对的第一连接端和第二连接端；所述上拉晶体管pm1具有栅极、第一源漏端和第二源漏端。所述阻变式随机存储单元r的第一连接端和上拉晶体管pm1的栅极与第一锁存节点q连接，所述阻变式随机存储单元r的第二连接端分别与上拉晶体管pm1的第一源漏端和所述控制单元22连接，上拉晶体管pm1的第二源漏端与所述第二锁存节点qb连接。
50.本实施例中，上拉晶体管pm1为p型mos晶体管。
51.本实施例中，所述锁存单元21还包括第一下拉晶体管nm1和第二下拉晶体管nm2，且第一下拉晶体管nm1和第二下拉晶体管nm2均为n型mos晶体管。其中，所述第一下拉晶体管nm1的栅极与所述第二锁存节点qb连接，所述第一下拉晶体管nm1的第一源漏端接地线，所述第一下拉晶体管nm1的第二源漏端与第一锁存节点q连接；所述第二下拉晶体管nm2的栅极与所述第一锁存节点q连接，所述第二下拉晶体管的第一源漏端接地线，所述第二下拉晶体管nm2的第二源漏端与所述第二锁存节点qb连接。
52.所述控制单元22具有第一控制连接端和第二控制连接端。所述控制单元22的第一控制连接端与所述第二位线blb连接，所述控制单元22的第二控制连接端分别与上拉晶体管pm1的第一源漏端和所述阻变式随机存储单元r的第二连接端耦接。所述控制单元22用于根据所述第二位线blb的电位信号调节阻变式随机存储单元r的第二连接端的电位，进而改变阻变式随机存储单元r的阻值状态。本实施例中，所述控制单元22包括n型mos晶体管；所述控制单元22的栅极与预设的控制信号swl耦接；所述第一控制连接端为所述控制单元22的源极，所述第二控制连接端为所述控制单元22的漏极，或者，所述第一控制连接端为所述控制单元22的漏极，所述第二控制连接端为所述控制单元22的源极。
53.本实施例中，所述非易失性存储器还包括第一传输晶体管nm3和第二传输晶体管nm4，且第一传输晶体管nm3和第二传输晶体管nm4均为n型mos晶体管。其中：
54.所述第一传输晶体管nm3的第一源漏端与所述第一位线bl耦接，所述第一传输晶体管nm3的第二源漏端与所述第一锁存节点q耦接。
55.第二传输晶体管nm4的第一源漏端与所述第二位线blb耦接，第二传输晶体管nm4的第二源漏端与所述第二锁存节点qb耦接。第二传输晶体管nm4用于在所述字线wl的控制下，将所述第二位线blb上的电位信号传输至所述第二锁存节点qb。
56.本实施例中，所述非易失性存储器还包括字线wl；字线wl分别与所述第一传输晶体管nm3的栅极和第二传输晶体管nm4的栅极连接。
57.本实施例中，所述非易失性存储器还包括电源线pl；所述电源线pl分别与所述阻变式随机存储单元r的第二连接端和上拉晶体管pm1的第一源漏端连接。
58.下面将对上述的非易失性存储器的工作原理进行详细的介绍。
59.当向所述非易失性存储器中写入数据“1”时，所述第一位线bl为逻辑高电平信号，第二位线blb的电位信号为逻辑低电平信号，所述字线wl为逻辑高电平信号。此时，第一传输晶体管nm3和第二传输晶体管nm4导通，第一锁存节点q被第一位线bl上拉至逻辑高电平，第二锁存节点qb被第二位线blb下拉至逻辑低电平，所述阻变式随机存储单元r的第一连接端为逻辑高电平信号。与此同时，预设的控制信号swl为逻辑高电平信号，控制单元22导通。当控制单元22导通时，电源线pl被第二位线blb下拉至逻辑低电平；当电源线pl为逻辑低电平信号时，所述阻变式随机存储单元r的第二连接端为逻辑低电平信号。因此，所述阻变式随机存储单元r从低阻状态转变为高阻状态，数据“1”被写入阻变式随机存储单元r中。
60.在上述的写入数据“1”的过程中，第一锁存节点q为逻辑高电平信号，第二锁存节点qb为逻辑低电平信号，电源线pl为逻辑低电平信号。此时，锁存单元21中的上拉晶体管pm1和第一下拉晶体管nm1截止，第二下拉晶体管nm2导通，则第二锁存节点qb在第二下拉晶体管nm2的下拉作用下，保持在逻辑低电平的状态。
61.当向所述非易失性存储器中写入数据“0”时，所述第一位线bl为逻辑低电平信号，所述第二位线blb为逻辑高电平信号，所述字线wl为逻辑高电平信号。此时，第一传输晶体管nm3和第二传输晶体管nm4均导通，第一锁存节点q被第一位线bl下拉至逻辑低电平，第二锁存节点qb被第二位线blb上拉至逻辑高电平，所述阻变式随机存储单元r的第一连接端为逻辑低电平信号。与此同时，所述控制信号swl为逻辑高电平信号，则控制单元22导通。当控制单元22导通时，电源线pl被第二位线blb上拉至逻辑高电平；当电源线pl为逻辑高电平信号时，所述阻变式随机存储单元r的第二连接端为逻辑高电平信号，所述阻变式随机存储单元r从高阻状态转变为低阻状态，数据“0”被写入阻变式随机存储单元r中。
62.在上述的写入数据“0”的过程中，第一锁存节点q为逻辑低电平信号，第二锁存节点qb为逻辑高电平信号，且电源线pl为逻辑高电平信号，锁存单元21中的上拉晶体管pm1和第一下拉晶体管nm1导通，且第二下拉晶体管nm2截止，则第一锁存节点q在第一下拉晶体管nm1的下拉作用下保持在逻辑低电平的状态，第二锁存节点qb在上拉晶体管pm1的上拉作用下保持在逻辑高电平的状态。
63.由于在掉电时，已经成功向阻变式随机存储单元r写入数据“1”或“0”。其中，当写入数据“1”时，阻变式随机存储单元r为高阻态；当写入数据“0”时，阻变式随机存储单元r为低阻态。因阻变式随机存储单元r在上一次写入数据“0”或“1”时被编程至高阻状态或低阻状态，当本发明实施例中的非易失性存储器从睡眠模式中唤醒或在电源毛刺(power glitch)信号的触发下，通过阻变式随机存储单元r当前所处的阻值状态便可以将阻变式随机存储单元r中存储的数据恢复。具体地，当确定所述阻变式随机存储单元r当前所处的阻值状态为高阻状态时，读取所述阻变式随机存储单元r中存储的数据为“1”；当确定所述阻变式随机存储单元r当前所处的阻值状态为低阻状态时，读取所述阻变式随机存储单元r中存储的数据为“0”。
64.本发明实施例中的上述的方案，通过采用一个阻变式随机存储单元r便可以实现数据的非易失性存储，与采用两个阻变式随机存储单元r的非易失性存储器相比，可以有效
降低非易失性存储器的功耗，漏电流小，且非易失性存储器的集成度得到提高。
65.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。