控制器、存储器系统及其操作方法与流程

相关申请的交叉引用

本申请要求于2019年6月27日提交的申请号为10-2019-0076934的韩国申请的优先权，其通过引用整体并入本文。

各个实施例总体涉及一种半导体装置，并且更特别地，涉及一种控制器、包括该控制器的存储器系统及其操作方法。

背景技术：

近年来，计算机环境的范例变为几乎可以随时随地使用计算机系统的普适计算。因此，诸如移动电话、数码相机和膝上型计算机的便携式电子设备的使用已经迅速增加。通常，便携式电子设备使用采用存储器装置的存储器系统。存储器系统可以用于将数据存储在便携式电子设备中。

使用存储器装置的存储器系统不具有机械驱动单元，表现出良好的稳定性和耐用性、较快的信息访问速率以及低功耗。这样的存储器系统可以包括通用串行总线(usb)存储器装置、具有各种接口的存储卡、通用闪存(ufs)装置、固态驱动器(ssd)等。

技术实现要素：

所提供的本公开的实施例能够改善存储器系统的交错性能。

在本公开的实施例中，一种存储器系统可以包括：非易失性存储器装置；以及控制器，被配置为控制非易失性存储器装置。非易失性存储器装置可以包括：第一数据存储区域，其中的存储器单元在第一模式下存储一位数据；以及第二数据存储区域，其中的存储器单元在第二模式下存储两位或更多位数据。控制器可以控制非易失性存储器装置以在第二模式下对第一数据存储区域和第二数据存储区域执行读取操作。控制器将通过读取操作从第一数据存储区域读取的第一数据解码为第一模式的数据。控制器将通过读取操作从第二数据存储区域读取的第二数据解码为第二模式的数据。第一数据是基于用于读取第二模式的数据的多个读取电压之中的、最接近用于读取第一模式的数据的读取电压的读取电压的读取操作的结果。

在本公开的实施例中，控制非易失性存储器装置的控制器可以包括：处理器，被配置为控制非易失性存储器装置在第二模式下对存储器单元在第一模式下存储一位数据的第一数据存储区域以及存储器单元在第二模式下存储两位或更多位数据的第二数据存储区域执行读取操作；以及错误校正码(ecc)引擎，被配置为将通过读取操作从第一数据存储区域读取的第一数据解码为第一模式的数据，并且将通过读取操作从第二数据存储区域读取的第二数据解码为第二模式的数据。第一数据是基于用于读取第二模式的数据的多个读取电压之中的、最接近用于读取第一模式的数据的读取电压的读取电压的读取操作的结果。

在本公开的实施例中，一种存储器系统的操作方法，该存储器系统包括非易失性存储器装置以及被配置为控制非易失性存储器装置的控制器，该方法可以包括：由非易失性存储器装置在第二模式下，对存储器单元在第一模式下存储一位数据的第一数据存储区域和存储器单元在第二模式下存储两位或更多位数据的第二数据存储区域执行读取操作；由控制器将通过读取操作从第一数据存储区域读取的第一数据解码为第一模式的数据；并且由控制器将通过读取操作从第二数据存储区域读取的第二数据解码为第二模式的数据。第一读取结果可以是基于用于读取第二读取模式的多个读取电压之中的、与用于读取第一模式数据的读取电压具有最小差值的读取电压的读取结果。

在本公开的实施例中，一种控制非易失性存储器装置的控制器的操作方法可以包括：控制非易失性存储器装置在第二模式下，对存储器单元在第一模式下存储一位数据的第一数据存储区域以及存储器单元在第二模式下存储两位或更多位数据的第二数据存储区域执行读取操作；将通过读取操作从第一数据存储区域读取的第一数据解码为第一模式的数据；并且将通过读取操作从第二数据存储区域读取的第二数据解码为第二模式的数据。第一数据是基于用于读取第二模式的数据的多个读取电压之中的、最接近用于读取第一模式的数据的读取电压的读取电压的读取操作的结果。

在本公开的实施例中，一种控制器的操作方法，该控制器用于控制存储器装置，该存储器装置包括具有单层单元的第一存储区域和具有多层单元的第二存储区域，第一存储区域和第二存储区域共享通路，该方法可以包括：控制存储器装置根据通路交错方案，通过使用用于多层单元的读取电压之中的一个或多个，从第一区域和第二区域分别读出第一数据和第二数据；并且根据用于单层单元的错误校正方案对第一数据进行错误校正，并且根据用于多层单元的错误校正方案对第二数据进行错误校正。

根据本公开的实施例，可以改善存储器系统的交错性能。

这些和其它的特征、方面和实施例在以下标题为“具体实施方式”的部分中进行描述。

附图说明

从以下结合附图的详细描述中，将更清楚地理解本公开的主题的上述和其它方面、特征和优点，其中：

图1是示出根据本公开的实施例的存储器系统的配置的示图；

图2至图5是用于描述根据本公开的实施例的存储器系统的操作方法的示图；

图6是示出根据本公开的实施例的包括固态驱动器(ssd)的数据处理系统的示图；

图7是示出图6中的控制器的配置的示图；

图8是示出根据本公开的实施例的包括存储器系统的数据处理系统的示图；

图9是示出根据本公开的实施例的包括存储器系统的数据处理系统的示图；

图10是示出根据本公开的实施例的包括存储器系统的网络系统的示图；以及

图11是示出根据本公开的实施例的存储器系统中包括的非易失性存储器装置的示图。

具体实施方式

将参照附图更详细地描述本发明的各个实施例。附图是各个实施例和中间结构的示意图。这样，由于例如制造技术和/或公差导致的图示的配置和形状的变化是可以预期的。因此，所描述的实施例不应被解释为限于本文示出的特定配置和形状，而是可以包括不脱离如所附权利要求书中限定的本发明的精神和范围的配置和形状上的偏差。

本文参考本发明的理想实施例的截面图和/或平面图来描述本发明。然而，本发明的实施例不应被解释为限制发明构思。尽管将示出和描述本发明的一些实施例，但是本领域的普通技术人员将理解，可以在不脱离本发明的原理和精神的情况下对这些实施例进行改变。

图1是示出根据本发明的实施例的存储器系统10的配置的示图。

参照图1，根据实施例的存储器系统10可以存储待由诸如以下的主机20访问的数据：移动电话、mp3播放器、膝上型计算机、台式计算机、游戏机、电视(tv)、车载信息娱乐系统等。

根据联接到主机20的接口协议，存储器系统10可以被制造为各种类型的存储装置中的任意一种。例如，存储器系统10可以被配置为诸如以下的各种类型的存储装置中的任意一种：固态驱动器(ssd)，mmc、emmc、rs-mmc和微型mmc形式的多媒体卡，sd、迷你sd和微型sd形式的安全数字卡，通用串行总线(usb)存储装置，通用闪存(ufs)装置，个人计算机存储卡国际协会(pcmcia)卡型存储装置，外围组件互连(pci)卡型存储装置，高速pci(pci-e)卡型存储装置，紧凑型闪存(cf)卡，智能媒体卡，记忆棒等。

存储器系统10可以被制造为各种类型的封装中的任意一种。例如，存储器系统10可以被制造为诸如以下的各种类型的封装中的任意一种：堆叠封装(pop)、系统级封装(sip)、片上系统(soc)、多芯片封装(mcp)、板上芯片(cob)、晶圆级制造封装(wfp)和晶圆级堆叠封装(wsp)。

存储器系统10可以包括非易失性存储器装置100和控制器200。

非易失性存储器装置100可以作为存储器系统10的存储介质而操作。根据存储器单元，非易失性存储器装置100可以包括诸如以下的各种类型的非易失性存储器装置中的任意一种：nand闪速存储器装置、nor闪速存储器装置、使用铁电电容器的铁电随机存取存储器(fram)、使用隧道磁阻(tmr)层的磁性随机存取存储器(mram)、使用硫族化物合金的相变随机存取存储器(pram)以及使用过渡金属化合物的电阻式随机存取存储器(reram)。

尽管在图1中已经示出了存储器系统10包括一个非易失性存储器装置100，但是存储器系统10可以包括多个非易失性存储器装置100，并且本公开可以等同地应用于包括多个非易失性存储器装置100的存储器系统10。

下面参照图11将详细描述的非易失性存储器装置100可以包括存储器单元阵列110，存储器单元阵列110包括布置在多个字线wl1至wlm和多个位线bl1至bln彼此交叉的区域中的多个存储器单元mc。存储器单元阵列110可以包括多个存储块，并且多个存储块中的每一个可以包括多个页面。

例如，存储器单元阵列中的每个存储器单元可以是其中将存储单个位数据(例如，1位数据)的单层单元(slc)和其中将存储2位或更多位数据的多层单元(mlc)。mlc可以存储2位数据、3位数据、4位数据等。通常，其中将存储2位数据的存储器单元可以被称为mlc，其中将存储3位数据的存储器单元可以被称为三层单元(tlc)，并且其中将存储4位数据的存储器单元可以被称为四层单元(qlc)。然而，其中将存储2位或更多位数据的存储器单元可以被统称为mlc。

存储器单元阵列110可以包括slc和mlc的至少一个或多个存储器单元。存储器单元阵列110可以包括以二维(2d)水平结构布置的存储器单元或以3d垂直结构布置的存储器单元。

控制器200可以通过驱动加载到存储器230中的固件或软件来控制存储器系统10的全部操作。控制器200可以解码并驱动代码型指令或算法，诸如固件或软件。控制器200可以利用硬件或者硬件和软件的组合来实施。

控制器200可以包括主机接口210、处理器220、存储器230、存储器接口240和错误校正码(ecc)引擎250。

主机接口210可以根据主机20的协议在主机20和存储器系统10之间执行接口连接。例如，主机接口210可以通过usb协议、ufs协议、mmc协议、并行高级技术附件(pata)协议、串行高级技术附件(sata)协议、小型计算机系统接口(scsi)协议、串列scsi(sas)协议、pci协议和pci-e协议之中的任意协议与主机20通信。

处理器220可以被配置为微控制单元(mcu)和中央处理单元(cpu)。处理器220可以处理从主机20传输的请求。为了处理从主机20传输的请求，处理器220可以驱动加载到存储器230中的代码型指令或算法(例如，固件)，并控制诸如主机接口210、存储器230和存储器接口240的内部功能块以及非易失性存储器装置100。

处理器220可以基于从主机20传输的请求生成用于控制非易失性存储器装置100的操作的控制信号，并且通过存储器接口240将所生成的控制信号提供到非易失性存储器装置100。

存储器230可以由诸如动态随机存取存储器(dram)或静态随机存取存储器(sram)的随机存取存储器来配置。存储器230可以存储由处理器220驱动的固件。存储器230还可以存储驱动固件所需的数据(例如，元数据)。例如，存储器230可以作为处理器220的工作存储器而操作。

在实施例中，存储器230可以包括用于各种目的的区域，诸如将存储闪存转换层(ftl)的区域、用作用于对与从主机20提供的请求相对应的命令进行排队的命令队列(cmdq)的区域、用作将临时存储写入数据的写入数据缓冲器的区域、用作将临时存储读取数据的读取数据缓冲器的区域以及用作高速缓存映射数据的映射高速缓存缓冲器的区域。

存储器接口240可以根据处理器220的控制来控制非易失性存储器装置100。存储器接口240可以指存储器控制器。存储器接口240可以向非易失性存储器装置100提供控制信号。控制信号可以包括用于控制非易失性存储器装置100的命令、地址、操作控制信号等。存储器接口240可以将存储在数据缓冲器中的数据提供到非易失性存储器装置100，或者将从非易失性存储器装置100传输的数据存储在数据缓冲器中。

ecc引擎250可以通过对从主机20提供的写入数据执行ecc编码来生成奇偶校验，并且使用奇偶校验对从非易失性存储器装置100读出的读取数据执行ecc解码。

图2至图3是描述根据实施例的存储器系统的操作方法的示图。

在图2中，标注(a)示出了在一个存储器单元存储一位数据的slc模式下存储器单元的阈值电压分布的示例，标注(b)示出了在一个存储器单元存储两位数据的mlc模式下存储器单元的阈值电压分布的示例，标注(c)示出了在一个存储器单元存储三位数据的tlc模式下存储器单元的阈值电压分布的示例。由于可以根据存储器系统10的使用目的、耐久性等在制造阶段或使用阶段中对阈值电压分布进行不同地设置，因此图2所示的阈值电压分布的三个示例可以仅仅是示例性的。

参照图2，在slc模式下，可能需要一个读取电压s_rv来划分两个阈值电压分布，例如，第一阈值电压分布状态0和第二阈值电压分布状态1。在mlc模式下，可能需要三个读取电压m_rv0、m_rv1和m_rv2来划分四个阈值电压分布状态0、状态1、状态2和状态3。在tlc模式下，可能需要七个读取电压t_rv0、t_rv1、t_rv2、t_rv3、t_rv4、t_rv5和t_rv6来划分八个阈值电压分布状态0、状态1、状态2、状态3、状态4、状态5、状态6和状态7。

通常，可以根据一个存储器单元中存储的数据的位的数量来改变阈值电压分布和读取电压。当在两个数据存储区域中包括的存储器单元中存储的数据的位的数量彼此不同时，例如当在slc模式下对第一数据存储区域进行编程并且在mlc模式下对第二数据存储区域进行编程时，可能无法以通路交错的方式同时对第一数据存储区域和第二数据存储区域执行读取操作。这是因为存储器系统10的控制器200必须控制非易失性存储器装置100彼此分开地执行slc模式下的读取操作和mlc模式下的读取操作。

从图2和图3可以看出，mlc模式的读取电压或tlc模式的读取电压可用于划分slc模式下的两个阈值电压分布。例如，可以看出，读取电压m_rv1可以用于划分在slc模式下编程的存储器单元的阈值电压分布是第一阈值电压状态还是第二阈值电压状态。

在根据实施例的存储器系统10中，非易失性存储器装置100可以对在第一模式(slc模式)下、在第二模式(mlc模式、tlc模式等)下编程的第一数据存储区域310执行读取操作，并且控制器200可以响应于主机20对在slc模式下编程的第一数据存储区域的读取请求，将作为读取操作的结果的读取数据解码为根据slc模式的数据(在下文中，为slc模式的数据)。因此，可以提供以通路交错的方式对在slc模式下编程的第一数据存储区域310和在mlc模式、qlc模式等模式下编程的第二数据存储区域同时执行读取操作的技术。

图4和图5是描述根据实施例的存储器系统的操作方法的示图。

参照图4，在操作s410中，存储器系统10可以从主机20接收读取命令。例如，参照图5，控制器200的主机接口210可以从主机20接收第一读取命令和第二读取命令。主机接口210可以通过总线bus将所接收的读取命令传输到处理器220。

在实施例中，第一读取命令可以是针对在第一模式(例如，slc模式)下编程的第一数据存储区域(例如，plane_0的slc)的读取命令，该第一模式操作以将一位数据存储在一个存储器单元中。

在实施例中，第二读取命令可以是针对在第二模式(例如，mlc模式、tlc模式、qlc模式等)下编程的第二数据存储区域(例如，plane_1的mlc)的读取命令，该第二模式操作以将两位或更多位数据存储在一个存储器单元中。

在操作s420中，存储器系统10可以对所接收的读取命令进行排队。例如，参照图5，处理器220可以将从主机20接收的第一读取命令和第二读取命令进行排队，以以通路交错的方式对第一数据存储区域(例如，plane_0的slc)和第二数据存储区域(例如，plane_1的mlc)同时执行读取操作。

在操作s430中，存储器系统10可以对第一数据存储区域(例如，plane_0的slc)和第二数据存储区域(例如，plane_1的mlc)执行读取操作。处理器220可以通过存储器接口240向非易失性存储器装置100传输信号，该信号控制在第二模式下对第一数据存储区域(例如，plane_0的slc)和第二数据存储区域(例如，plane_1的mlc)执行读取操作。在实施例中，处理器220可以向非易失性存储器装置100传输信号，该信号控制以通路交错的方式对第一数据存储区域(例如，plane_0的slc)和第二数据存储区域(例如，plane_1的mlc)执行读取操作。例如，参照图5，非易失性存储器装置100可以响应于处理器220的控制信号，基于第二模式的读取电压，读取第一数据存储区域(例如，plane_0的slc)和第二数据存储区域(例如，plane_1的mlc)中包括的存储器单元的阈值电压分布。非易失性存储器装置100可以通过通道ch，将从第一数据存储区域(例如，plane_0的slc)读取的第一读取数据和从第二数据存储区域(例如，plane_1的mlc)读取的第二读取数据以第二模式传输到存储器接口240。

在实施例中，非易失性存储器装置100可以根据处理器220的控制信号，对第一数据存储区域(例如，plane_0的slc)和第二数据存储区域(例如，plane_1的mlc)同时执行读取操作，并且首先将第一读取数据和第二读取数据中的任意一个读取数据，然后是另一读取数据传输到存储器接口240。这是因为，由于在第一数据存储区域310和第二数据存储区域320中共享一个通路330，第一读取数据和第二读取数据可能不被同时传输到存储器接口240。

在操作s440中，存储器系统10可以对从第一数据存储区域(例如，plane_0的slc)读取的第一读取数据和从第二数据存储区域(例如，plane_1的mlc)读取的第二读取数据进行解码。例如，参照图5，存储器接口240可以从非易失性存储器装置100接收第一读取数据和第二读取数据，并且通过总线bus将所接收的第一读取数据和第二读取数据传输到ecc引擎250。ecc引擎250可以将第一读取数据解码为第一模式的数据(例如，slc模式的数据)，并且将第二读取数据解码为第二模式的数据(例如，mlc模式、tlc模式、qlc模式等的数据)。

在实施例中，ecc引擎250可以具有用于对读取数据进行解码的单独参数。由于在第二模式下从在第一模式下被编程的第一数据存储区域读取第一读取数据，所以ecc引擎250可以具有用于将第一读取数据解码为第一模式的数据的参数值，该参数值与用于将第一模式下的结果解码为从在第一模式下编程的第一数据存储区域读取的第一模式的数据的参数值是分开的。

在实施例中，存储器230可以存储所解码的第一数据和第二数据。

在操作s450中，存储器系统10可以将与第一读取命令和第二读取命令相对应的数据传输到主机20。例如，参照图5，存储器230可以通过总线bus从ecc引擎250接收并存储所解码的第一数据和第二数据。主机接口210可以将存储在存储器230中的数据传输到主机20。

图6是示出根据实施例的包括固态驱动器(ssd)的数据处理系统的示例的框图。参照图6，数据处理系统2000可以包括主机2100和固态驱动器(ssd)2200。

ssd2200可以包括控制器2210、缓冲存储器装置2220、非易失性存储器装置2231至223n、电源2240、信号连接器2250以及电源连接器2260。

控制器2210可以控制ssd2200的全部操作。

缓冲存储器装置2220可以临时存储待被存储在非易失性存储器装置2231至223n中的数据。进一步，缓冲存储器装置2220可以临时存储从非易失性存储器装置2231至223n读出的数据。被临时存储在缓冲存储器装置2220中的数据可以根据控制器2210的控制被传输到主机2100或非易失性存储器装置2231至223n。

非易失性存储器装置2231至223n可以用作ssd2200的存储介质。非易失性存储器装置2231至223n可以通过多个通道ch1至chn分别与控制器2210联接。一个或多个非易失性存储器装置可以联接到一个通道。联接到一个通道的非易失性存储器装置可以联接到相同的信号总线和数据总线。

电源2240可以将通过电源连接器2260输入的电力pwr提供到ssd2200的内部。电源2240可以包括辅助电源2241。辅助电源2241可以在发生突然断电(spo)时供应电力以允许ssd2200正常终止。辅助电源2241可以包括能够对充电电力pwr的大容量电容器。

控制器2210可以通过信号连接器2250与主机2100交换信号sgl。信号sgl可以包括命令、地址、数据等。根据主机2100和ssd2200之间的接口方案，信号连接器2250可以被配置为各种类型的连接器。

图7是示出图6中示出的控制器的示例的框图。参照图7，控制器2210可以包括主机接口单元2211、控制单元2212、随机存取存储器2213、错误校正码(ecc)单元2214和存储器接口单元2215。

主机接口单元2211可以根据主机2100的协议提供主机2100和ssd2200之间接口连接。例如，主机接口单元2211可以通过sd、usb、mmc、嵌入式mmc(emmc)、pcmcia、pata、sata、scsi、sas、pci、pci-e和ufs协议中的任意一种与主机2100通信。另外，主机接口单元2211可以执行磁盘仿真功能，支持主机2100将ssd2200识别为通用存储器系统，例如，硬盘驱动器(hdd)。

控制单元2212可以分析和处理从主机2100输入的信号sgl。控制单元2212可以根据用于驱动ssd2200的固件或软件来控制内部功能块的操作。随机存取存储器2213可以用作用于驱动此类固件或软件的工作存储器。

ecc单元2214可以生成待被传输到非易失性存储器装置2231至223n的数据的奇偶校验数据。所生成的奇偶校验数据可以与该数据一起存储在非易失性存储器装置2231至223n中。ecc单元2214可以基于奇偶校验数据检测从非易失性存储器装置2231至223n读出的数据的错误。当所检测到的错误在可校正范围内时，ecc单元2214可以校正所检测到的错误。

根据控制单元2212的控制，存储器接口单元2215可以向非易失性存储器装置2231至223n提供诸如命令和地址的控制信号。存储器接口单元2215可以根据控制单元2212的控制与非易失性存储器装置2231至223n交换数据。例如，存储器接口单元2215可以将存储在缓冲存储器装置2220中的数据提供到非易失性存储器装置2231至223n，或者将从非易失性存储器装置2231至223n读出的数据提供到缓冲存储器装置2220。

图8是示出根据实施例的包括存储器系统的数据处理系统的示例的示图。参照图8，数据处理系统3000可以包括主机3100和存储器系统3200。

主机3100可以以诸如印刷电路板的板的形式来配置。尽管在图8中未示出，但是主机3100可以包括用于执行主机的功能的内部功能块。

主机3100可以包括连接端子3110，诸如插座、插槽或连接器。可以将存储器系统3200安装在连接端子3110上。

存储器系统3200可以以诸如印刷电路板的板的形式来配置。存储器系统3200可以指存储器模块或存储卡。存储器系统3200可以包括控制器3210、缓冲存储器装置3220、非易失性存储器装置3231和3232、电源管理集成电路(pmic)3240和连接端子3250。

控制器3210可以控制存储器系统3200的全部操作。控制器3210可以以与图7所示的控制器2210相同的方式来配置。

缓冲存储器装置3220可以临时存储待被存储在非易失性存储器装置3231和3232中的数据。进一步，缓冲存储器装置3220可以临时存储从非易失性存储器装置3231和3232读出的数据。临时存储在缓冲存储器装置3220中的数据可以根据控制器3210的控制被传输到主机3100或非易失性存储器装置3231和3232。

非易失性存储器装置3231和3232可以用作存储器系统3200的存储介质。

pmic3240可以将通过连接端子3250输入的电力提供到存储器系统3200的内部。pmic3240可以根据控制器3210的控制来管理存储器系统3200的电力。

连接端子3250可以联接到主机3100的连接端子3110。通过连接端子3250，可以在主机3100和存储器系统3200之间传送诸如命令、地址、数据等的信号以及电力。依照主机3100和存储器系统3200之间的接口方案，连接端子3250可以以各种类型来配置。连接端子3250可以设置在存储器系统3200的任意侧。

图9是示出根据实施例的包括存储器系统的数据处理系统的示例的框图。参照图9，数据处理系统4000可以包括主机4100和存储器系统4200。

主机4100可以以诸如印刷电路板的板的形式来配置。尽管在图9中未示出，但是主机4100可以包括用于执行主机的功能的内部功能块。

存储器系统4200可以以表面安装类型封装的形式来配置。存储器系统4200可以通过焊料球4250被安装到主机4100上。存储器系统4200可以包括控制器4210、缓冲存储器装置4220和非易失性存储器装置4230。

控制器4210可以控制存储器系统4200的全部操作。控制器4210可以以与图7所示的控制器2210相同的方式来配置。

缓冲存储器装置4220可以临时存储待被存储在非易失性存储器装置4230中的数据。进一步，缓冲存储器装置4220可以临时存储从非易失性存储器装置4230读出的数据。临时存储在缓冲存储器装置4220中的数据可以根据控制器4210的控制被传输到主机4100或非易失性存储器装置4230。

非易失性存储器装置4230可以用作存储器系统4200的存储介质。

图10是示出根据实施例的包括存储器系统的网络系统5000的示例的示图。参照图10，网络系统5000可以包括通过网络5500彼此联接的服务器系统5300和多个客户端系统5410至5430。

服务器系统5300可以响应于来自多个客户端系统5410至5430的请求服务数据。例如，服务器系统5300可以存储从多个客户端系统5410至5430提供的数据。在另一示例中，服务器系统5300可以向多个客户端系统5410至5430提供数据。

服务器系统5300可以包括主机5100和存储器系统5200。存储器系统5200可以被配置为图1所示的存储器系统10、图6所示的存储器系统2200、图8所示的存储器系统3200或图9所示的存储器系统4200。

图11是示出根据实施例的存储器系统中包括的非易失性存储器装置的示例的框图。参照图11，非易失性存储器装置100可以包括存储器单元阵列110、行解码器120、数据读取/写入块130、列解码器140、电压发生器150和控制逻辑160。

存储器单元阵列110可以包括存储器单元mc，存储器单元mc布置在字线wl1至wlm和位线bl1至bln彼此交叉的区域中。

行解码器120可以通过字线wl1至wlm与存储器单元阵列110联接。行解码器120可以根据控制逻辑160的控制进行操作。行解码器120可以对从外部装置(未示出)提供的地址进行解码。行解码器120可以基于解码结果选择并驱动字线wl1至wlm。例如，行解码器120可以将从电压发生器150提供的字线电压提供到字线wl1至wlm。

数据读取/写入块130可以通过位线bl1至bln与存储器单元阵列110联接。数据读取/写入块130可以包括对应于字线bl1至bln的读取/写入电路rw1至rwn。数据读取/写入块130可以根据控制逻辑160的控制进行操作。数据读取/写入块130可以根据操作模式作为写入驱动器或读出放大器而操作。例如，在写入操作中，数据读取/写入块130可以作为将从外部装置提供的数据存储在存储器单元阵列110中的写入驱动器而操作。在另一示例中，在读取操作中，数据读取/写入块130可以作为从存储器单元阵列110读出数据的读出放大器而操作。

列解码器140可以根据控制逻辑160的控制进行操作。列解码器140可以对从外部装置提供的地址进行解码。列解码器140可以基于解码结果，将数据输入/输出线(或数据输入/输出缓冲器)与数据读取/写入块130的、分别对应于位线bl1至bln的读取/写入电路rw1至rwn联接。

电压发生器150可以生成待用在非易失性存储器装置100的内部操作中的电压。可以将由电压发生器150生成的电压施加到存储器单元阵列110的存储器单元mc。例如，在编程操作中生成的编程电压可以被施加到待执行编程操作的存储器单元的字线。在另一示例中，在擦除操作中生成的擦除电压可以被施加到待执行擦除操作的存储器单元的阱区。在又一示例中，在读取操作中生成的读取电压可以被施加到待执行读取操作的存储器单元的字线。

控制逻辑160可以基于从外部装置提供的控制信号控制非易失性存储器装置100的全部操作。例如，控制逻辑160可以控制非易失性存储器装置100的操作，诸如非易失性存储器装置100读取操作、写入操作和擦除操作。

本发明的上述实施例旨在说明而不是限制本发明。各种替代方案和等同方案是可能的。本发明不受本文描述的实施方案限制。本发明也不限于任何特定类型的半导体器装置。鉴于本公开，其它添加、减少或修改对于本领域法人普通技术人员而言是显而易见的，并且旨在落入所附权利要求的范围内。