存储块以及存储器的制作方法

本发明涉及半导体技术领域，特别涉及一种存储块以及存储器。

背景技术

动态随机存取存储器(Dynamic Random Access Memory，DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管，晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连，字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。

DRAM可以分为双倍速率同步(Double Data Rate，DDR)动态随机存储器、GDDR(Graphics Double Data Rate)动态随机存储器、低功耗双倍速率同步(Low Power Double Data Rate，LPDDR)动态随机存储器。随着DRAM应用的领域越来越多，如DRAM越来越多的应用于移动领域，用户对于DRAM功耗指标的要求越来越高。

然而，目前的DRAM功耗仍然较高，难以满足低功耗需求。

技术实现要素：

本发明实施例提供一种存储块以及存储器，以解决存储器功耗大的问题。

为解决上述问题，本发明实施例提供一种存储块，包括：包括至少一个存储模块，每一所述存储模块包括：读写控制电路、列译码电路以及沿第一方向设置的若干个存储阵列，所述若干个存储阵列划分为至少一个第一单元以及至少一个第二单元；第一译码选择信号线，所述第一译码选择信号线电连接所述列译码电路以及所述第一单元内的所述存储阵列；第二译码选择信号线，所述第二译码选择信号线电连接所述列译码电路以及所述第二单元内的所述存储阵列；第一数据信号线，所述第一数据信号线用于电连接所述读写控制电路以及所述第一单元内的所述存储阵列；第二数据信号线，所述第二数据信号线用于电连接所述读写控制电路以及所述第二单元内的所述存储阵列。

另外，所述第一单元以及所述第二单元的数量均为一个；且所述第一单元以及所述第二单元均为高位地址单元，或者，所述第一单元以及所述第二单元均为低位地址单元。

另外，所述第一数据信号线电连接所述第一单元内的所有所述存储阵列；所述第二数据信号线电连接所述第二单元内的所有所述存储阵列。

另外，所述第一单元内的所述存储阵列的数量与所述第二单元内的所述存储阵列的数量相同。

另外，所述第一数据信号线以及所述第二数据信号线均与所述读写控制电路电连接。

另外，还包括：切换开关模块，所述切换开关模块用于切换所述第一数据信号线或者所述第二数据信号线中的一者电连接至所述读写控制电路。

另外，所述切换开关模块包括：控制单元以及开关单元；所述控制单元基于接收到的行译码信号产生控制信号；所述开关单元用于，基于所述控制信号连通所述读写控制电路与所述第一数据信号线，或者，连通所述读写控制电路与所述第二数据信号线。

另外，所述开关单元包括第一开关和第二开关，所述第一开关连接于所述第一数据信号线与所述读写控制电路之间，所述第二开关连接于所述第二数据信号线与所述读写控制电路之间。

另外，所述存储块包括2个所述存储模块，其中一个所述存储模块为高位地址模块，另一个所述存储模块为低位地址模块。

另外，还包括：定位控制模块，所述定位控制模块用于控制行译码电路产生的行译码信号，以使行译码信号同时定位选中所述高位地址模块的第一单元以及所述低位地址模块的第二单元，或者，同时定位选中所述高位地址模块的第二单元以及所述低位地址模块的第一单元。

另外，所述第一单元包括第一高位地址单元以及第一低位地址单元；所述第二单元包括第二高位地址单元以及第二低位地址单元。

另外，所述第一数据信号线电连接所述读写控制电路与所述第一高位地址单元内的所述存储阵列；所述第二数据信号线电连接所述读写控制电路与所述第二低位地址单元内的所述存储阵列；所述存储块还包括：第三数据信号线，所述第三数据信号线电连接所述读写控制电路与所述第二高位地址单元内的所述存储阵列；第四数据信号线，所述第四数据信号线电连接所述读写控制电路与所述第一低位地址单元内的所述存储阵列。

另外，所述第一数据信号线与所述第三数据信号线为同一总线；所述第二数据信号线与所述第四数据信号线为同一总线。

另外，所述第一低位地址单元与所述第二高位地址单元相邻；或者，所述第一低位地址单元与所述第二高位地址单元由所述第二低位地址单元间隔开。

另外，所述存储块包括两个所述存储模块。

另外，所述列译码电路包括：第一列译码电路以及第二列译码电路，所述第一译码选择信号线电连接所述第一列译码电路以及所述第一单元内的所述存储阵列，所述第二译码选择信号线电连接所述第二列译码电路以及所述第二单元内的所述存储阵列。

另外，所述第一列译码电路以及所述第二列译码电路分别位于所述若干个存储阵列的相对两侧。

另外，还包括：行译码电路，用于发出行译码信号，以定位选中所述第一单元或者所述第二单元中的一者。

相应的，本发明实施例还提供一种存储器，包括上述实施例的存储块。

与现有技术相比，本发明提供的技术方案具有以下优点：

本发明实施例提供一种结构性能优越的存储块，包括用于定位选中第一单元的存储阵列的列译码电路以及第一译码选择信号线，用于定位选中第二单元的存储阵列的列译码电路以及第二译码选择信号线，用于实现第一单元内的存储阵列与读写控制电路之间数据传输的第一数据信号线，用于实现第二单元内的存储阵列与读写控制电路之间数据传输的第二数据信号线。在单次读写操作时，仅需使能第一译码选择信号线或者第二译码选择信号线即可，由于第一译码选择信号线仅与部分数量的存储阵列电连接即具有电接触点，第二译码选择信号线仅与部分数量的存储阵列电连接，因此在单次读写操作过程中的电接触点减少，因此存储块的寄生电阻和寄生电容也减少，从而有利于降低存储块的功耗。此外，用于数据传输的第一数据信号线以及第二数据信号线均与部分数量的存储阵列电连接，使得在单次读写操作过程中的电接触点减少，此存储块的寄生电阻和寄生电容也减少，从而有利于降低存储块的功耗。

另外，存储块还包括切换开关模块，切换开关模块用于切换第一数据信号线或者第二数据信号线中的一者电连接至所述读写控制电路。如此，当第一数据信号线传输数据信号期间，第二数据信号线完全从电路中断开，从而避免第二数据信号线带来的热量损耗问题，进一步的降低存储块的功耗；同样的，当第二数据信号线传输数据信号期间，第一数据信号线完全从电路中断开，从而避免第一数据信号线带来的热量损耗问题，进一步的降低存储块的功耗。

另外，第一单元包括第一高位地址单元以及第一低位地址单元，第二单元包括第二高位地址单元以及第二低位地址单元，如此，在同一单元中能够获取高位数据和低位数据，每次行译码时只需选中一个单元，这样可以使存储块节省更多的电，进一步的降低存储块的功耗。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。

图1为一种DARM的结构示意图；

图2为本发明一实施例提供的存储块的结构示意；

图3为本发明另一实施例提供的存储块的结构示意图；

图4为本发明又一实施例提供的存储块的一种结构示意图；

图5为本发明又一本实施例中存储块的另一种结构示意图。

具体实施方式

由背景技术可知，目前的DRAM的功耗有待进一步降低。

现结合一种DRAM的结构示意图进行分析，图1为一种DARM的结构示意图。参考图1，DRAM由多个存储块(bank，也称为存储体)10构成，每个存储块10包括若干存储阵列，每一存储阵列包括存储器阵列(array)11以及灵敏放大器阵列12。对于DRAM，无论是DDR(2/3/4，等)系列，还是LPDDR(2/3/4/5)系列，均按照输出管脚(DQ)将存储块10分为了高位一组和低位一组。也就是说，每个bank也可以对应分为2个half bank，其中一个half bank作为第一模块M1，第一模块M1提供低位输出管脚，另一个half bank作为第二模块M2，第二模块M2提供高位输出管脚。

译码选择信号线CSL接收列译码电路(YDEC)13输出的列选择信号，数据信号线YIO用于在选中的存储器阵列11与读写控制电路14之间传输数据。无论是低位一组的half bank还是高位一组的half bank，为了顺利的完成读取以及写入操作，译码选择信号线CSL与half bank中的每个存储器阵列11均具有电接触点，产生寄生电容；译码选择信号线CSL以及数据信号线YIO线均很长，导致寄生电阻较大，这将带来每次读写消耗的电量大的问题，导致DRAM功耗大。

进一步分析发现，寄生电阻以及寄生电容也是导致DARM功耗大的主要原因之一。对于译码选择信号线CSL，在每一次读取操作或者写入操作期间，每一组译码选择信号线CSL与每一个存储器阵列11的电接触点均存在寄生电容以及寄生电阻。同样的，对于数据信号线YIO，在每一次读取操作或者写入操作期间，每一组数据信号线YIO与每一个存储器阵列11的电接触点均存在寄生电容以及寄生电阻。由于电接触点多，相应的寄生电阻以及寄生电阻大，导致DRAM功耗大。

为解决上述问题，本发明实施例提供一种结构性能优越的存储块，通过特殊结构的设计，减小存储块的寄生电阻以及寄生电容，从而降低存储块的功耗。

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。

图2为本发明一实施例提供的存储块的结构示意。

参考图2，本实施例中，存储块包括至少一个存储模块100，每一存储模块100包括：读写控制电路101、列译码电路以及沿第一方向设置的若干个存储阵列104，所述若干个存储阵列104划分为至少一个第一单元110以及至少一个第二单元120；第一译码选择信号线CSL1，第一译码选择信号线CSL1电连接列译码电路以及第一单元110内的存储阵列104，使列译码电路对位于第一单元110内的存储阵列104定位；第二译码选择信号线CSL2，第二译码选择信号线CSL2电连接列译码电路以及第二单元120内的存储阵列104，使列译码电路对位于第二单元120内的存储阵列104进行定位；第一数据信号线YIO1，第一数据信号线YIO1用于电连接读写控制电路101以及第一单元110内的存储阵列104；第二数据信号线YIO2，第二数据信号线YIO2用于电连接读写控制电路101以及第二单元120内的存储阵列104。

以下将结合附图对本实施例进行详细说明。需要说明的是，为了便于图示，图2和图3中标示的三角符号表示电连接即具有电接触点，未标示三角符号则表示未电连接不具有电接触点。

本实施例中，存储块包括2个存储模块100，其中一个存储模块100为高位地址模块，另一个存储模块100为低位地址模块。举例来说，存储块的位数为16位时，低位地址模块的位数为低8位，高位地址模块的位数为高8位。

相应的，本实施例中，第一单元110以及第二单元120的数量均为一个，且第一单元110以及第二单元120均为高位地址单元，或者，第一单元110以及第二单元120均为低位地址单元。其中一个存储模块100中的第一单元110以及第二单元120均为高位地址单元，为便于描述，将该存储模块100称为高位存储模块；另一存储模块100中的第一单元110以及第二单元120均为低位地址单元，为便于描述，将该存储模块100称为低位存储模块。图2中，以上方的存储模块100作为高位存储模块、下方的存储模块100作为低位存储模块作为示例。可以理解的是，在其他实施例中，第一单元以及第二单元的数量可以根据实际存储需求进行设计。

每一存储阵列104包括存储器阵列以及灵敏放大器阵列(Sense Amplifier，SA)。存储器阵列中包括多个存储元件，用于存储数据；灵敏放大器阵列用于放大存储器阵列的输出信号。第一单元110内包括第一数量的存储阵列104，第二单元120内包括第二数量的存储阵列104，第一数量与第二数量可以相同也可以不同。

本实施例中，第一单元110内的存储阵列104的数量与第二单元120内的存储阵列104的数量相同。

本实施例中，列译码电路包括：第一列译码电路102以及第二列译码电路103，第一译码选择信号线CSL1电连接第一列译码电路102以及第一单元110内的存储阵列104，通过第一列译码电路102对第一单元110内的存储阵列104进行定位选中；第二译码选择信号线CSL2电连接第二列译码电路103以及第二单元120内的存储阵列104，通过第二列译码电路103对第二单元120内的存储阵列104进行定位选中。

第一列译码电路102输出第一定位信号，通过第一译码选择信号线CSL1定位选中位于第一单元110内的存储阵列104，以便对选中的存储阵列104进行读取操作或者写入操作。第二列译码电路103输出第二定位信号，通过第二译码选择信号线CSL2选中位于第二单元120内的存储阵列104，以便对选中的存储阵列104进行读取操作或者写入操作。更具体地，第一译码选择信号线CSL1电连接第一单元110内的所有存储阵列104，第二译码选择信号线CSL2电连接第二单元120内的所有存储阵列。

本实施例中，为了进一步的减小第一译码选择信号线CSL1以及第二译码选择信号线CSL2的长度，以便于进一步的减小电阻，降低功耗，第一列译码电路102以及第二列译码电路103分别位于该若干存储阵列104的相对两侧。

需要说明的是，在其他实施例中，列译码电路的数量也可以为一个，该列译码电路既可以定位选中第一单元的存储阵列，还可以定位选中第二单元的存储阵列。

第一译码选择信号线CSL1横跨第一单元110内的存储阵列104，第二译码选择信号线CSL2横跨第二单元120内的存储阵列104。第一数据信号线YIO1横跨该若干存储阵列104，即横跨第一单元110以及第二单元120，且仅与第一单元110内的存储阵列104电连接；第二数据信号线YIO2横跨第二单元120内的存储阵列104。更具体地，第一数据信号线YIO1电连接第一单元110内的所有存储阵列104，第二数据信号线YIO2电连接第二单元120内的所有存储阵列104。

本实施例中，以每一存储模块100具有2组第一数据信号线YIO1以及2组第二数据信号线YIO2作为示例。在其他实施例中，第一数据信号线以及第二数据信号线的组数可以根据实际需求进行合理设计。

本实施例中，第一数据信号线YIO1以及第二数据信号线YIO2均与读写控制电路101电连接。

存储模块100还包括行译码电路(未图示)，用于发出行译码信号，以定位选中第一单元110或者第二单元120中的一者。

具体地，行译码电路定位选中第一单元110时，仅使能第一译码选择信号线CSL1以及第一列译码电路102；行译码电路定位选中第二单元120时，仅使能第二译码选择信号线CSL1以及第二列译码电路103。

相较于采用同一根译码选择信号线电连接所有存储阵列的方案而言，本实施例中，在单次读取操作或者写入操作中，仅使能第一译码选择信号线CSL1或者第二译码选择信号线CSL2中的一者，以使能第一译码选择信号线CSL1以及第一列译码电路102为例，第一译码选择信号线CSL1与存储阵列104的电接触点的数量减少，第一数据信号线YIO1与存储阵列104的电接触点的数量也减少，如此，不仅能够减小存储块中的寄生电路以及寄生电容，且第一译码选择信号线CSL1以及第一数据信号线YIO1上挂的负载都明显减少，因而能够显著的降低存储块的功耗。可以理解的是，仅使能第二译码选择信号线CSL2以及第二列译码电路103时，同样的能够显著的降低存储块的功耗，从而节省更多的功耗。

此外，由于第二数据信号线YIO2横跨第二单元120内的存储阵列104，第二数据信号线YIO2跨越的存储阵列104的长度减少，因而第二数据信号线YIO2的线长短，从而有利于进一步的减小第二数据信号线YIO2的电阻以及消耗的功耗，从而进一步的降低存储块的功耗。

为了便于理解和说明，以下结合存储块进行写入操作的工作原理进行说明：

在一次写入操作中，行译码电路输出的行译码信号(row decode)指向第一单元110时，仅使能第一列译码电路102以及第一译码选择信号线CSL1，选中第一单元110中的存储阵列；第一数据信号线YIO1将读写控制电路101输出的数据写入第一单元110中选中的存储阵列104中，第二译码选择信号线CSL2未使能，且第二数据信号线YIO2不传输数据信号。由于第一译码选择信号线CSL1的长度短且所挂的负载少，第一数据信号线YIO1所挂的负载少，因此在该次写入操作中存储块的功耗低。可以理解的是，负载少指的是电连接的存储阵列104的数量少，即电接触点少，寄生电容小。

在另一次写入操作中，行译码电路输出的行译码信号指向第二单元120时，仅还能第二列译码电路103以及第二译码选择信号线YIO2，选择第二单元120中的存储阵列；第二数据信号线YIO2将读写控制电路101输出的数据写入第二单元120中选中的存储阵列104中，第一译码选择信号线CSL1未使能，且第一数据信号线YIO1不传输数据信号。由于第二译码选择信号线CSL2的长度短且所挂的负载少，第二数据信号线YIO2的长度短且所挂的负载少，因此在该次写入操作中存储块的功耗低。

本实施例中，存储块还可以包括：定位控制模块(未图示)，定位控制模块用于控制行译码电路产生的行译码信号，以使行译码信号同时定位选中高位地址模块的第一单元110以及低位地址模块的第二单元120，或者，同时定位选中高位地址模块的第二单元120以及低位地址模块的第一单元110。具体地，定位控制模块与行译码电路电连接，适于向行译码电路发出定位控制信号，行译码电路基于该定位控制信号生成行译码信号。

如此，在每一次读取操作或者写入操作过程中，起到数据传输作用的第一数据信号线YIO1以及第二数据信号线YIO2的总长度均相等，因此能够使得每一次读取操作或者写入操作的电流消耗分布平均，避免出现过大的电流峰值，从而进一步的改善存储块的性能。为便于理解，以存储块进行读取操作为例示例结合存储块的工作原理进行说明：

在前一次读取操作过程中，高位地址模块中的第一单元110以及低位地址模块中的第二单元120同时被选中。对于高位地址模块，起到数据传输作用的为第一数据信号线YIO1；对于低位地址模块，起到数据传输作用的为第二数据信号线YIO2；数据传输总线长度为第一数据信号线YIO1以及第二数据信号线YIO2的总长度。

在后一次读取操作过程中，高位地址模块中的第二单元120以及低位地址模块中的第一单元110同时被选中。对于高位地址模块，起到数据传输作用的为第二数据信号线YIO2；对于低位地址模块，起到数据传输作用的为第一数据信号线YIO1；数据传输总线长度为第一数据信号线YIO1以及第二数据信号线YIO2的总长度。

由上述分析可知，每次读取操作数据传输总线长度保持不变，因而数据传输总线消耗的热量相同且所挂的负载数量相同，从而有利于保证在工作过程中的电流消耗平均，进一步改善存储块的性能。

可以理解的是，在其他实施例中，存储块的工作模式也可以为：同时选中高位地址模块的第一单元以及低位地址模块的第一单元，同时选中高位地址模块的第二单元以及低位地址模块的第二单元。

综上所述，本实施例提供的存储块每次消耗的电量小，相应的存储块具有低功耗的优势。

本发明另一实施例还提供一种存储块，该存储块与上一实施例提供的存储块大致相同，区别在于还包括切换开关模块，该切换开关模块用于切换第一数据信号线或者第二数据信号线中的一者电连接至读写控制电路。以下将结合附图对本实施提供的存储块进行说明，需要说明的是，与前一实施例相同或者相应的部分，请参考前一实施例的详细说明，以下将不做详细赘述。

图3为本发明另一实施例提供的存储块的结构示意图。

参考图3，本实施例中，存储块包括：存储模块100，每一存储模块100包括：读写控制电路101、第一列译码电路102、第二列译码电路103以及沿第一方向设置的若干个存储阵列104；第一译码选择信号线CSL1；第二译码选择信号线CSL2；第一数据信号线YIO1；第二数据信号线YIO2；切换开关模块(未图示)，所述切换开关模块用于切换第一数据信号线YIO1或者第二数据信号线YIO2中的一者电连接至读写控制电路101。

可以理解的是，本实施例中以列译码电路包括第一列译码电路102以及第二列译码电路103作为示例。在其他实施例中，列译码电路也可以仅有一个，第一译码选择信号线以及第二译码选择信号线均电连接至该列译码电路。

由于切换开关模块的设置，使得在单次读取操作或者写入操作中，仅有第一数据信号线YIO1或者第二数据信号线YIO2中一者接入电路，从而有利于进一步的降低数据信号线消耗的热量，进而进一步的降低存储块的功能。

具体地，切换开关模块包括开关单元以及控制单元；控制单元用于基于接收到的行译码信号产生控制信号；开关单元用于，基于所述控制信号连通读写控制电路101与第一数据信号线YIO1，或者，连通读写控制电路101与第二数据信号线YIO2。

开关单元包括第一开关S1和第二开关S2，第一开关S1连接于第一数据信号线YIO1与读写控制电路101之间，第二开关S2连接于第二数据信号线YIO2与读写控制电路101之间。控制单元基于行译码信号控制第一开关S1闭合或者断开，控制第二开关S2闭合或者断开。

可以理解的是，第一开关S1或者第二开关S2可以由至少一个MOS管构成。第一开关S1闭合，第一数据信号线YIO1与读写控制电路101电连接；第一开关S1断开，第一数据信号线YIO1与读写控制电路101断开；第二开关S2闭合，第二数据信号线YIO2与读写控制电路101电连接；第二开关S2断开，第二数据信号线YIO2与读写控制电路101断开。

对于同一存储模块100而言，开关单元的数量与第一数据信号线YIO1的组数以及第二数据信号线YIO2的组数相同。本实施例中，开关单元为两个，在其他实施例中，也可以根据第一数据信号线以及第二数据信号线的组数，合理设置开关单元的数量。

如前一实施例所述，图3中处于上方的存储模块100为高位地址模块，处于下方的存储模块100为低位地址模块。存储块模块还可以包括：定位控制模块，有关定位控制模块的详细说明可参考前一实施例，且定位控制模块与切换开关模块相连，切换开关模块基于定位控制模块发出的定位控制信号进行开关切换，以使第一数据信号线YIO1或者第二数据信号线YIO2电连接至读写控制电路101。

具体地，行译码信号定位选中高位地址模块的第一单元110以及低位地址模块的第二单元120时，高位地址模块中的第一开关S1闭合且第二开关S2断开时，低位地址模块中的第一开关S1断开且第二开关S2闭合；行译码信号定位选中高位地址模块的第二单元120以及低位地址模块的第一单元110时，高位地址模块中的第一开关S2断开且第二开关S2闭合时，低位地址模块中的第一开关S1闭合且第二开关S2断开。

为了便于理解，以下将结合附图对本实施例提供的存储块的工作原理进行说明：

如图3，在前一次写入操作中，高位地址模块中的第一单元110和低位地址模块中的第二单元120被选中；对于高位地址模块，第一列译码电路102以及第一译码选择信号线CSL1使能，且第一开关S1闭合第二开关S2断开，第一数据信号线YIO1接入电路，第二数据信号线YIO2从电路中断开；对于低位地址模块，第二列译码电路102以及第二译码选择信号线CSL2使能，且第一开关S1断开第二开关S2闭合，第一数据信号线YIO1从电路中断开，第二数据信号线YIO2接入电路。

在下一次写入操作中，高位地址模块中的第二单元120和低位地址模块中的第一单元110被选中；对于高位地址模块，第二列译码电路102以及第二译码选择信号线CSL2使能，且第一开关S1断开第二开关S2闭合，第一数据信号线YIO1从电路中断开，第二数据信号线YIO2接入电路；对于低位地址模块，第一列译码电路102以及第一译码选择信号线CSL1使能，且第一开关S1闭合第二开关S2断开，第一数据信号线YIO1接入电路，第二数据信号线YIO2从电路中断开。

与前一实施例相比，本实施例中，当第一数据信号线YIO1或者第二数据信号线YIO2不起到电信号传输作用时，会彻底从电路中断开，从而有利于进一步的降低存储块的功耗。研究发现，若干存储阵列中存储阵列的数量为145时，在3733波特率下该存储块能节省12mA的电流。

本发明又一实施例还提供一种存储块，与前述两个实施例不同的是，前述实施例中第一单元和第二单元均仅为高位地址单元或者低位地址单元中的一种，而本实施例中第一单元包括第一高位地址单元以及第一低位地址单元，第二单元包括第二高位地址单元以及第二低位地址单元。以下将结合附图对本实施提供的存储块进行说明，需要说明的是，与前一实施例相同或者相应的部分，请参考前一实施例的详细说明，以下将不做详细赘述。

图4为本发明又一实施例提供的存储块的一种结构示意图。

参考图4，本实施例中，存储块包括至少一个存储块200，每一存储块200包括：读写控制电路201、列译码电路以及沿第一方向设置的若干个存储阵列204，若干个存储阵列204划分为至少一个第一单元210以及至少一个第二单元220；第一译码选择信号线csl1；第二译码选择信号线csl2；第一数据信号线yio1；第二数据信号线yio2。

本实施例中，列译码电路包括第一列译码电路202以及第二列译码电路203，第一译码选择信号线csl1电连接第一列译码电路202以及第一单元210的存储阵列204，第二译码选择信号线csl2电连接第二列译码电路203以及第二单元220的存储阵列204。在其他实施例中，列译码电路的数量也可以为一个。

其中，第一单元210包括第一高位地址单元HDQ1以及第一低位地址单元LDQ1，第二单元220包括第二高位地址单元HDQ2以及第二低位地址单元LDQ2。本实施例中，第一低位地址单元LDQ1与第二高位地址单元HDQ2相邻，即按照第一高位地址单元HDQ1、第一低位地址单元LDQ1、第二高位地址单元HDQ2、第二低位地址单元LDQ2的排列顺序进行排列。

可以理解的是，在其他实施例中，第一低位地址单元与第二高位地址单元由第二低位地址单元间隔开，即第二低位地址单元与第二高位地址单元的位置可以互换，相应的，按照第一高位地址单元、第一低位地址单元、第二低位地址单元、第二高位地址单元的排列顺序进行排列。

本实施例中，第一译码选择信号线csl1电连接第一列译码电路202以及第一单元210内的所有存储阵列204，以便使第一译码选择信号线csl2基于第一列译码电路202定位选中位于第一单元210内的任一存储阵列204；第二译码选择信号线csl2电连接第二单元220内的所有存储阵列204，以便使第二译码选择信号线csl2基于第二列译码电路203定位选中位于第二单元220内的任一存储阵列204。

本实施例中，存储块还包括行译码电路，用于发出行译码信号，定位选中第一单元210或者第二单元220。

第一数据信号线yio1电连接读写控制电路201与第一高位地址单元内HDQ1的所有存储阵列204；第二数据信号线yio2电连接读写控制电路与第二低位地址单元LDQ2内的所有存储阵列；存储块还包括：第三数据信号线yio3，第三数据信号线yio3电连接读写控制电路201与第二高位地址单元HDQ2内的所有存储阵列204；第四数据信号线yio4，第四数据信号线yio4电连接读写控制电路201与第一低位地址单元LDQ1内的所有存储阵列204。

图4中每一存储模块200中的示出了2组第一数据信号线yio1以及2组第二数据信号线yio2，可以理解的是，在其他实施例中，第一数据信号线yio1以及第二数据信号线yio2的组数可以为任意数量。

本实施例中，存储块包括2个存储模块200，且每一存储模块200中均具有高位地址单元以及低位地址单元。在其他实施例中，存储块也可以仅包括一个存储模块，或者，还可以包括其他任意数量个存储模块。

以存储块具有2个存储模块200为例，存储块被分为2个第一单元210以及2个第二单元220，且第一单元210中具有第一高位地址单元HDQ1以及第一低位地址单元LDQ1，第二单元中具有第二高位地址单元HDQ2以及第二低位地址单元LDQ2，也就是说每一第一单元210以及每一第二单元220均同时具有高位和低位。因此，在进行行译码时，仅需选中一个第一单元210或者一个第二单元220即可进行读取操作或者写入操作；如此，第一译码选择信号线csl1或者第二译码选择信号线csl2的线长短且所挂的负载明显减少，第一数据信号线yio1、第二数据信号线yio2、第三数据信号线yio3或者第四数据信号线yio4的线长短且所挂的负载明显减少；在单次读取操作或者写入操作中，信号线与存储阵列204的总电接触点减少，相应的存储块影响读取操作和写入操作的寄生电阻和寄生电容显著减少，这样可以节省更多的第一列译码电路202以及第二列译码电路203的电流，降低存储块的功耗。

为了便于理解，以下将结合存储块的工作原理对存储块进行说明：

以行译码信号选中位于上方的存储模块200的第一单元210为例，仅使能第一列译码电路202以及第一译码选择信号线csl1，定位选中第一高位地址单元HDQ1的指定存储阵列204以及第一低位地址单元LDQ1的指定存储阵列204；第一数据信号线yio1在第一高位地址单元HDQ1内的指定存储阵列204与读写控制电路201之间传输数据信号；第四数据信号线yio4在第一低位地址单元LDQ1内的指定存储阵列204与读写控制电路201之前传输信号。如此，以完成在第一单元210内读取操作或者写入操作。

以行译码选中位于上方的存储模块200的第二单元220为例，仅使能第二列译码电路203以及第二译码选择信号线，定位选中第二高位地址单元的指定存储阵列以及第二低位地址单元的指定存储阵列204；第二数据信号线yio2在第二低位地址单元的指定存储阵列与读写控制电路201之间传输数据信号；第三数据信号线yio3在第二高位地址单元的指定存储阵列204与读写控制电路201之间传输信号。如此，以完成在第二单元220内的读取操作或者写入操作。

本实施例中，第一数据信号线yio1与第三数据信号线yio3为同一总线，第二数据信号线yio2与第四数据信号线yio4同一总线，为了便于图示和说明，图4中在同一根总线上标示了yio1以及yio3，在同一根总线上标示了yio2以及yio4。如此，在简化结构复杂度的同时，有利于减小总线长度，进一步的降低总线电阻以及消耗的热量，从而有利于进一步的降低存储块的功耗。研究发现，若干存储阵列中存储阵列的数量为145时，在3733波特率下该存储块能节省10mA的电流。

需要说明的是，在其他实施例中，如图5所示，图5为本实施例中存储块的另一种结构示意图，第三数据信号线yio3与第一数据信号线yio1相互独立，即为不同的总线；第四数据信号线yio4与第二数据信号线yio2相互独立，即为不同的总线。

本实施例中，第一单元210内的存储阵列204的数量与第二单元220内的存储阵列204的数量相同，第一高位地址单元内的存储阵列204的数量与第一低位地址单元内的存储阵列204的数量相同，第二高位地址单元内的存储阵列204的数量与第二低位地址单元内的存储阵列204的数量相同。如此，在每次读取操作或者写入操作中，涉及的存储阵列204的数量相同，因而有利于平均存储块的电流消耗，有利于避免出现过大的电流峰值，从而进一步的改善存储块的性能。

可以理解的是，在其他实施例中，第一单元内的存储阵列的数量与第二单元内的存储阵列的数量也可以不同，第一高位地址单元内的存储阵列的数量与第一低位地址单元内的存储阵列的数量也可以不同，第二高位地址单元内的存储阵列的数量与第二低位地址单元内的存储阵列的数量也可以不同。

综上所述，本实施例提供的存储块能够进一步的降低功耗，进一步的减少耗电量。

相应的，本发明实施例还提供一种存储器，包括上述任一实施例中的至少一个存储块。不同存储块的列译码电路可以共用，也可以为相互独立的；不同存储块的读写控制电路可以共用，也可以为相互独立的。

该存储器可以为DRAM或者SRAM。如前述分析可知，本实施例提供的存储器具有低功耗的优势，耗电量显著减小。

本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。