互连的命令/地址资源的制作方法

互连的命令/地址资源
1.交叉参考
2.本专利申请案主张由约翰逊(johnson)等人于2020年3月31日提交的标题为“互连的命令/地址资源(interconnected command/address resources)”的美国专利申请案第16/836,646号的优先权，所述美国专利申请案转让给本发明受让人且其以全文引用的方式明确并入本文中。
技术领域
3.本技术领域涉及互连的命令/地址(ca)资源。


背景技术：

4.以下总体上涉及一或多个存储器系统，且更具体地涉及互连的命令/地址(ca)资源。
5.存储器装置广泛地用于在例如计算机、无线通信装置、相机、数字显示器等各种电子装置中存储信息。通过将存储器装置内的存储器单元编程为各种状态来存储信息。例如，二进制存储器单元可经编程为两个受支持状态中的一个，通常用逻辑1或逻辑0表示。在一些实例中，单个存储器单元可支持多于两个的状态，可存储其中任何一个。为了存取所存储的信息，组件可读取或感测存储器装置中的至少一种存储状态。为了存储信息，组件可在存储器装置中写入或编程状态。
6.存在各种类型的存储器装置及存储器单元，包含磁性硬盘、随机存取存储器(ram)、只读存储器(rom)、动态ram(dram)、同步动态ram(sdram)、铁电ram(feram)、磁性ram(mram)、电阻ram(rram)、快闪存储器、相变存储器(pcm)、自选存储器、硫属化物存储器技术等。存储器单元可为易失性的或非易失性的。即使在没有外部电源的情况下，非易失性存储器，例如，feram，也可在延长的时间段内维持其所存储逻辑状态。易失性存储器装置(例如，dram)可能在从外部电源断开连接时丢失其存储状态。


技术实现要素：

7.描述一种设备。所述设备可包含：第一存储器裸片，其包含用于从探针卡接收信号的第一命令/地址(ca)焊盘以及与所述第一ca焊盘耦合的第一ca导电路径；第二存储器裸片，其包含第二ca导电路径；及逻辑电路，其位于定位在第一存储器裸片与第二存储器裸片之间的区域中，所述逻辑电路经配置以将第一存储器裸片的第一ca导电路径与第二存储器裸片的第二ca导电路径选择性地耦合。
8.本发明描述一种方法。所述方法可包含：在包含存储器裸片组的晶片处接收指示晶片的测试配置的第一信号，从探针卡在所述存储器裸片组中的第一存储器裸片的第一ca导电路径处接收第二信号；在晶片的第一逻辑电路处，基于测试配置确定将第二信号传达到所述存储器裸片组中的第二存储器裸片的第二ca导电路径；及使用第一逻辑电路，基于确定将第二信号传达到第二存储器裸片，将第二信号传达到第二存储器裸片的第二ca导电
路径。
9.描述一种设备。所述设备可包含存储器裸片；材料层，其用于将信号路由到存储器裸片，所述材料层与存储器裸片耦合且包含与存储器裸片相关联的第一ca焊盘；第一ca导电路径，其与存储器裸片相关联且具有与第一ca焊盘耦合的第一端部及终止于材料层的边缘处的第二端部；及第二ca导电路径，其与存储器裸片相关联且具有与第一ca焊盘耦合的第三端部及终止于材料层的边缘处的第四端部。
附图说明
10.图1根据如本文中所公开的实例说明支持互连的命令/地址(ca)资源的系统的实例。
11.图2根据如本文中所公开的实例说明支持互连的ca资源的测试配置的实例。
12.图3根据如本文中所公开的实例说明支持互连的ca资源的信令配置的实例。
13.图4a及4b根据如本文中所公开的实例说明支持互连的ca资源的存储器结构的相应实例。
14.图5a及5b根据如本文中所公开的实例说明支持互连的ca资源的逻辑电路的相应实例。
15.图6根据如本文中所公开的实例说明支持互连的ca资源的一或多种方法的流程图。
具体实施方式
16.可在单个晶片上一次制造多个存储器装置。稍后，可将晶片划分为可用于存储器系统的较小部分。除其它实例外，还可测试例如晶片的存储器装置，以根据指定的配置确定所述设备的一或多个部分是否起作用。在一些状况下，可在将晶片分离成组件部分(例如，分离成存储器裸片或其它存储器装置)之前测试整个晶片，这可能导致增加的测试性能及增加的测试成本。例如，当与在存储器裸片级或其它存储器装置级的测试相比较时，在晶片级的测试可导致更高的成本。如何在晶片级进行测试可增加一些成本的一个实例可包含增加在测试期间所使用的探针卡的引脚计数。在晶片级的测试可包含将探针卡与晶片耦合以向晶片提供功率以进行一或多个测试程序，并提供用于将晶片与测试装置(例如，测试仪)耦合的接口。在一些状况下，探针卡的成本可与探针卡的引脚计数相关联。例如，与具有较低数量的引脚的探针卡相比，具有较高数量的引脚的探针卡(例如，较高的引脚计数)可与较高成本相关联。
17.因此，本文中描述用以支持减少数量的探针卡的引脚同时还一次测试晶片的多个存储器裸片的技术及设备。例如，晶片可经配置以使得来自探针卡的信号(例如，测试信号)可在与晶片的第一存储器裸片相关联的第一命令/地址(ca)焊盘处接收，且可将其路由到与晶片的一或多个其它存储器裸片相关联的一或多个其它ca焊盘。探针卡因此可使用探针卡的一或多个引脚对多个存储器裸片执行测试程序，所述一或多个引脚与一或多个焊盘耦合，所述一或多个焊盘与正经测试的存储器裸片子组相关联(例如，与单个存储器裸片耦合)。在此类状况下，探针卡可经配置有较少数量的引脚以便测试晶片。此类技术及设备可减少用于测试晶片的探针卡的成本，这可减少用于晶片级的测试程序的总成本。
18.晶片的ca焊盘可被包含在晶片的再分布层(rdl)中，且可经由一或多个对应的ca导电路径(例如，位于rdl中)与晶片的另一区域中的一或多个逻辑电路耦合。第一存储器裸片的ca焊盘可与晶片的切割区域中的中继器(repeater)逻辑电路耦合，且所述中继器逻辑电路可与切割区域中的对应控制逻辑电路耦合。此类逻辑电路可支持信号从探针卡到一或多个其它存储器裸片的一或多个其它ca焊盘的发射或中继(repetition)。例如，中继器逻辑电路可接收来自ca焊盘(例如，其可与探针卡耦合)的测试信号，且可基于控制逻辑电路的配置将测试信号发射(例如，转发或中继)到另一存储器裸片的另一ca焊盘。控制逻辑电路可控制中继器逻辑电路将测试信号发射到另一存储器裸片或不发射测试信号，且可以进一步控制中继器逻辑电路发射测试信号的方向。
19.首先在如参考图1所描述的存储器系统及裸片的上下文中描述本公开的特征。如参考图2到5所描述，在测试配置、信令配置、存储器结构及逻辑电路的上下文中描述本公开的特征。本公开的这些及其它特征通过如参考图6所描述的与互连的ca资源有关的流程图进一步予以说明，且参考所述流程图进行描述。
20.图1根据如本文中所公开的实例说明支持互连的ca资源的系统100的实例。系统100可包含主机装置105、存储器装置110以及将主机装置105与存储器装置110耦合在一起的一组信道115。系统100可包含一或多个存储器装置110，但可在单个存储器装置(例如，存储器装置110)的上下文中描述一或多个存储器装置110的各方面。在一些状况下，系统100可包含电子装置的部分，例如计算装置、移动计算装置、无线装置、图形处理装置、运载工具或其它系统。例如，系统100可说明计算机、膝上型计算机、平板计算机、智能电话、蜂窝电话、可穿戴装置、互联网连接装置、运载工具控制器等的各方面。存储器装置110可为系统的组件，其可操作来存储用于系统100的一或多个其它组件的数据。
21.系统100的至少部分可为主机装置105的实例。除其它实例外，主机装置105还可为使用存储器来执行过程的装置内的处理器或其它电路系统的实例，例如在计算装置、移动计算装置、无线装置、图形处理装置、计算机、膝上型计算机、平板计算机、智能手机、蜂窝电话、可穿戴装置、互联网连接装置、运载工具控制器或一些其它固定或便携式电子装置。在一些实例中，主机装置105可为探针卡或测试装置(例如，测试仪)的实例。例如，主机装置105可表示测试仪，且可经由探针卡与存储器装置110耦合。
22.在一些实例中，主机装置105可指代实施外部存储器控制器120的功能的硬件、固件、软件或其组合。在一些实例中，外部存储器控制器120可被称为主机或主机装置105。如果主机装置105表示探针卡或测试仪，那么主机装置105可指示存储器装置110执行一或多个测试功能(例如，基于接收到的ca信息执行读取、写入或其它命令)。例如，主机装置105可控制或运行存储器装置110以执行存储器装置110内的一或多个测试协议或方法，且在一些状况下，主机装置105可从存储器装置110请求与测试协议相关联的反馈(例如，来自测试协议的结果)。
23.主机装置105与存储器装置110之间的信令可操作以支持以下中的一或多个：用以调制信号的调制方案，用以传达信号的各种引脚配置，用于主机装置105及存储器装置110的物理封装的各种形状因数，主机装置105与存储器装置110之间的时钟信令及同步，时序或其它因素。存储器装置110可操作以存储关于主机装置105的组件的数据。在一些实例中，存储器装置110可充当主机装置105的从属类型装置(例如，响应于并执行由主机装置105通
过外部存储器控制器120提供的命令)。在一些状况下，由主机装置提供的命令可包含一或多个测试命令或协议。来自主机装置105的命令(例如，测试命令)可包含用于写入操作的写入命令，用于读取操作的读取命令，用于刷新操作的刷新命令或其它命令中的一或多个。
24.主机装置105可包含外部存储器控制器120、处理器125、基本输入/输出系统(bios)组件130或其它组件中的一或多个，例如一或多个外围组件或一或多个输入/输出控制器。主机装置的组件可使用总线135彼此耦合。处理器125可操作以为系统100的至少一部分或主机装置105的至少一部分提供控制或其它功能性。处理器125可为通用处理器、数字信号处理器(dsp)、专用集成电路(asic)，现场可编程门阵列(fpga)或其它可编程逻辑装置、离散门或晶体管逻辑，离散硬件组件，或这些组件的组合。在此类实例中，除其它实例外，处理器125还可为中央处理单元(cpu)、图形处理单元(gpu)，通用gpu(gpgpu)或单片系统(soc)的实例。在一些实例中，外部存储器控制器120可由处理器125实施或为所述处理器的一部分。
25.在一些实例中，系统100或主机装置105可包含各种外围组件。外围组件可为可集成到系统100或主机装置105中或与其集成的任何输入装置或输出装置，或用于此类装置的接口。实例可包含以下中的一或多个：磁盘控制器、声音控制器、图形控制器、以太网控制器、调制解调器、通用串行总线(usb)控制器、串行或并行端口或外围卡插槽(例如外围组件互连(pci)或专用图形端口)。在一些实例中，外围组件可表示或包含探针卡或探针卡上的引脚。在一些状况下，探针卡可表示主机装置105，或可与主机装置105耦合(例如，与测试仪耦合)。外围组件可为所属领域普通技术人员理解为外围设备的其它组件。
26.在一些实例中，系统100或主机装置105可包含i/o控制器。i/o控制器可管理处理器125与外围组件、输入装置或输出装置之间的数据通信。i/o控制器可管理未集成到系统100或主机装置105中或未与系统100或主机装置105集成的外围设备。在一些实例中，i/o控制器可表示到外部外围组件的物理连接或端口。
27.在一些实例中，系统100或主机装置105可包含输入组件、输出组件或两者。输入组件可表示系统100外部的向系统100或其组件提供信息、信号或数据的装置或信号。在一些实例中，输入组件可包含用户界面或与其它装置或在其它装置之间的接口。在一些实例中，输入组件可为经由一或多个外围组件与系统100介接的外围设备，或可由i/o控制器管理。输出组件可表示在系统100外部的可操作以从系统100或其组件中的任何者接收输出的装置或信号。输出组件的实例可包含显示器、音频扬声器、打印装置、印刷电路板上的另一处理器等。在一些实例中，输出可为经由一或多个外围组件与系统100介接的外围设备，或可由i/o控制器管理。
28.存储器装置110可包含装置存储器控制器155及一或多个存储器裸片160(例如，存储器芯片)以支持用于数据存储的所要容量或指定容量。例如，存储器装置110可表示存储器裸片160的晶片，且可包含一定数量的存储器裸片160(例如，一千个存储器裸片)。每一存储器裸片160可包含本地存储器控制器165(例如，本地存储器控制器165
‑
a、本地存储器控制器165
‑
b、本地存储器控制器165
‑
n)及存储器阵列170(例如，存储器阵列170
‑
a、存储器阵列170
‑
b、存储阵列170
‑
n)。存储器阵列170可为存储器单元的集合(例如，一或多个网格、一或多个存储体、一或多个数据块、一或多个区段)，其中每一存储器单元可操作以存储至少一位数据。包含两个或多于两个存储器裸片的存储器装置110可被称为多裸片存储器或多
裸片封装或多芯片存储器或多芯片封装。装置存储器控制器155可包含可操作以控制存储器装置110的操作的电路、逻辑或组件。装置存储器控制器155可包含使得存储器装置110能够执行各种操作的硬件、固件或指令且可操作以接收、发射或执行与存储器装置110的组件有关的命令、数据或控制信息。装置存储器控制器155可操作以与外部存储器控制器120、一或多个存储器裸片160或处理器125中的一或多个通信。在一些实例中，装置存储器控制器155可结合存储器裸片160的本地存储器控制器165来控制本文中所描述的存储器装置110的操作。
29.本地存储器控制器165(例如，在存储器裸片160本地)可操作以控制存储器裸片160的操作。在一些实例中，本地存储器控制器165可操作以与装置存储器控制器155通信(例如，接收或发射数据或命令或两者)。在一些实例中，存储器装置110可不包含装置存储器控制器155及本地存储器控制器165，或外部存储器控制器120可执行本文中所描述的各种功能。如此，本地存储器控制器165可操作以与装置存储器控制器155，与其它本地存储器控制器165，或直接与外部存储器控制器120或处理器125或其组合进行通信。
30.可包含在装置存储器控制器155或本地存储器控制器165或两者中的组件的实例可包含用于接收信号(例如，来自外部存储器控制器120)的接收器，用于发射信号(例如，到外部存储器控制器120)的发射器，用于对所接收到的信号进行解码或解调的解码器，用于对待发射的信号进行编码或调制的编码器，或可操作用于支持装置存储器控制器155或本地存储器控制器165或两者的所描述操作的各种其它电路或控制器。
31.外部存储器控制器120可操作以实现系统100或主机装置105或处理器125(例如，测试仪或探针卡)的组件与存储器装置110之间的信息、数据或命令中的一或多个的通信。外部存储器控制器120可转换或翻译在主机装置105的组件与存储器装置110之间交换的通信。在一些实例中，外部存储器控制器120或系统100或主机装置105的其它组件，或其在本文中所描述的功能可由处理器125实施。例如，外部存储器控制器120可为由处理器125或系统100或主机装置105的其它组件实施的硬件、固件或软件或其某一组合。尽管外部存储器控制器120被描述为在存储器装置110外部，但在一些实例中，外部存储器控制器120或其在本文中所描述的功能可由存储器装置110的一或多个组件(例如，装置存储器装置155、本地存储器控制器165)来实施，或反之亦然。
32.主机装置105的组件可使用一或多个信道115与存储器装置110交换信息。信道115可操作以支持外部存储器控制器120(例如，测试仪或探针卡)与存储器装置110之间的通信。每一信道115可为在主机装置105与存储器装置之间载运信息的发射媒体的实例。每一信道115可在与系统100的组件相关联的端子之间包含一或多个信号路径或发射媒体(例如，导体)。信号路径可为可操作来载运信号的导电路径的实例。例如，信道115可包含第一端子，所述第一端子包含在主机装置105处的一或多个引脚或焊盘(例如，一或多个探针卡引脚或焊盘)以及在存储器装置110处的一或多个引脚或焊盘。引脚(例如，焊盘)可为系统100的装置的导电输入或输出点的实例，且引脚可可操作以充当信道的一部分。
33.信道115(及相关联信号路径及终端)可专用于传达一或多个类型的信息。例如，信道115可包含一或多个ca信道186、一或多个时钟信号(ck)信道188、一或多个数据(dq)信道190、一或多个其它信道192，或其组合。在一些实例中，可使用单数据速率(sdr)信令或双数据速率(ddr)信令在信道115上传达信令。
34.在一些实例中，ca信道186可操作以在主机装置105(例如，测试仪或探针卡)与存储器装置110之间传达命令，所述命令包含与命令相关联的控制信息(例如，地址信息)。例如，ca信道186可包含具有所要数据的地址的读取命令。在一些实例中，ca信道186可包含任何数量用以对地址或命令数据中的一或多个进行解码的信号路径(例如，八个或九个信号路径)。在一些实例中，数据信道190可操作以在主机装置105与存储器装置110之间传达数据或控制信息中的一或多个。例如，数据信道190可传达待写入到存储器装置110的信息(例如，双向的)或从存储器装置110读取的信息。在一些实例中，一或多个其它信道192可包含一或多个检错码(edc)信道。edc信道可操作以传达错误检测信号(例如校验和)，以改进系统可靠性。edc信道可包含任何数量个信号路径。
35.晶片的一些ca焊盘可与所述晶片的一或多个逻辑电路耦合，所述逻辑电路可支持在不同的存储器裸片的ca焊盘之间发射测试信号。例如，第一存储器裸片的ca焊盘可与晶片的切割区域中的中继器逻辑电路耦合，且中继器逻辑电路可与切割区域中的对应控制逻辑电路耦合。此类逻辑电路可支持信号从探针卡到一或多个其它存储器裸片的一或多个其它ca焊盘的发射或中继。例如，中继器逻辑电路可接收来自ca焊盘(例如，其可与探针卡耦合)的测试信号，且可基于控制逻辑电路的配置将测试信号发射(例如，转发或中继)到另一存储器裸片的另一ca焊盘。
36.图2根据如本文中所公开的实例说明支持互连的ca资源的测试配置200的实例。测试配置200可包含与探针卡210耦合的存储器晶片205，其中探针卡210可依次与测试仪215(例如，测试装置)耦合。晶片205可表示可在同一衬底或平台上制作的存储器装置的块或组，其中可通过一或多个额外制作步骤将晶片分离成组件存储器装置。例如，晶片205可包含多个存储器裸片220，其可各自为参考图1所描述的相应存储器裸片160的实例。在一些状况下，晶片205可表示存储器装置的最大制造单元。
37.尽管参考存储器裸片220描述测试配置200，但本文中所描述的设备、技术及配置也可应用于晶片205中包含的任何存储器装置。本文中所描述的一些方法可在对晶片205上执行的测试操作(例如，一或多个测试程序)期间发生。例如，晶片205可经配置以使得可由测试仪215及探针卡210测试一组存储器裸片220，其中所述组存储器裸片220的第一子组可与探针卡210耦合且所述组存储器裸片220的第二子组可不与探针卡210直接耦合。
38.晶片205的存储器裸片220可各自包含一或多个ca焊盘225(例如，通信焊盘或引脚)或与其相关联。图2中所说明的ca焊盘225可表示与相应存储器裸片220相关联的单个ca焊盘225或多个ca焊盘225。ca焊盘225可与探针卡210(例如，如参考图1所描述的主机装置)介接。例如，与存储器裸片220相关联的ca焊盘225或多个ca焊盘225可与探针卡210的一或多个部分(例如，焊盘或引脚)耦合或以其它方式与其介接。与第一存储器裸片220相关联的ca焊盘225(例如，或一组ca焊盘225)也可与相关联于一或多个第二存储器裸片220的ca焊盘225(例如，或一组ca焊盘225)选择性地耦合。例如，晶片205的切割区域(例如，可移除区域)中的一或多个逻辑电路230可经配置以选择性地耦合第一存储器裸片220的ca焊盘225(例如，或一组ca焊盘225)及一或多个第二存储器裸片220的ca焊盘225(例如，或一组ca焊盘225)。
39.在一些实例中，可经由一或多个逻辑电路230
‑
a选择性地耦合存储器裸片220
‑
a的ca焊盘225
‑
a及存储器裸片220
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b的ca焊盘225
‑
b。类似地，可分别经由一或多个逻辑电路
230
‑
b及230
‑
c将存储器裸片220
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c的ca焊盘225
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c与ca焊盘225
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b及存储器裸片220
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d的ca焊盘225
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d选择性地耦合。图2中所说明的实例展示四个存储器裸片220，然而晶片205可包含任何数量的存储器裸片220及对应ca焊盘225，其中存储器裸片220的ca焊盘225可与其它存储器裸片220的一或多个ca焊盘225选择性地耦合。
40.探针卡210可包含多个引脚235(例如，焊盘、球或用于耦合的其它构件)，其可与晶片205上的一或多个对应ca焊盘225(例如，ca焊盘225
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b及225
‑
c)介接(例如，耦合)。探针卡可进一步与测试装置或设备(例如，测试仪215)耦合或与其介接。测试仪215可表示计算机、处理器、通用测试装置、专用测试装置或任何其它测试装置或设备。在一些状况下，测试仪215可控制探针卡210或可包含探针卡210。
41.探针卡210可例如通过将测试配置(例如，由测试仪215确定或例如由用户输入到测试仪215的测试配置)如由测试仪215所指示地发射到晶片205来配置晶片205以进行测试。探针卡210可经由一或多个ca焊盘225(例如，ca焊盘225
‑
b及225
‑
c)将测试信号发射到晶片205(例如，到晶片205的一或多个存储器裸片220)，且晶片205的一或多个存储器裸片220可执行由信号指示的命令(例如，读取命令、写入命令或其它命令)。在一些状况下，数据可在测试操作期间并响应于测试信号由晶片205(例如，或晶片205的组件)生成，且可(例如，经由一或多个dq焊盘或其它焊盘)发射回到探针卡210(例如，及对应测试仪215)。
42.在一些状况下，测试配置可指示第一存储器裸片220及相关联ca焊盘225将从探针卡210接收的信号中继到与可未与探针卡210耦合(例如，直接耦合)的第二存储器裸片220相关联的第二ca焊盘225。例如，测试配置可指示ca焊盘225
‑
b(例如，与存储器裸片220
‑
b相关联)将测试信号转发或中继到ca焊盘225
‑
a(例如，与存储器裸片220
‑
a相关联)。类似地，测试配置可指示ca焊盘225
‑
c(例如，与存储器裸片220
‑
c相关联)将测试信号转发或中继到ca焊盘225
‑
d(例如，与存储器裸片220
‑
d相关联)。如本文中所描述，可经由一或多个逻辑电路230来中继测试信号。
43.探针卡210可测试(例如，向其发射测试信号或命令)可未与探针卡210直接耦合的一或多个存储器裸片220或相关联ca焊盘225。因此，探针卡210上的引脚235的数量可小于可使用探针卡210上的所述数量的引脚235进行测试的ca焊盘225的总数量。例如，探针卡的引脚235
‑
a及235
‑
b可分别与晶片的ca焊盘225
‑
b及225
‑
c耦合。探针卡210(例如，如由测试仪215所指示)可经由ca焊盘225
‑
b及225
‑
c发射信号，且一或多个逻辑电路230
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a及230
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c可分别将信号转发到ca焊盘225
‑
a及225
‑
d。因此，测试信号可由未与探针卡210直接耦合的一或多个ca焊盘225(例如，及一或多个相关联存储器裸片220)接收。
44.图3根据如本文中所公开的实例说明支持互连的ca资源的信令配置300的实例。信令配置300可表示晶片305的配置，例如参考图1及图2所描述的晶片。晶片305可包含多个存储器裸片310及相关联电路系统。尽管参考存储器裸片310描述信令配置300，但本文中所描述的设备、技术及配置也可应用于包含在晶片305中的任何存储器装置。晶片305可经配置以使得探针卡的引脚可与(例如，在测试程序期间)与第一存储器裸片310相关联的第一ca焊盘325介接或耦合，且可经由第一ca焊盘325发射信号到一或多个其它ca焊盘325，所述ca焊盘可不与探针卡直接耦合，且可与一或多个其它存储器裸片310相关联。
45.可测试例如晶片305的存储器设备以进行质量控制，例如以确定晶片305的一或多个部分是否根据指定的配置起作用。在一些状况下，可出于其它目的而测试晶片305。晶片
305的测试(例如，执行一或多个测试程序)可在晶片305的制造过程中的特定时间发生。例如，可选择测试时间，使得在执行测试程序时可实现某些测试结果或成本特性。在一些状况下，可在将晶片305分离成组成部分(例如，分离成存储器裸片310、存储器裸片310的组或其它存储器装置)之前发生对晶片305的测试。除其它实例外，此类测试还可支持经改进测试结果及测试过程。
46.在一些状况下，在晶片水平执行一或多个测试程序(例如，在分离晶片305之前)可导致测试成本增加。例如，在晶片级的测试可导致探针卡具有较高数量引脚，这可增加执行测试的成本。例如，在晶片级的测试可包含将探针卡与晶片305或晶片305的一部分耦合以测试晶片305(例如，或测试晶片305的一部分)。探针卡可向晶片305提供功率以进行一或多个测试程序，并还可提供用于将晶片305与测试设备(例如，测试仪)耦合的接口。在一些状况下，存储器装置或晶片305的每一不同设计可对应于相应不同的探针卡设计。除其它实例外，探针卡还可由于探针卡的复杂性及制造探针卡的相关联成本，导致在晶片级的测试成本增加。在一些状况下，探针卡的成本可与探针卡的引脚计数相关联。例如，与具有较低数量的引脚的探针卡相比，具有较高数量的引脚的探针卡(例如，较高的引脚计数)可与较高成本相关联。
47.因此，本文中描述用以支持探针卡的引脚计数量减少的技术及设备。例如，晶片305可经配置使得来自探针卡的信号(例如，经由探针卡从测试仪发射的信号)可由与晶片305的第一存储器裸片310相关联的第一ca焊盘325接收，且可将其路由到晶片305的一或多个其它ca焊盘325(例如，与一或多个其它存储器晶片310相关联)。此类技术可共享用于测试信号发射的ca资源，其可支持用于测试程序的较高数量的并行操作以及测试仪资源(例如，探针卡引脚及/或测试仪协议)的对应减少。
48.探针卡因此可使用探针卡的一个引脚(例如，与晶片305上的一个ca焊盘325耦合)对多个ca焊盘325(例如，以及相关联的多个存储器裸片310)执行测试程序。因此，用于测试ca资源(例如，ca焊盘325)的探针卡引脚的数量可低于所测试的ca焊盘325的相关联数量(例如，晶片305上的ca焊盘325的数量或计数)。探针卡因此可经配置有减少数量的引脚以便测试晶片305(例如，与其中信号可不在不同存储器裸片310上的ca焊盘325之间路由的实例相比)。例如，与晶片305上的存储器裸片310相关联的探针卡引脚的平均数量可从平均14个引脚减少到平均5个引脚、3个引脚或2个引脚。此类技术及设备可减少用于测试晶片305的探针卡的成本，这可以减少用于在晶片级执行测试程序的总成本。
49.晶片305可包含存储器裸片310及相关联电路系统的不同区域(例如，单元)。例如，晶片305可包含一或多个区域，其包含晶片305的存储器裸片310(例如，或存储器装置)，且可包含一或多个包含其它电路系统的区域。一或多个区域可包含切割区域315，其中切割区域315可表示当将晶片305分离成存储器裸片310或存储器装置时可被移除的晶片305的一部分。切割区域315可包含可用于重复从第一存储器裸片310的第一ca焊盘325到第二存储器裸片310的第二ca焊盘325的测试信号(例如，与测试程序相关联的信号或命令)的电路系统。
50.每一存储器裸片310可包含一或多个相应ca焊盘325及一或多个相应信号焊盘320。在一些状况下，当执行测试程序时，ca焊盘325或信号焊盘320可与探针卡耦合。在一些状况下，ca焊盘325可从探针卡接收测试信号，且信号焊盘320可从探针卡接收测试配置信
号。ca焊盘325或信号焊盘320可与切割区域315中的电路系统耦合，所述切割区域可支持向一或多个其它存储器裸片310的一或多个其它ca焊盘325发射(例如，中继或转发)信号。ca焊盘325及信号焊盘320可被包含在晶片305的rdl中，所述rdl可与晶片305的存储器裸片310中的每一个耦合。rdl可表示晶片305的最高金属层，且可将信号重新分布给位于rdl中或与rdl耦合的其它资源。本文中参考图4进一步描述rdl。
51.切割区域315可包含用于将信号中继或转发到一或多个存储器裸片310上的一或多个其它ca焊盘325的逻辑电路。逻辑电路可包含控制电路330(例如，第一子组或第一电路)及中继器电路335(例如，第二子组或第二电路)。在一些状况下，中继器电路335可被包含在晶片305的非切割区域中(例如，可被包含在芯片上)。控制电路330可表示用于指示待转发或中继测试信号的方向的电路。在一些状况下，控制电路330可指示将不转发或中继(例如，将隔离)测试信号。控制电路330可硬连线有此类信号控制信息，或可通过测试配置信号来配置有信号控制信息。
52.中继器电路335可从存储器裸片310的ca焊盘325(例如，与探针卡耦合的ca焊盘325)接收测试信号，且可例如，基于与中继器电路335相关联的控制电路330的配置将测试信号发射(例如，转发或中继)到另一ca焊盘325(例如，另一存储器裸片310)。例如，在一些状况下，相关联控制电路330可控制中继器电路335以将测试信号中继到另一存储器裸片310(例如，位于存储器裸片310的左侧或右侧的存储器裸片310)或抑制测试信号的重新发射。在一些状况下，晶片305的存储器裸片310可经配置以使得存储器裸片310的每一ca焊盘325与用于每一相关联相邻存储器裸片310的对应控制电路330及中继器电路335耦合。例如，存储器裸片310可与14个ca焊盘325相关联，且14个ca焊盘中的每一个可分别与用于向左驱动的一个控制电路330及一个中继器电路335以及用于向右驱动的一个控制电路330及一个中继器电路335耦合(例如，每一存储器裸片可与28个控制电路330及28个中继器电路335相关联)。
53.在一个实例中，ca焊盘325
‑
b(例如，与存储器裸片310
‑
b相关联)可与探针卡耦合。ca焊盘325
‑
b可分别经由ca导电路径340
‑
b及340
‑
c分别与切割区域315
‑
a及315
‑
b中的中继器电路335
‑
a及335
‑
b耦合。在一些状况下，存储器裸片310
‑
b的信号焊盘320
‑
c及320
‑
d可与探针卡耦合。在一些状况下，信号焊盘320
‑
c及320
‑
d可接收来自探针卡的测试配置，指示控制电路330
‑
a及330
‑
b的配置或配置的一部分。在一些状况下，信号焊盘320
‑
b及320
‑
e也可接收来自探针卡的测试配置，指示控制电路330
‑
a及330
‑
b的配置或配置的一部分。在一些状况下，控制电路330
‑
a及330
‑
b可硬连线有指示信号方向的配置。
54.控制电路330
‑
a和330
‑
b可经配置(例如，根据所接收到的测试配置或硬连线)有关于相应中继器电路335
‑
a及335
‑
b中继或转发测试信号的方向。例如，控制电路330
‑
a可经配置以支持测试信号从存储器裸片310
‑
b到存储器裸片310
‑
a的中继(例如，向左驱动测试信号)，但可未经配置以支持从存储器裸片310
‑
a到310
‑
b的中继(例如，向右驱动测试信号)。类似地，控制电路330
‑
b可经配置以支持测试信号从存储器裸片310
‑
b到存储器裸片310
‑
c的重复(例如，向右驱动测试信号)，而非从存储器裸片310
‑
c到310
‑
b(例如，向左驱动测试信号)。例如，此配置可包含：控制电路330
‑
a经配置为向左驱动“接通”而向右驱动“关断”，以及控制电路330
‑
b经配置为向左驱动“关断”而向右驱动“接通”。
55.因此，ca焊盘325
‑
b可从探针卡接收测试信号，且所述信号可从ca焊盘325
‑
b路由
到中继器电路335
‑
a及335
‑
b(例如，分别经由ca导电路径340
‑
b及340
‑
c)。基于所描述控制配置，控制电路330
‑
a可控制中继器电路335
‑
a(例如，经由一或多个控制信号)以向左(例如，到存储器裸片310
‑
a)但不向右中继测试信号。类似地，控制电路330
‑
b可控制中继器电路335
‑
b(例如，经由一或多个控制信号)以向右(例如，到存储器裸片310
‑
c)而不向左中继测试信号。因此，中继器电路335
‑
a可将测试信号中继到ca导电路径340
‑
a及ca焊盘325
‑
a，且中继器电路335
‑
b可将测试信号中继到ca导电路径340
‑
d及ca焊盘325
‑
c。在一些状况下，与存储器裸片310
‑
a及310
‑
c相关联的其它控制电路330及中继器电路335可经配置以停止将测试信号中继超出存储器裸片310
‑
a及310
‑
c(例如，其它相关联控制电路330可经配置为向左驱动或向右驱动为“关断”。例如，测试信号可在三个存储器裸片310(例如，存储器裸片310
‑
a、310
‑
b及310
‑
c)之间共享，且可不发射到其它存储器裸片310。
56.在一些状况下，一或多个控制电路330及中继器电路335可用于将存储器裸片310与测试信号隔离。如此，一或多个控制电路330可经配置以控制对应一或多个中继器电路335处于隔离状态，或不中继测试信号。在一些状况下，当已知存储器裸片310为坏裸片时，隔离配置可用于将存储器裸片310从测试程序排除。
57.虽然图3中所说明实例展示晶片305中包含的三个存储器裸片310，但应理解，晶片中可包含任何数量的存储器裸片310。例如，晶片305可包含一千或多于一千个存储器裸片310。类似地，可选择性地耦合用于三个存储器裸片310
‑
a、310
‑
b及310
‑
c之间的测试信号发射的ca资源(例如，ca焊盘325、信号焊盘320及ca导电路径340)的实例可扩展为共享用于在任何数量的存储器裸片310之间测试信号传播(例如，选择性地耦合)的ca资源。例如，五个存储器裸片310或七个存储器裸片310可共享用于测试信号传播(例如，到其它存储器裸片310的测试信号中继、转发或发射)的ca资源。在一些状况下，包含在晶片305中的所有存储器裸片310可共享ca资源。在共享用于测试信号传播的ca资源的三个存储器裸片310的实例中，每存储器裸片310的探针卡引脚的数量可为五个引脚。在共享ca资源的五个存储器裸片310的实例中，每存储器裸片310的探针卡引脚的数量可为三个引脚，且在共享ca资源的七个存储器裸片310的实例中，每存储器裸片的探针卡引脚的数量可为两个引脚。因此，与不共享ca资源的其它配置相比，可减少探针卡引脚的数量。
58.在一些状况下，具有共享的ca资源的更大数量的存储器裸片310可导致更大的信号传播延迟。如此，具有共享的ca资源的存储器裸片310的数量可基于探针卡的所要引脚计数及测试信号的所要传播延迟或传播速度。
59.在一些状况下，可通过将一个存储器裸片310的多个ca焊盘325及/或信号焊盘320耦合到探针卡而在存储器裸片310之间共享ca资源(例如，ca焊盘325、信号焊盘320及ca导电路径340)。晶片305可经配置以将测试信号从多个ca焊盘325中继到其它存储器裸片310上的一或多个其它ca焊盘325在一些状况下，多个存储器裸片310的ca焊盘325及/或信号焊盘320可与探针卡耦合以支持横跨晶片305及探针卡的引脚密度的分布。在此类状况下，晶片305可类似地经配置以将测试信号从ca焊盘325中继到其它存储器裸片310上的一或多个其它ca焊盘325的测试信号。
60.在一些状况下，一或多个测试信号在被发射到晶片305时(例如，经由一或多个ca焊盘325)可被多路复用(例如，经由地址跳过)。多路复用可支持甚至更低的探针卡上的引脚计数，因为可经由多路复用的测试信号发射更大数量的信息。在一些状况下，多路复用一
或多个测试信号可增加晶片305的存储器裸片310上的寻址电路系统的复杂性或可增加测试程序的持续时间。如此，多路复用测试信号的数量可基于探针卡的所要引脚计数以及与晶片305相关联的所要复杂性或成本。
61.图4a及4b根据如本文中所公开的实例说明支持互连的ca资源的存储器结构401及402的相应实例。存储器结构401及402可表示包含在晶片中的结构，所述晶片可表示参考图1到3所描述的晶片。如参考图1到3所描述，晶片可经配置使得探针卡的引脚可与第一存储器裸片的第一ca焊盘425介接或耦合(例如，在测试程序期间)，且可经由第一ca焊盘425将信号发射到可不与探针卡直接耦合的一或多个其它ca焊盘425(例如，与一或多个其它存储器裸片相关联)。尽管参考存储器裸片描述存储器结构401及402，但本文中所描述的设备、技术及配置也可应用于包含在晶片中的任何存储器装置。
62.晶片上的结构可包含与存储器裸片或与其它电路系统相关联的不同区域(例如，单元)。例如，晶片可包含存储器裸片区域410，所述存储器裸片区域包括与晶片的存储器裸片(例如，或存储器装置)相关联的结构。晶片还可包含切割区域415，所述切割区域包含与测试存储器裸片(例如，或存储器装置)相关联的电路系统。切割区域415可在将晶片分离成存储器裸片或存储器装置时被移除，且可包含用于在不同存储器裸片的ca焊盘425之间发射测试信号的电路系统。在一些状况下，切割区域415可包含晶片的对应区域内的所有材料或层。
63.存储器裸片区域410可包含一或多个相应的ca焊盘425及一或多个相应信号焊盘420。在一些状况下，在执行测试程序时，ca焊盘425或信号焊盘420可与探针卡耦合。在一些状况下，ca焊盘425可从探针卡接收测试信号，且信号焊盘420可从探针卡接收测试配置信号。ca焊盘425及信号焊盘420可被包含在rdl 405中，所述rdl可形成晶片的一部分且可与晶片的存储器裸片中的每一个耦合。rdl 405可表示晶片的最高或顶部金属材料，且rdl 405中的导电线及/或迹线可将信号重新分布到位于rdl 405中或与所述rdl耦合的其它资源。在一些状况下，例如，与经由晶片的一或多个其它部分发射信号相比，rdl 405可减少信号功率的下降。例如，rdl 405可包含较大的特征或组件(例如，与其它材料相比)，且较大特征或部件可驱动较高电流而无需对应较高的功率降(例如，与其它材料相比)。rdl 405中的ca焊盘425或信号焊盘420可与切割区域415内的电路系统耦合，所述切割区域可支持在不同存储器裸片的ca焊盘425或信号焊盘420之间发射测试信号。
64.例如，rdl 405可包含ca导电路径440，其可将ca焊盘425与切割区域415中的电路系统耦合。在一些状况下，ca导电路径440也可将ca焊盘425与缓冲器445耦合。ca导电路径440可另外将信号焊盘420与切割区域415中的电路系统耦合。切割区域415中的电路系统可位于rdl 405下面，例如在晶片的材料堆叠中的下部材料中，且可例如经由相应ca导电路径440与rdl 405耦合。
65.切割区域415中的电路系统可包含用于在不同存储器裸片上的ca焊盘425之间发射信号的逻辑电路。逻辑电路可包含控制电路430(例如，第一子组或第一电路)及中继器电路435(例如，第二子组或第二电路)。控制电路430可表示用于指示将发射测试信号的方向的电路，或用于指示测试信号将不发射到另一存储器裸片(例如，将被隔离)。中继器电路435可经由ca导电路径440从ca焊盘425(例如，与探针卡耦合的第一存储器裸片区域410中的ca焊盘425)接收测试信号。例如，基于与中继器电路435相关联的控制电路430的配置，中
继器电路435可将测试信号转发或中继到另一ca焊盘425及ca导电路径440(例如，在另一存储器裸片区域410中)。
66.ca焊盘425、信号焊盘420、控制电路430及中继器电路435可为参考图3所描述的对应结构的实例。例如，参考图4所描述的ca焊盘425、信号焊盘420、控制电路430及中继器电路435可经配置或以其它方式构造为执行用于在存储器裸片之间(例如，在存储器裸片区域410之间)发射(例如，中继或转发)测试信号或其它信号的方法中的一或多个。
67.在一个实例中，存储器裸片区域410
‑
b中的ca焊盘425
‑
b可与多个中继器电路435耦合。例如，ca焊盘425
‑
b可与相关联于邻近存储器裸片区域410的中继器电路435耦合，例如可将存储器裸片区域410
‑
b分别与存储器裸片区域410
‑
a户410
‑
c选择性地耦合的中继器电路435
‑
a及435
‑
b。ca焊盘425
‑
b可分别经由ca导电路径440
‑
b及440
‑
c与中继器电路435
‑
a及435
‑
b耦合。在一些状况下，rdl 405中可包含ca焊盘425
‑
b及ca导电路径440
‑
b及440
‑
c。对于其它ca焊盘425、对应存储器裸片区域410及切割区域415可存在类似配置。例如，存储器裸片区域410
‑
a可包含ca焊盘425
‑
a，其可经由一或多个ca导电路径440(例如，ca导电路径440
‑
a)与一或多个中继器电路435(例如，中继器电路435
‑
a)耦合。类似地，存储器裸片区域410
‑
c可包含ca焊盘425
‑
c，其可经由一或多个ca导电路径440(例如，ca导电路径440
‑
d)与一或多个中继器电路435(例如，中继器电路435
‑
b)耦合。
68.控制电路430可与存储器裸片区域410
‑
e中的多个信号焊盘420耦合。例如，控制电路430
‑
b可与相关联于邻近存储器裸片区域410相关联的信号焊盘420(例如信号焊盘420
‑
c及420
‑
d)耦合，其中控制电路430
‑
b可将存储器裸片区域410
‑
e与存储器裸片区域410
‑
f选择性地耦合。信号焊盘420
‑
c及420
‑
d可经由相应控制信号导电路径460
‑
c及460
‑
d与控制电路430
‑
b耦合。在一些状况下，信号焊盘420及控制信号导电路径460可被包含在rdl 405中。对于其它信号焊盘420、对应存储器裸片区域410及切割区域415可存在类似配置。例如，存储器裸片区域410
‑
d可包含信号焊盘420
‑
a，所述信号焊盘可经由控制信号导电路径460
‑
a与控制电路430
‑
a耦合。类似地，存储器裸片区域410
‑
e可包含信号焊盘420
‑
b，其可经由控制信号导电路径460
‑
b与控制电路430
‑
b耦合。
69.ca焊盘425也可与在一些状况下可位于rdl 405中的缓冲器445耦合。例如，ca焊盘425
‑
a可与缓冲器445
‑
a耦合，ca焊盘425
‑
b可与缓冲器445
‑
b耦合，且ca焊盘425
‑
c可与缓冲器445
‑
c耦合。缓冲器445可将rdl 405中的ca焊盘425与一或多个内部ca资源耦合。在一些状况下，缓冲可为可配置以使用硬系带或软系带来控制缓冲器445，例如，基于可用资源。在晶片处理完成之后(例如，将晶片分离成组成部分)，缓冲器445及相关联ca焊盘425可处于禁用或惰性状态。例如，在测试期间，缓冲器可接收信号455(例如，断言为测试的一部分)，所述信号可激活缓冲器445且可将相关联ca焊盘425与内部ca资源耦合。在测试完成之后，可取消断言信号455，这可使缓冲器445及对应ca焊盘425处于惰性，且可将缓冲器445及ca焊盘425从内部ca资源解耦。
70.在一些状况下，图4a所说明的存储器裸片区域410或切割区域415可对应于图4b所说明的存储器裸片区域410或切割区域415。例如，存储器裸片区域410
‑
a、410
‑
b及410
‑
c可分别对应于存储器裸片区域410
‑
d、410
‑
e及410
‑
f，且在一些状况下可表示相同存储器裸片区域410的不同部分或子组。例如，对应存储器裸片区域410可各自表示相同存储器裸片区域410的子组，但在存储器裸片区域410的平面内的不同位置处(例如，在rdl 405或另一材
料的平面内的不同位置处)。类似地，切割区域415
‑
a及415
‑
b可分别对应于切割区域415
‑
c及415
‑
d，且在一些状况下可表示相同切割区域415的不同部分或子组。例如，对应切割区域415可各自表示相同切割区域415的子组，但在切割区域415的平面内的不同位置处(例如，在rdl 405或另一材料的平面内的不同位置)。
71.可经由一或多个导电路径450耦合对应于相同切割区域415的控制电路430及中继器电路435。例如，控制电路430
‑
a及中继器电路435
‑
a可经由一或多个导电路径450
‑
a或450
‑
c耦合。类似地，控制电路430
‑
b及中继器电路435
‑
b可经由一或多个导电路径450
‑
b或450
‑
d耦合。在一些状况下，相关联控制电路430及中继器电路435可被包含在晶片的相同材料(例如，相同层)中。例如，在一些状况下，相关联控制电路430及中继器电路435可被包含在晶片的一或多个有源硅材料(例如，有源硅层)中。
72.在一些状况下，除其它实例外，在移除切割区域415(例如，用于晶片的进一步处理)之后，还可使先前与中继器电路435及控制电路430(例如，与切割区域415一起移除)的ca导电路径440浮动或可与缓冲器耦合。在一些状况下，例如，基于晶片的一或多个其它有源区域中的可用面积，中继器电路435及控制电路430可以位于晶片的非切割区域(例如，存储器裸片区域410)中。在此类状况下，中继器电路435及控制电路430可在从晶片移除切割区域415之后保留。
73.图5a及5b根据如本文中所公开的实例说明支持互连的ca资源的逻辑电路501及502的相应实例。在一些状况下，如参考图3及4所描述的，逻辑电路501及502可位于两个邻近存储器裸片之间。例如，逻辑电路501及502可被包含在与两个邻近存储器裸片耦合的晶片的切割区域中。逻辑电路501及502可在切割区域内占据硅的一或多个活性材料(例如，层)，且可从具有切割区域的晶片移除(例如，在可能在测试之后发生的切割期间)。在一些状况下，如参考图3及4所描述，逻辑电路501及502可被包含在存储器裸片的电路系统内。
74.如在图5a中所说明，逻辑电路501可包含控制导电路径505
‑
a及505
‑
b、ca导电路径510
‑
a及510
‑
b及逻辑子电路系统515
‑
a，其中逻辑子电路系统515
‑
a可与控制导电路径505
‑
a及505
‑
b以及ca导电路径510
‑
a及510
‑
b耦合。逻辑电路501可表示参考图3及4所描述的中继器电路。例如，逻辑电路501可经配置以通过选择性地耦合第一及第二ca焊盘以及相关联ca导电路径510，来将信号从与第一存储器裸片相关联的第一ca焊盘中继或发射到与第二存储器裸片相关联的第二ca焊盘。在一些状况下，除其它组件外，逻辑子电路系统515
‑
a还可包含一或多个导电路径及一或多个放大器(例如，如图5a中所说明)。
75.逻辑电路501可经由控制导电路径505
‑
a或505
‑
b或两者来接收来自逻辑电路502的控制信号，其中控制信号可配置逻辑电路501以中继或抑制测试信号从与第一存储器裸片相关联的第一ca焊盘中继到与第二存储器裸片相关联的第二ca焊盘的中继。第一ca焊盘可与探针卡的引脚耦合，且可(例如，经由引脚)接收来自探针卡的测试信号。逻辑电路501可经由将第一ca焊盘与逻辑电路501耦合在一起的第一ca导电路径510(例如，ca导电路径510
‑
a或510
‑
b)接收来自第一ca焊盘的测试信号。在一些状况下，逻辑电路501可基于所接收到的控制信号经由将逻辑电路501与第二ca焊盘耦合的第二ca导电路径510(例如，ca导电路径510
‑
a或510
‑
b)将测试信号转发或发射到第二ca焊盘。
76.例如，如果经由控制导电路径505
‑
a接收到控制信号，那么可经由ca导电路径510
‑
a将测试信号转发到第二ca焊盘(例如，在第一存储器裸片及第一ca焊盘的左侧))。类似地，
如果经由控制导电路径505
‑
b接收控制信号，那么可经由ca导电路径510
‑
b将测试信号转发到第二ca焊盘(例如，在第一存储器裸片及第一ca焊盘的右侧))。在一些状况下，如果经由控制导电路径505
‑
a及505
‑
b两者接收控制信号(例如，如果控制信号将控制导电路径505
‑
a及505
‑
b两者驱动到低电压)，那么可抑制测试信号被发射(例如，中继或转发)到第二ca焊盘及存储器裸片。类似地，如果未经由控制导电路径505
‑
a或505
‑
b接收任何控制信号，那么可抑制测试信号被发射(例如，中继或转发)到第二ca焊盘。
77.在一些状况下，控制信号可包含电压脉冲或电压电平，且可将逻辑子电路系统515
‑
a配置为传播或抑制测试信号传播到第二ca焊盘。例如，经由控制导电路径505
‑
a发射的电压脉冲可将逻辑子电路系统515
‑
a配置为打开从右到左的电流(例如，可激活放大器或逻辑子电路系统515
‑
a的其它组件))。因此，测试信号可从第一ca焊盘(例如，与探针直接相互作用的ca焊盘)行进到位于第一存储器裸片及ca焊盘右侧的第二ca焊盘。类似地，经由控制导电路径505
‑
b发射的电压脉冲可将逻辑子电路系统515
‑
a配置为打开从左到右的电流(例如，可激活放大器或逻辑子电路系统515
‑
a的其它组件)，使得测试信号可从第一ca焊盘行进到位于第一存储器裸片及ca焊盘左侧的第二ca焊盘。
78.如在图5b中所说明，逻辑电路502可包含控制导电路径505
‑
c及505
‑
d，控制信号导电路径520
‑
a及520
‑
b以及逻辑子电路系统515
‑
b，其中逻辑子电路系统515
‑
b可与控制导电路径505
‑
c及505
‑
d以及控制信号导电路径520
‑
a及520
‑
b耦合。逻辑电路502可表示参考图3及4所描述的控制电路，且可经配置以将控制信号发射到逻辑电路501以控制邻近存储器裸片的ca焊盘之间的信号发射。在一些状况下，逻辑电路502可接收指示信号传播配置的控制信息，且在一些状况下，逻辑电路502可经硬连线有用于传播信号的配置。
79.控制导电路径505
‑
c及505
‑
d可与控制导电路径505
‑
a及505
‑
b耦合或表示其一部分，使得逻辑电路502可经由相应控制导电路径505与逻辑电路501耦合。控制信号导电路径520
‑
a及520
‑
b可与第一及第二存储器裸片上的相应信号焊盘耦合。在一些状况下，除其它组件外，逻辑子电路系统515
‑
b还可包含一或多个导电路径，一或多个“与”门、一或多个“或非”(nor)门以及一或多个逆变器(例如，如在图5b中所说明)。在一些状况下，逻辑子电路系统515
‑
b的一或多个组件可经配置以接收测试配置(例如，包含控制信息)并使用测试配置来生成用于逻辑电路501的控制信号。在一些状况下，逻辑子电路系统515
‑
b的一或多个组件可经配置(例如，经硬连线)有用于生成用于逻辑电路501的控制信号的特定配置。
80.在一些实例中，如本文中所描述，逻辑电路502可从测试仪(例如，经由探针卡)接收控制信息。例如，测试仪可经由例如一或多个信号焊盘及控制信号导电路径520(例如，控制信号导电路径520
‑
a及/或520
‑
b)的ca资源将测试配置发射到逻辑电路502。在一些实例中，如参考图3及4所描述，可存在与每一逻辑电路502耦合的两个信号焊盘。第一信号焊盘可与第一存储器裸片相关联，且可经由第一控制信号导电路径520(例如，控制信号导电路径520
‑
a或520
‑
b)与逻辑电路502耦合。第二信号焊盘可与第二存储器裸片相关联，且可经由第二控制信号导电路径520(例如，控制信号导电路径520
‑
a或520
‑
b)与逻辑电路502耦合。逻辑电路502可经由第一信号焊盘及第二信号焊盘中的任一个或两个来接收测试配置(例如，包含控制信息)或其一部分。
81.逻辑电路502接收的控制信息(例如，测试配置)可包含驱动控制输入。例如，逻辑电路502可经由控制信号导电路径520
‑
a及520
‑
b接收驱动控制输入，且可生成控制信号以
经由控制导电路径505
‑
c或505
‑
d或两者(例如，使用逻辑子电路系统515
‑
b)发射。用于控制信令的控制导电路径505可基于经由控制信号导电路径520
‑
a及520
‑
b接收的驱动控制输入。例如，逻辑电路502可经由与将测试信号转发到左侧相关联的控制信号导电路径520
‑
a来接收驱动控制输入(例如，driveleft)。另外或替代地，逻辑电路502可经由与将测试信号转发到右侧相关联的控制信号导电路径520
‑
b来接收驱动控制输入(例如，driveright)。在一些实例中，驱动控制输入可由一或多个逻辑值表示，例如“0”或“1”。在一些状况下，逻辑值“0”可指示特定信令方向的“关断”状态，而逻辑值“1”可指示信令方向的“接通”状态。
82.例如，driveleft输入逻辑值“1”及driveright输入逻辑值“0”可指示逻辑电路502发射控制信号，所述控制信号配置逻辑电路501以向左侧转发测试信号(例如，经由控制导电路径505
‑
a发射信号)。类似地，driveleft输入逻辑值“0”及driveright输入逻辑值“1”可指示逻辑电路502发射控制信号，所述控制信号配置逻辑电路501以向右发射测试信号(例如，经由控制导电路径505
‑
b发射测试信号)。在一些状况下，如果driveright及driveleft输入均指示逻辑值“0”或“1”，那么逻辑电路502可抑制控制信号发射到逻辑电路501，且测试信号可被隔离。在一些状况下，如果driveright及driveleft输入均指示逻辑值“0”或“1”，那么逻辑电路502可将控制信号发射到逻辑电路501以配置逻辑电路501以抑制测试信号的发射(例如，经由控制导电路径505
‑
a及505
‑
b发射信号)，使得测试信号可被隔离。
83.在一些状况下，逻辑电路502可(例如，经由测试配置)从邻近存储器裸片及与所述邻近存储器裸片相关联的一或多个dq焊盘接收控制信息。例如，第一或第二信号焊盘可发射从一或多个dq焊盘转发的控制信息(例如，作为测试配置的一部分)。来自dq焊盘的控制信息可例如指示接收测试信号的最终存储器裸片(例如，在传播到最终存储器裸片或与dq焊盘相关联的存储器裸片之后将隔离测试信号)。逻辑电路502可经由控制信号导电路径520
‑
a或520
‑
b接收此类控制信息，其可分别指示与driveleft或driveright相关联的逻辑值。
84.在一些实例中，可通过在制造期间硬连线逻辑电路502来固定驱动控制输入。例如，逻辑电路502可被硬连线以将测试信号路由到第一存储器裸片的右侧，将测试信号路由到第一存储器裸片的左侧，或抑制测试信号的发射，且可生成用于逻辑电路501的对应控制信号。
85.图6根据如本文中所公开的实例说明支持互连的ca资源的一或多种方法600的流程图。方法600的操作可由包含一或多个存储器装置的晶片或其组件来实施，如本文中所描述。在一些实例中，存储器装置可执行指令集以控制存储器装置的功能元件以执行所描述的功能。另外或替代地，存储器装置可使用专用硬件来执行所描述功能的方面。
86.在605处，晶片可在包含存储器裸片组的晶片处接收指示晶片的测试配置的第一信号。605的操作可根据本文中所描述的方法执行。
87.在610处，晶片可在所述存储器裸片组的第一存储器裸片的第一ca导电路径处接收来自探针卡的第二信号。610的操作可根据本文中所描述的方法来执行。
88.在615处，晶片可基于测试配置在晶片的第一逻辑电路处确定将第二信号传达到所述存储器裸片组中的第二存储器裸片的第二ca导电路径。615的操作可根据本文中所描述的方法来执行。
89.在620处，晶片可基于确定将第二信号传达到第二存储器裸片而使用第一逻辑电
路将第二信号传达到第二存储器裸片的第二ca导电路径。620的操作可根据本文中所描述的方法来执行。
90.在一些实例中，如本文中所描述的设备可执行一或多种方法，例如方法600。所述装设备可包含用于进行以下操作的特征、构件或指令(例如，非暂时性计算机可读媒体，其存储可由处理器执行的指令)：在包含存储器裸片组的晶片处接收指示晶片的测试配置的第一信号，在所述存储器裸片组中的第一存储器裸片的第一ca导电路径处接收来自探针卡的第二信号；，基于测试配置，在晶片的第一逻辑电路处，确定将第二信号传达到所述存储器裸片组中的第二存储器裸片的第二ca导电路径；及基于确定将第二信号传达到第二存储器裸片，使用第一逻辑电路，将第二信号传达到第二存储器裸片的第二ca导电路径。
91.本文中所描述的方法600及设备的一些实例可进一步包含用于进行以下操作的操作、特征、构件或指令：在晶片的第二逻辑电路处基于测试配置确定将第二信号传达到所述存储器裸片组中的第三存储器裸片的第三ca导电路径，及基于确定将第二信号传达到第三存储器裸片，使用第二逻辑电路，将第二信号传达到第三存储器裸片的第三ca导电路径。
92.在本文中所描述的方法600及设备的一些实例中，将第二信号传达到第二ca导电路径可包含用于进行以下操作的操作、特征、构件或指令：经由第一逻辑电路的第一子组传达第二信号，第一逻辑电路的第一子组与第一ca导电路径及第二ca导电路径耦合。
93.本文中所描述的方法600及设备的一些实例可进一步包含用于进行以下操作的操作、特征、装置或指令：在第一逻辑电路的第二子组处且基于确定将第二信号传达到第二ca导电路径，生成用于第一逻辑电路的第一子组以将第二信号发射到第二ca导电路径的控制信号；及与第一逻辑电路的第一子组就控制信号进行通信，其中经由第一逻辑电路的第一子组来传达第二信号可基于与第一逻辑电路的第一子组就控制信号进行通信。
94.本文中所描述的方法600及设备的一些实例可进一步包含用于进行以下操作的操作、特征、装置或指令：基于测试配置，在晶片的第二逻辑电路处，确定抑制第二信号到所述存储器裸片组中的第三存储器裸片的第三ca导电路径的通信；及使用第二逻辑电路且基于确定抑制第二信号到第三存储器裸片的通信，抑制第二信号从第二ca导电路径到第三ca导电路径的通信。
95.在本文中所描述的方法600和装置的一些实例中，确定抑制第二信号到第三ca导电路径的通信可包含用于进行以下操作的操作、特征、装置或指令：在第二逻辑电路的第二子组处基于测试配置确定可将第三ca导电路径与第二ca导电路径隔离，其中抑制第二信号从第二ca导电路径到第三ca导电路径的通信可基于确定可将第三ca导电路径与第二ca导电路径隔离。在本文中所描述的方法600及设备的一些实例中，第二存储器裸片可与探针卡没有物理接触。
96.本文中所描述的方法600及设备的一些实例可进一步包含用于进行以下操作的操作、特征、装置或指令：在第一逻辑电路的第二子组处且基于确定将第二信号传达到第二ca导电路径，生成用于第一逻辑电路的第一子组以抑制将第二信号从第二ca导电路径传达到第一ca导电路径的控制信号，并与第一逻辑电路的第一子组就控制信号进行通信，其中经由第一逻辑电路的第一子组传达第二信号基于与第一逻辑电路的第一子组就控制信号进行通信。
97.本文中所描述的方法600及设备的一些实例可进一步包括用于进行以下操作的操
作、特征、装置或指令：通过一或多个其它存储器裸片将第二信号传达到与第一存储器裸片及第二存储器裸片分离的第三存储器裸片，其中第二信号经由包括第一逻辑电路的一组逻辑电路且经由包含第一ca导电路径及第二ca导电路径的多个ca导电路径进行通信。
98.应注意，上文所描述方法描述可能实施方案，且可重新布置或以其它方式修改操作及步骤，且其它实施方案为可能的。此外，可组合来自两种或多于两种方法的部分。
99.描述一种设备。所述设备可包含：第一存储器裸片，其包含用于从探针卡接收信号的第一ca焊盘以及与所述第一ca焊盘耦合的第一ca导电路径；第二存储器裸片，其包含第二ca导电路径；及逻辑电路，其位于定位在第一存储器裸片与第二存储器裸片之间的区域中，其中所述逻辑电路可经配置以将第一存储器裸片的第一ca导电路径与第二存储器裸片的第二ca导电路径选择性地耦合。
100.在一些实例中，逻辑电路可包含第一电路，所述第一电路与第一ca导电路径及第二ca导电路径耦合且经配置以在第一ca导电路径与第二ca导电路径之间选择性地传达信号。在一些实例中，逻辑电路可进一步包含与第一电路、第一ca导电路径及第二ca导电路径耦合的第二电路，第二电路经配置以控制第一电路选择性地传达信号。在一些实例中，第一存储器裸片可进一步包含用于接收来自探针卡的第二信号的第一信号焊盘，第一信号焊盘与第二电路耦合，且第二存储器裸片可进一步包含用于从探针卡接收第三信号的第二信号焊盘，第二信号焊盘与第二电路耦合。
101.所述设备的一些实例可包含用于将信号路由到包含第一存储器裸片及第二存储器裸片的存储器裸片组的材料层，其中所述材料层可与所述存储器裸片组耦合。所述设备的一些实例可包含位于材料层中的一组ca焊盘，所述组ca焊盘包括第一ca焊盘，及位于材料层中的一组ca导电路径，所述组ca导电路径包含第一ca导电路径及第二ca导电路径。
102.所述设备的一些实例可包含：第三存储器裸片，其包括第三ca导电路径；及第二逻辑电路，其位于定位在第二存储器裸片与第三存储器裸片之间的第二区域中，其中第二逻辑电路可经配置以将第二存储器裸片的第二ca导电路径与第三存储器裸片的第三ca导电路径选择性地耦合。在一些实例中，所述设备可包含第三电路，其与第二ca导电路径及第三ca导电路径耦合且经配置以在第二ca导电路径与第三ca导电路径之间选择性地传达信号。在一些实例中，第一ca导电路径、逻辑电路、第二ca导电路径及第二逻辑电路可经配置以在第一ca导电路径与第三ca导电路径之间选择性地传达信号。
103.描述一种设备。所述设备可包含存储器裸片，用于将信号路由到存储器裸片的材料层，其中所述材料层可与存储器裸片耦合。所述材料层可包含第一ca导电路径，其与存储器裸片相关联且具有与第一ca焊盘耦合的第一端部及终止于材料层的边缘处的第二端部；及第二ca导电路径，其与存储器裸片相关联且具有与第一ca焊盘耦合的第三端部及终止于材料层的边缘处的第四端部。
104.设备的一些实例可包含材料层中的间隙，所述间隙始于材料层的边缘处且终止于材料层的第二边缘处。所述设备的一些实例可包含与所述材料层耦合的第二存储器裸片，其中所述材料层可进一步包含：第三ca导电路径，其与所述第二存储器裸片相关联且具有终止于所述材料层的第二边缘处的端部；及第四ca导电路径，其与第二存储器裸片相关联并具有终止于材料层的第二边缘处的端部。
105.可使用多种不同科技及技术中的任一个来表示本文中所描述的信息及信号。例
如，可通过电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合来表示可贯穿上文描述所参考的数据、指令、命令、信息、信号、位、符号及码片。一些图式可将信号说明为单一信号；然而，所属领域的一般技术人员将理解，信号可表示信号的总线，其中总线可具有各种位宽度。
106.术语“电子通信”、“导电触点”、“连接”及“耦合”可指代支持组件之间信号流的组件之间的关系。如果组件之间存在任何可随时支持组件之间信号流的导电路径，那么认为组件彼此电子通信(或与其导电接触或连接或耦合)。在任何给定时间，基于包含所连接组件的装置的操作，彼此电子通信(或与其导电接触或连接或耦合)的组件之间的导电路径可以为开路或闭路。所连接的组件之间的导电路径可为组件之间的直接导电路径，或所连接组件之间的导电路径可为间接导电路径，所述间接导电路径可包含中间组件，例如开关、晶体管或其它组件。在一些实例中，例如，使用例如开关或晶体管的一或多个中间组件，可将所连接组件之间的信号流中断一段时间。
107.术语“耦合”指代从组件之间的开路关系(其中信号目前不能够在经由导电路径在组件之间通信)移动到组件之间闭路关系(其中信号能够经由导电路径在组件之间通信)的状态。当组件(例如控制器)将其它组件耦合在一起时，所述组件会起始一个改变，所述改变允许信号经由先前不允许信号流动的导电路径在其它组件之间流动。
108.术语“隔离”指代组件之间的关系，其中信号当前不能够在组件之间流动。如果组件之间存在开路，那么将组件彼此隔离。例如，当开关断开时，由位于组件之间的开关分离的两个组件彼此隔离。当控制器将两个组件隔离时，控制器会影响改变，所述改变会阻止信号使用先前允许信号流动的导电路径在组件之间流动。
109.本文中所使用的术语“层”或“级”是指几何结构(例如，相对于衬底)的层或片。每一层或级可具有三个维度(例如，高度、宽度及深度)，且可覆盖表面的至少一部分。例如，层或级可为三维结构，其中二个维度大于第三个，例如，薄膜。层或级可包含不同的元件、组件及/或材料。在一些实例中，一层或级可由两个或多于两个子层或次级构成。
110.如本文中所使用，术语“电极”可是指电导体，且在一些实例中，可用作存储器单元或存储器阵列的其它组件的电触点。电极可包含迹线、导线、导电线、导电层等，其在存储器阵列的元件或组件之间提供导电路径。
111.本文中所论述的装置，包含存储器阵列，可形成在半导体衬底上，例如硅、锗、硅锗合金、砷化镓、氮化镓等。在一些实例中，衬底为半导体晶片。在其它实例中，衬底可为绝缘体上硅(soi)衬底，例如玻璃上硅(sog)或蓝宝石上硅(sop)，或另一衬底上的半导体材料的外延层。可通过使用各种化学物质(包含但不限于磷、硼或砷)掺杂来控制衬底或衬底的子区域的导电性。可在车衬底的初始形成或生长期间通过离子植入或通过任何其它掺杂手段执行掺杂。
112.本文中所论述的开关组件或晶体管可表示场效应晶体管(fet)且包括包含源极、漏极及栅极的三端子装置。端子可通过导电材料(例如，金属)连接到其它电子元件。源极及漏极可为导电的且可包含重掺杂(例如，退化)半导体区域。源极及漏极可由轻掺杂半导体区域或沟道分开。如果沟道为n型(即，多数载子为电子)，那么fet可被称作为n型fet。若沟道为p型(即，多数载子为电洞)，那么fet可被称作为p型fet。沟道可由绝缘栅极氧化物覆盖。可通过将电压施加到栅极来控制沟道电导率。例如，分别将正电压或负电压施加到n型
fet或p型fet可致使沟道变为导电的。当将大于或等于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可“接通”或“激活”。当将小于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可“关断”或“撤销激活”。
113.本文中所阐明的描述结合随附图式描述实例配置，且并不表示可被实施或在权利要求书的范围内的所有实例。本文中所使用的术语“示范性”意谓“用作实例、例项或说明”，而非意谓“优选”或“优于其它实例”。为了提供对所描述技术的理解，详细描述包含特定细节。然而，可在无这些特定细节的情况下实践这些技术。在一些状况下，以框图形式展示熟知的结构及装置以避免混淆所描述实例的概念。
114.在附图中，相似组件或特征可具有相同参考标签。此外，可通过在参考标签后接着破折号及在类似组件当中进行区分的第二标签而区分同一类型的各种组件。如果在说明书中仅使用第一参考标号，那么所述说明便适用于具有相同第一参考标号的类似组件中的任一个，而不管第二参考标号如何。
115.可使用多种不同科技及技术中的任一个来表示本文中所描述的信息及信号。例如，可通过电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合来表示可贯穿上文描述所参考的数据、指令、命令、信息、信号、位、符号及码片。
116.因此，结合本文中的公开内容所描述的各种说明性块及模块可运用经设计以执行本文中所描述的功能的以下各项来实施或执行：通用处理器、dsp、asic、fpga或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件，或其任何组合。通用处理器可为微处理器，但在替代方案中，处理器可为任何处理器、控制器、微控制器或状态机。还可将处理器实施为计算装置的组合(例如，dsp与微处理器的组合、多个微处理器、结合dsp核心的一或多个微处理器或任何其它此类配置)。
117.本文中所描述的功能可以硬件、由处理器执行的软件、固件或其任一组合来实施。如果以由处理器执行的软件予以实施，那么所述功能可作为一或多个指令或代码而存储于计算机可读媒体上或经由计算机可读媒体进行发射。其它实例及实施方案在本公开及随附权利要求书的范围内。例如，由于软件的性质，可使用由处理器执行的软件、硬件、固件、硬连线或这些中的任一者的组合来实施上文所描述的功能。实施功能的特征也可实际上位于各种位置处，包含经分布使得在不同物理部位处实施功能的部分。此外，如本文中(包含在权利要求书中)所使用，如在物项列表(例如，后面接以例如“中的至少一个”或“中的一或多个”的短语的物项列表)中所使用的“或”指示包含性列表，使得(例如)a、b或c中的至少一个的列表意谓a或b或c或ab或ac或bc或abc(即，a及b及c)。此外，如本文中所使用，短语“基于”不应被认作对条件的闭集的参考。例如，被描述为“基于条件a”的示范性步骤可基于条件a及条件b两者而不脱离本公开的范围。换句话说，如本文中所使用，短语“基于”应在方式上应被认作与短语“至少部分地基于”相同。
118.计算机可读媒体包含非暂时性计算机存储媒体及通信媒体两者，包含促进将计算机程序从一个地方传送到另一地方的任一媒体。非暂时性存储媒体可为可由通用或专用计算机存取的任何可用媒体。作为实例而非限制，非暂时性计算机可读媒体可包括ram、rom、电可擦除可编程只读存储器(eeprom)、紧密光盘(cd)rom或其它光盘存储器、磁盘存储装置或其它磁性存储装置，或可用以载运或存储呈指令或数据结构形式的所要程序码装置且可由一般用途或特殊用途计算机或一般用途或特殊用途处理器存取的任何其它非暂时性媒
体。此外，可将任何连接适当地称为计算机可读媒体。例如，如果使用同轴电缆、光纤电缆、双绞线、数字订户线(dsl)或例如红外线、无线电及微波等无线技术从网站、服务器或其它远程源发射软件，那么所述同轴电缆、光纤电缆、双绞线、数字用户线(dsl)或例如红外线、无线电及微波等无线技术皆包含于媒体的定义中。如本文中所使用，磁盘及光盘包含cd、激光光盘、光学光盘、数字多功能光盘(dvd)、软盘及蓝光光盘，其中磁盘通常以磁性方式再现数据，而光盘通过激光以光学方式再现数据。以上各项的组合还包含于计算机可读媒体的范围内。
119.提供本文中的描述以使所属领域的技术人员能够制作或使用本公开。在不脱离本公开的范围的情况下，对本公开的各种修改对于所属领域的技术人员来说将显而易见，且本文中所定义的一般原理可应用于其它变化形式。因此，本公开并不限于本文中所描述的实例及设计，而是应符合与本文中所揭示的原理及新颖特征相一致的最广泛范围。