用于存储装置的写入均衡的制作方法

本公开的实施例总体上涉及到半导体装置领域。更具体地，本公开的实施例涉及使用存储装置中的经修改的内部写入均衡循环来修改写入均衡信号。

背景技术：

半导体装置(例如存储装置)利用具有数据信号、数据选通信号和/或其它信号的相移的时序来执行操作。数据选通信号用以捕获数据。为了确保将数据选通信号正确地计时以捕获数据信号，可以使用写入均衡来调整数据选通信号的时序以确保正确地捕获数据信号。写入均衡的使用涉及到系统补偿通往每一存储装置的时钟路径与数据信号(dq)和数据选通(dqs)路径之间的模块上的计时差。如果写入均衡不准确，则计时差不会减小，这可能导致存储装置不规范操作。

本公开的实施例可以针对以上提出的一或多个问题。

技术实现要素：

在一个方面，本申请涉及一种存储装置，其包括：命令接口，其被配置成从主机装置接收写入命令；以及写入均衡(wl)电路，其被配置成：从命令接口接收写入命令；从主机装置接收数据选通(dqs)信号；从主机装置接收时钟信号；使用相位检测器比较dqs信号和时钟信号的相位；基于写入命令生成内部写入信号(iws)；以及至少部分地基于经比较的相位和iws输出写入均衡操作的捕获结果的指示。

在另一方面，本申请涉及一种方法，其包括：接收存储装置的第一写入均衡操作之后是否将跟随有第二写入均衡操作的指示；基于确定第一写入均衡操作之后将跟随有第二写入均衡操作，使用相对粗略的外部写入均衡电路；以及基于确定第一写入均衡操作之后将不跟随有第二写入均衡操作，使用相对精细的外部写入均衡电路。

在另一方面，本申请涉及一种存储装置，其包括：写入均衡(wl)电路，其被配置成相对于从主机装置接收的时钟将从主机装置接收的数据选通(dqs)进行移位，其中wl电路包括：内部写入信号(iws)电路，其被配置成使用接收到的写入命令来生成iws；以及外部写入均衡电路，其包括：dqs输入，其被配置成从主机装置接收dqs；时钟输入，其被配置成从主机装置接收时钟；相位检测器，其被配置成输出用以指示dqs和时钟之间的相位差的相位信号；以及与门，其被配置成对相位信号和iws执行与运算。

附图说明

图1是根据本公开实施例的具有写入均衡电路的存储装置的某些特征的简化框图；

图2是根据本公开实施例的具有内部写入信号电路、粗略外部写入均衡电路及精细外部写入均衡电路的图1中的存储装置的写入均衡电路的框图；

图3是根据实施例的图2中的内部写入信号电路的示意图；

图4是根据实施例的图2中的精细外部写入均衡电路的示意图；

图5是根据实施例的图2中的粗略外部写入均衡电路的示意图；以及

图6是根据实施例的由图2中的写入均衡电路所使用的过程的流程图。

具体实施方式

下面将描述一或多个具体实施例。在提供这些实施例的简明描述的过程中，在本说明书中没有描述实际实施方案的所有特征。应意识到，在任何此实际实施方案的开发过程中，如在任何工程或设计项目中，必须作出多个实施方案特定的决策以达到研发者的具体目的，诸如遵循与系统相关和商业相关的约束，这些约束可随实施方案的不同而变化。此外，应意识到，此开发工作可能复杂且耗时，但是对于从本发明中受益的普通技术人员来说，这仍是常规的设计、生产和制造工作。

为了确保将数据选通(dqs)信号正确地计时以捕获数据信号(dq)，可以使用写入均衡来调整dqs信号的计时以确保正确地捕获数据信号。在一些实施例中，可以在存储装置加电时，在时钟改变期间，和/或由于系统级的决定(例如当在计时发生太多变化并且计时重置时)而采用写入均衡。写入均衡可被分类为外部写入均衡和/或内部写入均衡。例如，外部写入均衡和/或内部写入均衡可以使用在于2020年2月3日提交的申请号为16/779,866，名称为“写入均衡”的美国专利申请中讨论的技术，其全部内容结合在本申请中。

外部写入均衡包含将指示dqs信号和时钟信号是否在存储装置的管脚处对齐的信号发送回主机装置。换句话说，外部写入均衡被配置成在存储装置的管脚处使dqs和clk信号同相对准。然而，由于内部路径匹配误差的多个来源，在外部写入均衡之后，dqs和clk可能在存储装置内部未对准。因此，诸如动态随机存取存储器(dram)、双数据速率类型5(ddr5)装置之类的一些装置可以使用内部写入均衡来补偿内部匹配问题。

内部写入均衡可在外部写入均衡之后完成。例如，内部写入均衡允许存储器移位一个时序，在此时序，启动由dqs域捕获的内部写入命令(例如内部写入信号(iws))。据此，内部写入均衡在从主机装置接收到写入之后利用iws电路来启动iws，并且可以使用来自主机装置的指令来执行内部写入均衡。内部写入均衡使得此启动比存储装置的编程cas(列访问选通)写入延迟(cwl)早一定周期数(n)发生，以确保内部dqs信号可以正确地捕获iws。

双数据速率类型五同步动态存取存储器(ddr5sdram)装置具有包含内部写入均衡的规范，并且所述内部写入均衡包含主机装置对数据选通(dqs)信号的最终正相移。例如，在完成两个写入均衡步骤(外部和内部均衡，即，整个写入均衡训练过程)之后，ddr5规范允许在-0.5tck(dqs减去半个时钟脉冲)和 0.5tck(dqs加上半个时钟脉冲)之间有计时偏差(dqs到clk相位对准)，其中tck是时钟(ck)的一滴答的时间。

在诸如dram双数据速率类型4(ddr4)的装置(其中不使用内部写入均衡)中，外部写入均衡可具有比使用内部和外部写入均衡两者的内部均衡装置(例如ddr5)更严格的时序。具体地，在扫描用于内部均衡装置的外部写入时，可以捕获实际的内部写入信号，用于粗略计时调整(例如对准到正确的周期)，而不是精细调整。据此，用于将dqs微调到clk的微调部分可从内部均衡装置中绕过和/或省略。例如，对于用于精细调整的ddr5外部写入均衡，可以消除相关联的路径匹配电路。由于这些内部路径与clk和dqs输入路径相比可能相对较长，因此将内部时序误差的重要来源从dram引脚处的时序对准中删除。

现转到附图，图1是存储装置10的某些特征的简化框图。具体地，图1的框图是存储装置10的某功能的功能框图。根据一个实施例，存储装置10可以是ddr5sdram装置。与先前代的ddrsdram相比，ddr5sdram的各种特征考虑到降低功耗、更多的带宽及更多的存储容量。

存储装置10可包含数个存储体12。例如，存储体12可以是ddr5sdram存储体。存储体12可设置在一或多个芯片上(例如sdram芯片)，所述芯片布置在双列直插内存模块(dimms)上。将理解的是，每个dimm可包含数个sdram存储芯片(例如，x8或x16存储芯片)。每个sdram存储芯片可包含一或多个存储体12。存储装置10表示具有数个存储体12的单个存储芯片(例如，sdram芯片)的一个部分。对于ddr5，存储体12还可以被布置为形成存储体组。举例来说，对于8千兆字节(gb)的ddr5sdram，存储芯片可包含16个存储体12，其布置成8个存储体组，每个存储体组包含2个存储体。对于16gb的ddr5sdram，存储芯片可包含32个存储体12，其布置成8个存储体组，每个存储体组包含例如4个存储体。存储装置10上的存储体12的各种其它配置、组织及大小可以根据整个系统的应用和设计进行利用。

存储装置10可包含命令接口14和输入/输出(i/o)电路16。命令接口14配置成提供来自诸如处理器或控制器之类的外部装置(未示出)的数个信号(例如信号15)。处理器或控制器可以向存储装置10提供各种信号15以便于传输待写入到存储装置10的数据或接收待从存储装置10读取的数据。

将理解的是，命令接口14可包含数个电路，如时钟输入电路18和命令地址输入电路20，例如，以确保对来自主机装置21的信号15的适当处理。主机装置21可包含处理器和/或用于将数据写入存储装置10和/或从存储装置10接收数据的其它装置。举例来说，主机装置21可驱动存储装置10的至少一些操作。命令接口14可从外部装置接收一或多个时钟信号。通常，双倍数据速率(ddr)存储器利用系统时钟信号的差分对，这里称为真时钟信号(clk_t)和条时钟信号(clk_b)。ddr的正时钟沿指的是上升的真时钟信号clk_t与下降的条时钟信号clk_b交叉的点，而负时钟沿指的是下降的真时钟信号clk_t的转变及条时钟信号clk_b的上升。命令(例如读取命令、写入命令等)典型地在时钟信号的正沿上输入，且数据在正负时钟沿两者上传输或接收。

时钟输入电路18接收真时钟信号(clk_t)和条时钟信号(clk_b)并生成内部时钟信号clk。将内部时钟信号clk提供给内部时钟发生器，例如延迟锁相环(dll)电路30。dll电路30基于所接收的内部时钟信号clk生成相控内部时钟信号lclk。例如，将相控内部时钟信号lclk提供给i/o接口16，并且作为用于确定读出数据的输出时序的计时信号。

还可以将内部时钟信号/相位clk提供给存储装置10内的各种其他组件，并且可用于生成各种附加的内部时钟信号。举例来说，可以将内部时钟信号clk提供给命令解码器32。命令解码器32可从命令总线34处接收命令信号，并可解码命令信号以提供各种内部命令。举例来说，命令解码器32可通过总线36向dll电路30提供命令信号，以协调生成相控内部时钟信号lclk。例如，相控内部时钟信号lclk可用于通过io接口16对数据进行计时。

此外，命令解码器32可解码命令，如读取命令、写入命令、模式寄存器设置命令、激活命令等，且经由总线路径40对对应于所述命令的特定存储体12进行存取。将理解的是，存储装置10可包含各种其它解码器，如行解码器、列解码器等，以方便对存储器库12的存取。在一个实施例中，每个存储体12包含存储体控制块22，该存储体控制块22提供必要的解码(例如行解码器和列解码器)以及如时序控制、数据控制等的其他特征，以便于执行去往和来自存储体12的命令。

存储装置10基于从诸如处理器的外部装置接收的命令/地址信号来执行诸如读取命令、写入命令等的操作。在一个实施例中，命令/地址总线可以是容纳命令/地址信号(ca<13:0>)的14位总线。使用时钟信号(clk_t和clk_b)将命令/地址信号计时到命令接口14。命令接口可包含命令地址输入电路20，该命令地址输入电路20被配置成例如通过命令解码器32接收和发送命令以提供对存储体12的访问。另外，命令接口14可接收芯片选择信号(cs_n)。cs_n信号使得存储装置10能够处理输入ca<13:0>总线上的命令。使用所述命令在ca<13:0>总线上对存储装置10内的特定存储体12的访问进行编码。

此外，命令接口14可被配置成接收数个其它命令信号。举例来说，可以提供片内端接命令/地址(ca_odt)信号，以便于存储装置10内的正确阻抗匹配。重置命令(reset_n)可用于例如在加电期间重置命令接口14、状态寄存器、状态机等。命令接口14还可接收命令/地址反转(cai)信号，例如根据特定存储装置10的命令/地址路由提供该信号以反转命令/地址总线上的命令/地址信号ca<13:0>的状态。还可以提供镜像(mir)信号以促进镜像功能。可使用mir信号来复用信号，使得可交换这些信号以基于特定应用中的多个存储装置的配置来启用信号到存储装置10的某些路由。还可提供各种信号，例如测试启用(ten)信号，以促进存储装置10的测试。例如，ten信号可用于将存储装置10置于测试模式中以进行连通性测试。

对于可能检测到的某些错误，命令接口14还可用于向系统处理器或控制器提供警报信号(alert_n)。举例来说，如果检测到循环冗余校验(crc)错误，则存储装置10会传输警报信号(alert_n)。也可生成其它报警信号。进一步地，用于从存储装置10发送警报信号(alert_n)的总线和引脚可以在某些操作(如上所述的使用ten信号执行的连通性测试模式)期间被用作输入引脚。

通过经由io接口16发送和接收数据信号44，可以利用上述命令和时钟信号将数据发送到存储装置10和从存储装置10发送数据。更具体地，可以通过包含多个双向数据总线的数据路径46将数据发送到存储体12或从存储体12检索数据。数据io信号，其通常称为dq信号，通常在一或多条双向数据总线中传输和接收。对于某些存储装置来说，如ddr5sdram存储装置，io信号可被划分为高低字节。举例来说，对于x16存储装置，io信号可被划分为对应于如数据信号的高低字节的高低io信号(例如dq<15:8>和dq<7:0>)。

为了考虑存储装置10内的较高数据速率，如ddr存储装置等的某些存储装置可利用通常称为dqs信号的数据选通信号。dqs信号由发送数据的外部处理器或控制器(例如用于写入命令)或由存储装置10(例如用于读取命令)进行驱动。对于读取命令，dqs信号实际上是具有预定模式的附加数据输出(dq)信号。对于写入命令，dqs信号作为时钟信号以捕获相应的输入数据。与时钟信号(clk_t和clk_b)一样，可提供dqs信号作为数据选通信号(dqs_t和dqs_b)的差分对，以在读取和写入期间提供差分对信令。例如，对于如ddr5sdram存储装置等的某些存储装置，dqs信号的差分对可被分成对应于发送到存储装置10和从存储装置10发送的数据的上下字节的上下数据选通信号(例如udqs_t和udqs_b；ldqs_t和ldqs_b)。

如图1中所说明的，i/o接口16、命令解码器32和/或数据路径46可包含可用于实施本文所述的写入均衡技术的写入均衡(wl)电路48。阻抗(zq)校准信号也可以通过io接口16提供给存储装置10。可以将zq校准信号提供给参考引脚，并且zq校准信号用于通过调节存储装置10的上拉和下拉电阻器根据过程、电压及温度(pvt)的值的变化来调谐输出驱动器以及odt值。由于pvt特性可能影响zq电阻器值，因此可以将zq校准信号提供给zq参考引脚以用于调整电阻，从而将输入阻抗校准到已知值。将理解的是，精密电阻器通常耦合在存储装置10上的zq引脚与存储装置10外部的gnd/vss之间。此电阻器作为用来调节内部odt和io管脚的驱动强度的基准。

此外，可以通过io接口16将回送信号(loopback)提供给存储装置10。回送信号可在测试或调试阶段用于将存储装置10设定为将信号通过存储装置10经由同一引脚回送的模式。举例来说，回送信号可用于设置存储装置10以测试存储装置10的数据输出(dq)。回送可包含数据和选通脉冲，或者可能仅包含数据引脚。这通常旨在用于监视由存储装置10在io接口16处捕获的数据。

将理解的是，还可将诸如电源电路(用于接收外部vdd和vss信号)、模式寄存器(用于界定可编程操作和配置的各种模式)、读取/写入放大器(用于在读取/写入操作时放大信号)、温度传感器(用于感测存储装置10的温度)等各种其它组件并入到存储装置10中。因此，应该了解的是，图1的框图仅提供用于突出存储装置10的某些功能特征以协助随后的详细描述。

图2是可在i/o接口16、命令解码器32和/或数据路径46中实现的wl电路48的简化框图。如图所示，wl电路48可包含内部写入信号(iws)电路50，其用于将经由命令接口14从主机装置21接收的写入信号内部化。举例来说，iws电路50可捕获写入信号并输出iws52。

wl电路48还可包含粗略外部写入均衡(ewl)电路54，其可在将内部写入均衡操作设定为在外部写入均衡操作之后发生时使用。例如，可以使用粗略外部写入均衡来确保在不考虑周期内的对准时dqs信号和时钟信号都与相应的周期对准。

另外或可替代地，wl电路48可包含可用于更精确地执行外部写入均衡的精细ewl电路56。举例来说，当在外部写入均衡之后不使用内部写入均衡时，可使用精细ewl电路56。相反，在这样的实施例中，由于内部写入均衡可不用于执行dqs信号和时钟信号对准的精细调谐，因此精细ewl电路56在引脚处更紧密地对准dqs信号和时钟信号。

图3是图2中的iws电路50的实施例的示意图。如图所示，iws电路50在输入缓冲器60处经由命令地址总线从主机装置21接收命令地址信号ca<13:0>。在一些实施例中，输入缓冲器60可接收参考电压62。输入缓冲器60基于接收到的ca<13:0>生成内部命令信号63。在参考电压62输入到输入缓冲器60的实施例中，从输入缓冲器60输出的内部命令信号63也是基于参考电压62的。

iws电路50还可包含从主机装置21接收时钟信号66的输入缓冲器64。在一些实施例中，输入缓冲器64可使用差分信令来接收时钟。举例来说，输入缓冲器64可接收时钟信号66作为真实时钟(例如xclk_t)和互补时钟信号68作为互补时钟(例如xclk_b)。输入缓冲器64使用差分信号或单端信号来内在化所接收的时钟信号66以生成内部时钟70。发送内部时钟70和内部命令信号63到触发器72。在一些实施例中，用于发送内部时钟70的路径可比用于发送内部命令信号63的路径长很多。在这样的实施例中，可以将延迟74插入到内部命令信号63的路径中以延迟内部命令信号63来匹配内部时钟70的路径。

触发器72接收内部时钟70并使用其来捕获触发器72中的内部命令信号63。触发器72将锁存的值输出到命令解码器32，命令解码器32对接收到的ca<13:0>进行解码并对从主机装置21接收到的命令类型进行解码。然后命令解码器32将iws52输出到粗略ewl电路54和/或精细ewl电路56中。

图4是精细ewl电路56的实施例的示意图。如图所示，精细ewl电路56可包含从主机装置21接收差分外部dqs信号92和94的输入缓冲器90。在一些实施例中，输入缓冲器90可接收单端dqs信号。不管接收的dqs是差分信号还是单端信号，输入缓冲器90输出内部数据选通(ds)信号96。在一些实施例中，输入缓冲器90还输出数据选通错误(dsf)信号98。

精细ewl电路56可用于在不执行后续内部写入均衡时执行外部写入均衡。因此，精细ewl电路56可包含路径匹配延迟100，其被配置成将iws52与内部ds信号96对准以进行飞越对准，从而将规范(例如ddr4或ddr5)中指定的时序的余量最大化。举例来说，指定的时序可涉及用于dqs(例如tdqss)的上升沿的时序的规范。路径匹配延迟100确保触发器102在iws52之后或与iws52进行锁存，以确保iws52的锁存发生在适当的时间，从而确保使能写入数据捕获104从触发器102中输出。此使能写入数据捕获104还可作为捕获结果106而被传输，将所述捕获结果106在外部写入均衡期间传输到数据(dq)总线以使得主机装置21可成功地完成外部写入均衡。

然而，由于当针对存储装置10即将发生内部写入均衡时，可粗略调整iws52以将dqs刚好对准到正确的周期，所以当在外部写入均衡之后即将发生内部写入均衡时，可省略/绕过路径匹配延迟100和触发器102。举例来说，精细ewl电路56可用于ddr4存储装置，但可在ddr5存储装置中省略。附加地或可选地，ddr5存储装置可包含精细ewl电路56和粗略ewl电路54，其中当在外部写入均衡操作之后即将执行内部写入均衡操作时，通过使用粗略ewl电路54绕过路径匹配延迟100和触发器102。由于与clk和dqs输入路径相比，用于精细调谐的外部写入均衡的该些内部路径相对较长，所以该些内部路径可以是内部时序误差的一个重要来源。因此，绕过或省略该些内部路径可移除存储装置10的引脚处的内部时序误差的重要来源。

图5是可以在操作内部写入均衡之前在操作外部写入均衡时使用的粗略ewl电路54的实施例的示意图。如图所示，粗略ewl电路54可包含与图3的输入缓冲器60相同或具有类似功能的输入缓冲器110。具体地，输入缓冲器110可从主机装置21接收时钟信号66和互补时钟信号68，并且输出内部clk信号112。

粗略ewl电路54还可包含与输入缓冲器90相同或具有类似功能的输入缓冲器113。具体地，输入缓冲器113从主机装置21接收外部dqs信号92和94并输出内部ds信号96。

粗略ewl电路54可包含可以用于为内部clk信号112和内部ds信号96的各个路径匹配路径的路径匹配电路114和/或116。由于内部clk信号112和内部ds信号96的路径相对于用于捕获iws52的路径相对较短，所以这种路径匹配可包含相对于图4的精细ewl电路56的路径匹配延迟100相对较小的延迟。

然后，将经过路径匹配的内部clk信号112和内部ds信号96传送到生成表示内部clk信号112和内部ds信号96的差的输出信号119的相位检测器118。接下来，将该输出信号119发送到与门120。与门120选通输出信号119和iws52，直到在与门120处接收到这两个信号。如图所示，捕获结果106由iws52和输出信号119的与功能控制。iws52用于检测dqs何时对准相对于存储装置10的cas写入延迟的正确时钟周期。

与粗略ewl电路54相比，在iws电路50中捕获iws52可使用额外的设置时间。因此，在粗略ewl电路54中可考虑附加的设置时间。例如，可以在路径匹配电路114和/或116中建立额外的时间以补偿这种额外的设置时间。

在前述描述中，wl电路48的各种组件可分布在存储装置10的各部分(例如，i/o接口16、命令解码器32和/或数据路径46)上。并且，至少一些组件(例如输入缓冲器)可在多个组件之间共享，使得可向多个不同电路提供单个组件(例如输入缓冲器)。例如，输入缓冲器90可为精细ewl电路56和粗略ewl电路54提供外部dqs信号92和94的缓冲。

图6是可由wl电路48使用的过程200的流程图。所述过程包含存储装置10接收存储装置的第一写入均衡操作之后是否将跟随有第二写入均衡操作的指示(框202)。举例来说，所述指示可包含存储装置的模式寄存器中的设定值。例如，模式寄存器可用于指示第一写入均衡操作(例如外部写入均衡)之后是否将跟随有第二写入均衡操作(例如内部写入均衡)。换句话说，模式寄存器可指示是否针对存储装置10使能或不使能内部写入均衡。

基于确定第一写入均衡操作之后将跟随有第二写入均衡操作，存储装置使用相对粗略的外部写入均衡电路54(框204)。或者，基于确定第一写入均衡操作之后将不跟随有第二写入均衡操作，使用相对精细的外部写入均衡电路56(框206)。

虽然本公开可能容易受到各种修改和可选形式的影响，但具体实施例已在附图中通过实例进行表示，并在此详细描述。然而，应当理解的是，本公开并不限于所揭示的特定形式。相反地，本公开旨在覆盖在所附权利要求限定的本公开的精神和范围内的所有修改、等同物以及替代物。

本文提出并要求保护的技术被参考并应用于实践性质的材料对象和具体实例，其明显地改善了本技术领域，且因此不是抽象的、无形的或纯粹的理论。并且，如果本说明书所附的任何权利要求含有被指定为“用于[执行][功能]的构件…”或“用于[执行][功能]的步骤…”的一或多个元件，则此些元件旨在根据35u.s.c.112(f)来解释。然而，对于包含以任何其它方式指定的元件的任何权利要求，此些元件不应根据35u.s.c.112(f)来解释。