反熔丝存储单元电路、阵列电路及其读写方法与流程

本发明涉及集成电路领域，尤其涉及一种反熔丝存储单元电路、阵列电路及其读写方法。
背景技术：
：一次可编程(otp，onetimeprogrammable)存储器可将数据存储在具有未编程或已编程两种状态的多个otp单元中。otp单元可包括熔丝或反熔丝，一旦熔丝或反熔丝被编程，所存储的数据是永久的。由于这个特性，otp存储器被用于各种应用中以存储数据。在dram中，otp用来控制冗余(redundancy)存储单元的打开或关断，例如当有一个字线对应的存储单元有缺陷时，对应的otp单元将被编程(otp单元的输出状态由“0”到“1”)，dram的控制电路将关闭对这个存储单元的读写，并将打开冗余区域的一个存储单元的读写，此时，冗余区域对应的存储单元完全取代了有缺陷的存储单元，dram的缺陷被修复。目前的一次可编程存储器存在如下问题：1、一次可编程存储器静态功耗大的问题；2、一次可编程存储器读出电路可靠性差的问题；3、一次可编程存储器控制电路复杂的问题；4、一次可编程存储器版图布局布线不灵活的问题。因此，如何克服上述问题，成为目前亟需解决的技术问题。技术实现要素：本发明所要解决的技术问题是，提供一种反熔丝存储单元电路、阵列电路及其工作方法，其静态功耗更低，读出电路的可靠性高，且结构简单，布线灵活。为了解决上述问题，本发明提供了一种反熔丝存储单元电路，其包括：反熔丝器件；开关模块，耦接于所述反熔丝器件；选择模块，耦接于所述开关模块；控制模块，分别耦接于所述反熔丝器件和所述开关模块；其中，所述控制模块用于根据所述反熔丝器件的击穿状态，切换所述开关模块的通断模式。进一步，所述反熔丝器件具有第一端和第二端，所述开关模块包括第一开关单元和第二开关单元，所述第一开关单元及所述第二开关单元均具有第一端、第二端和控制端，且所述控制端均耦接于所述控制模块，所述第二端均耦接于选择模块，所述第一开关单元的第一端耦接于所述反熔丝器件的第一端，所述第二开关单元的第一端耦接于所述反熔丝器件的第二端。进一步，所述开关模块还包括第三开关单元，所述第三开关单元具有第一端、第二端及控制端，所述第三开关单元的第一端耦接于所述反熔丝器件的第一端，所述第三开关单元的第二端耦接于接地信号，所述第三开关单元的控制端耦接于所述控制模块。进一步，所述选择模块包括位线选择单元和字线选择单元，所述位线选择单元和所述字线选择单元均具有第一端、第二端和控制端，所述位线选择单元的控制端耦接于位线，所述位线选择单元的第一端耦接于所述第二开关单元的第二端，所述位线选择单元的第二端耦接于接地信号，所述字线选择单元的控制端耦接于字线，所述字线选择单元的第一端耦接于所述第一开关单元的第二端，所述字线选择单元的第二端耦接于电源信号。进一步，所述反熔丝存储单元电路还包括电流提供模块，具有第一端和第二端，所述电流提供模块的第一端耦接于电源信号，第二端耦接于所述字线选择单元的第二端。进一步，所述控制模块包括控制单元，所述控制单元具有输入端及输出端，所述输入端耦接于所述反熔丝器件的第一端、写使能信号、读使能信号、读使能延迟信号，所述输出端耦接于所述开关模块。进一步，所述控制模块还包括放大单元，所述放大单元具有输入端及输出端，所述输入端耦接于所述反熔丝器件的第一端，所述输出端耦接于所述控制单元的输入端，所述放大单元用于将所述反熔丝器件第一端的信号放大。进一步，所述控制模块还包括延时单元，所述延时单元具有输入端及输出端，所述读使能信号还耦接于所述延时单元的输入端，所述延时单元的输出端耦接于所述控制单元，所述延时单元用于对读使能信号进行延迟。本发明还提供一种反熔丝存储阵列电路，其包括多个如上所述的反熔丝存储单元电路。进一步，所述反熔丝存储单元的控制模块集成为一总控制模块。进一步，所述总控制模块的输入端耦接于写使能信号、读使能信号、读使能延迟信号及每一所述反熔丝器件的第一端。进一步，所述总控制模块的输出端输出一控制信号，所述控制信号耦接于所述反熔丝存储单元的第三开关单元。进一步，至少部分所述反熔丝存储单元电路共用电流提供模块。进一步，至少部分所述反熔丝存储单元电路共用字线选择单元。本发明还提供一种如上所述的反熔丝存储单元的读写方法，其包括：在编程时，所述控制模块控制所述开关模块打开，以对所述反熔丝器件进行写操作；在待机时：所述控制模块控制所述开关模块关闭，以降低所述反熔丝器件的功耗；在正常工作时：所述控制模块控制所述开关模块开启，以对所述反熔丝器件进行读操作。进一步，在编程时，所述选择模块打开，以对所述反熔丝存储单元进行写操作。进一步，在待机时，所述开关模块的第一开关单元及第二开关单元关闭，所述第三开关单元打开，所述第三开关单元用于将所述反熔丝器件的第一端接地。进一步，在正常工作时，选择模块打开，若所述反熔丝器件未被击穿，则所述控制模块控制所述第一开关单元打开，所述第二开关单元关闭；若所述反熔丝器件被击穿，则所述控制模块控制所述第一开关单元关闭，所述第二开关单元打开。本发明还提供一种如上所述的反熔丝存储阵列的读写方法，其包括如下步骤：在编程时，选择模块打开，以打开对应的反熔丝存储单元，所述控制模块控制该反熔丝存储单元的开关模块打开，以对该反熔丝存储单元的反熔丝器件进行写操作；在待机时，所述控制模块控制所述开关模块关闭，以降低所述反熔丝器件的功耗；在正常工作时：所述选择模块打开，以打开对应的反熔丝存储单元，所述控制模块控制该反熔丝存储单元的开关模块开启，以对该反熔丝存储单元的反熔丝器件进行读操作。本发明的优点在于：1、本发明反熔丝存储单元电路是纯组合电路，相比时序电路，在延迟若干时间之后，即完成读写操作后，所有通路都被关闭，且整个电路没有逻辑动作，静态功耗更低，功耗近似为0；2、本发明反熔丝存储单元电路通过开关和逻辑运算模块的设计，实质上构成了两个正反馈回路，使得读出电路可以更可靠地读出“0”或“1”；3、本发明反熔丝存储单元电路可以省去复杂的时序控制部分，甚至读出电路的输出outa/outb可以不用锁存，直接作为反熔丝的编码输出。4、本发明反熔丝存储单元电路版图布局布线灵活。附图说明图1是本发明反熔丝存储单元电路的一具体实施方式的电路图；图2是反熔丝存储阵列电路的第一具体实施方式的电路图；图3是反熔丝存储阵列电路的第二具体实施方式的电路图；图4是反熔丝存储阵列电路的第三具体实施方式的电路图。具体实施方式下面结合附图对本发明提供的反熔丝存储单元电路、阵列电路及其读写方法的具体实施方式做详细说明。所述反熔丝存储单元电路包括反熔丝器件；开关模块，其耦接于所述反熔丝器件；选择模块，其耦接于所述开关模块；控制模块，分别耦接于所述反熔丝器件和所述开关模块；其中，所述控制模块用于根据所述反熔丝器件的击穿状态，切换所述开关模块的通断模式。本发明反熔丝存储单元电路能够根据所述反熔丝器件的输出(即，反熔丝存储单元的存储状态)来控制所述开关模块的开启及关闭，从而实现节省功耗的目的。图1是本发明反熔丝存储单元电路的一具体实施方式的电路图。请参阅图1，本发明反熔丝存储单元电路包括反熔丝器件c00、开关模块、选择模块及控制模块12。所述反熔丝器件c00具有第一端及第二端。在编程时，若所述反熔丝器件c00被击穿，导通电阻近似为0欧姆；若所述反熔丝器件c00未被击穿，导通电阻近似为无穷大欧姆。也就是说，所述反熔丝器件c00在未激活时是不导电的，而在激活(击穿)后变为导体，形成电连接，可以选择性地允许原本电学隔离的两个器件或芯片进行电学连接，且能提供用于进行逻辑操作的不同电阻值。所述开关模块耦接于所述反熔丝器件c00。所述开关模块包括第一开关单元mp2和第二开关单元mn1，所述第一开关单元mp2及所述第二开关单元mn1均具有第一端、第二端和控制端。其中，在本具体实施方式中，第一开关单元mp2为p型晶体管，所述第二开关单元mn1为n型晶体管。所述第一开关单元mp2及所述第二开关单元mn1的所述控制端均耦接于所述控制模块12。具体地说，所述第一开关单元mp2的控制端耦接于所述控制模块12的第一控制信号ctrl_a，所述第二开关单元mn1的控制端耦接于所述控制模块12的第二控制信号ctrl_b。所述第一开关单元mp2及所述第二开关单元mn1的所述第二端均耦接于选择模块。具体地说，所述第一开关单元mp2的第二端耦接于所述选择模块的字线选择单元mp1，所述第二开关单元mn1的第二端耦接于所述选择模块的位线选择单元mn2。所述第一开关单元mp2的第一端耦接于所述反熔丝器件c00的第一端，所述第二开关单元mn1的第一端耦接于所述反熔丝器件c00的第二端。当反熔丝存储器单元读出电路读出编程结果后，如果所述反熔丝器件c00被击穿，则关断反熔丝存储器单元的上拉，如果所述反熔丝器件c00未被击穿，则维持反熔丝存储器单元的上拉。当反熔丝存储器单元读出电路读出编程结果后，如果所述反熔丝器件c00被击穿，维持反熔丝储存器单元的下拉，如果所述反熔丝器件c00未被击穿，则关断反熔丝存储器单元的下拉。进一步，所述开关模块还包括第三开关单元mn0，所述第三开关单元mn0具有第一端、第二端及控制端。所述第三开关单元mn0的第一端耦接于所述反熔丝器件c00的第一端，所述第三开关单元mn0的第二端耦接于接地信号，所述第三开关单元mn0的控制端耦接于所述控制模块12的第三控制信号ctrl_a。在本具体实施方式中，第三开关单元mn0为n型晶体管。第三开关单元mn0用于在一次可编程存储器不工作时，将反熔丝存储器单元的一级输出节点outa拉到地，也用于在一次可编程存储器工作时，限定一级输出节点outa的初始工作状态。所述选择模块包括位线选择单元mn2和字线选择单元mp1，所述位线选择单元mn2和所述字线选择单元mp1均具有第一端、第二端和控制端。其中，所述位线选择单元mn2可为n型晶体管，所述字线选择单元mp1可为p型晶体管。所述位线选择单元mn2的控制端耦接于位线bl00，所述位线选择单元mn2的第一端耦接于所述第二开关单元mn1的第二端，所述位线选择单元mn2的第二端耦接于接地信号。所述字线选择单元mp1的控制端耦接于字线wl00，所述字线选择单元mp1的第一端耦接于所述第一开关单元mp2的第二端，所述字线选择单元mp1的第二端耦接于电源信号。在编程时，所述位线选择单元mn2均能够控制所述反熔丝存储器单元的通断，起到保护所述反熔丝器件c00的作用。进一步，所述反熔丝存储单元电路还包括电流提供模块mp0，其具有第一端和第二端，所述电流提供模块mp0的第一端耦接于电源信号，第二端耦接于所述字线选择单元mp1的第二端。即所述字线选择单元mp1的第二端通过所述电流提供模块mp0耦接于电源信号。所述电流提供模块mp0作为镜像电流源，在编程时，所述电流提供模块mp0可以控制流过所述反熔丝器件c00的电流大小，在正常工作时，所述电流提供模块mp0可以控制反熔丝存储器单元的上拉能力。其中，所述电流提供模块mp0可为p型晶体管。所述控制模块12包括控制单元121、放大单元122及延时单元123。所述控制单元121用于接收信号并输出控制信号。具体地说，所述控制单元121具有输入端及输出端，所述输入端通过所述放大单元122耦接于所述反熔丝器件c00的第一端、写使能信号en_w、读使能信号en_r及读使能延迟信号en_r_dly，所述输出端耦接于所述开关模块，输出第一控制信号ctrl_a、第二控制信号ctrl_b及第三控制信号ctrl_c。所述第一控制信号ctrl_a耦接于所述第一开关单元mp2的控制端，所述第二控制信号ctrl_b耦接于第二开关单元mn1的控制端，所述第三控制信号ctrl_c耦接于第三开关单元mn0的控制端。所述放大单元122具有输入端及输出端，所述输入端与所述反熔丝器件c00的一级输出节点outa耦接，用于将所述反熔丝器件c00的一级输出节点outa的状态放大为二级输出outb的状态，可以避免后面数字电路出现逻辑错误，提高读出电路可靠性。所述输出端耦接于所述控制单元121的输入端，以将所述反熔丝器件c00的二级输出outb输入至所述控制单元121的输入端。在本具体实施方式中，所述放大单元122由两个反相器组成。所述延时单元123用于产生所述读使能延迟信号en_r_dly。具体地说，所述读使能信号en_r除耦接于控制单元121外，还耦接于所述延时单元123，所述延时单元123将所述读使能信号en_r延迟后输出所述读使能延迟信号en_r_dly。所述延时单元123可由偶数个反相器串联形成，或者所述延时单元123为rc延迟电路。延迟时间td最小为4个反相器延迟，在td期间放大单元122可以完成对outa的放大。本发明还提供了上述反熔丝存储单元电路的读写方法的一具体实施方式。请参阅表1：en_wen_ren_r_dlyoutaoutbctrl_actrl_bctrl_c100xx010000xx101010xx0100110011001111000表1编程时的方法是，所述控制模块控制所述开关模块打开，以对所述反熔丝器件进行写操作。举例说明如下：当写使能信号en_w＝1，读使能信号en_r＝0，则第一控制信号ctrl_a＝0(第一开关管mp2被打开)、第二控制信号ctrl_b＝1(第二开关管mn1被打开)、第三控制信号ctrl_c＝0(第三开关管mn0被关断)、vdd为高电压；如果字线wl00为“0”且位线bl00为“1”，则反熔丝器件c00被击穿，导通电阻近似为0欧姆；其他情况则反熔丝器件c00未被击穿，导通电阻近似为无穷大欧姆。待机时的方法为，所述控制模块控制所述开关模块关闭，以降低所述反熔丝器件的功耗。举例说明如下：写使能信号en_w＝0，读使能信号en_r＝0时，则第一控制信号ctrl_a＝1(第一开关管mp2被关闭)、第二控制信号ctrl_b＝0(第二开关管mn1被关闭)、第三控制信号ctrl_c＝1(第三开关管mn0被打开)、vdd为正常电压，此时反熔丝存储器单元静态功耗近似为0，outb默认输出为“0”。正常工作时的方法为，所述控制模块控制所述开关模块开启，以对所述反熔丝器件进行读操作。举例说明如下：1、当字线wl00＝0，位线bl00＝1，vdd为正常电压，写使能信号en_w＝0，读使能信号en_r＝0，读使能延迟信号en_r_dly＝0，则第一控制信号ctrl_a＝1(第一开关管mp2关闭)，第二控制信号ctrl_b＝0(第二开关管mn1关闭)，第三控制信号ctrl_c＝1(第三开关管mn0打开)。2、当字线wl00＝0，位线bl00＝1，vdd为正常电压，写使能信号en_w＝0，读使能信号en_r＝1，读使能延迟信号en_r_dly＝0，则第一控制信号ctrl_a＝0(第一开关管mp2打开)，第二控制信号ctrl_b＝1(第二开关管mn1打开)，第三控制信号ctrl_c＝0(第三开关管mn0关闭)；如果反熔丝器件c00未被击穿，反熔丝器件c00导通电阻近似为无穷大欧姆，第一p型晶体管mp0、第一选择晶体管mp1和第一开关管mp2会将outa上拉至“1”；如果反熔丝器件c00被击穿，反熔丝器件c00导通电阻近似为0欧姆，第二开关管mn1和第二选择晶体管mn2会将outa维持在“0”。3、当字线wl00＝0，位线bl00＝1，vdd为正常电压，写使能信号en_w＝0，读使能信号en_r＝1，读使能延迟信号en_r_dly＝1，如果outb＝outa＝1，则第一控制信号ctrl_a＝0(第一开关管mp2打开)，第二控制信号ctrl_b＝0(第二开关管mn1关闭)，第三控制信号ctrl_c＝0(第三开关管mn0关闭)；如果outb＝outa＝0，则第一控制信号ctrl_a＝1(第一开关管mp2关闭)，第二控制信号ctrl_b＝1(第二开关管mn1打开)，第三控制信号ctrl_c＝0(第三开关管mn0关闭)。本发明反熔丝存储单元电路是纯组合电路，相比时序电路，在td延迟之后，所有通路都被关闭，且整个电路没有逻辑动作，静态功耗更低，功耗近似为0；且本发明反熔丝存储单元电路通过开关和逻辑运算模块的设计，实质上构成了两个正反馈回路，使得读出电路可以更可靠的读出“0”或“1”；同时，本发明反熔丝存储单元电路可以省去复杂的时序控制部分，甚至读出电路的输出outa/outb可以不用锁存，直接作为反熔丝的编码输出。进一步，为了实现本发明反熔丝存储单元电路的控制，逻辑运算单元logic电路内部结构如下：ctrl_a＝(！en_w)&&((！en_r)&&(！en_r_dly)||en_r&&en_r_dly&&(！outb))ctrl_b＝en_w&&(！en_r)&&(！en_r_dly)||(！en_w)&&en_r&&((！en_r_dly)||en_r_dly&&(！outb))ctrl_c＝(！en_w)&&(！en_r)本发明还提供一种反熔丝存储阵列电路的第一具体实施方式。图2是反熔丝存储阵列电路的第一具体实施方式的电路图。请参阅图2，所述反熔丝存储阵列电路包括多个反熔丝存储单元电路。所述反熔丝存储单元电路与上述的反熔丝存储单元电路结构详相同。在本具体实施方式中，所述反熔丝存储单元的控制模块集成为一总控制模块。所述总控制模块的输入端耦接于写使能信号en_w、读使能信号en_r及读使能延迟信号en_r_dly及每一所述反熔丝器件c00的第一端。也就是说，所述反熔丝存储单元电路共用写使能信号en_w、读使能信号en_r及读使能延迟信号en_r_dly，以减少输入线个数，从而减小面积。进一步，所述总控制模块的输出端输出一控制信号，所述控制信号耦接于所述反熔丝存储单元的第三开关单元mn0，即所述反熔丝存储单元电路共用所述控制单元的第三控制信号ctrl_c，以减少控制线个数，从而减小面积。对于逻辑运算电路，内部纯组合逻辑可以继续优化以减小逻辑门个数，从而减小面积。本发明还提供一种反熔丝存储阵列电路的第二具体实施方式。图3是反熔丝存储阵列电路的第二具体实施方式的电路图。请参阅图3，所述第二具体实施方式与第一具体实施方式的区别在于，至少部分所述反熔丝存储单元电路共用电流提供模块mp0。例如，全部的所述反熔丝存储单元电路共用一个电流提供模块mp0。所述电流提供模块mp0作为电流镜起到提供电流和限制电流的作用，则所述反熔丝存储单元电路共用电流提供模块mp0，以减小晶体管数目，从而减小面积。进一步，在本具体实施方式中，至少部分所述反熔丝存储单元电路共用字线选择单元mp1，例如，全部的所述反熔丝存储单元电路共用字线选择单元mp1。所述字线选择单元mp1为字线控制的选择晶体管，则所述反熔丝存储单元电路共用字线选择单元mp1可减少晶体管数目，从而减小面积。发明还提供一种反熔丝存储阵列电路的第三具体实施方式。图4是反熔丝存储阵列电路的第三具体实施方式的电路图。请参阅图4，所述第三具体实施方式与第二具体实施方式的区别在于，两个反相器组成的放大单元122，所述放大单元122可与控制单元121的电路合并，以减小逻辑门个数，从而减小面积。也就是说，通过所述控制单元121实现放大单元122的功能。以上所述仅是本发明的优选实施方式，应当指出，对于本
技术领域：
的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。当前第1页12