采用CPU向3DXPOINT芯片键合的新颖集成方案的制作方法

采用cpu向3d xpoint芯片键合的新颖集成方案
技术领域
[0001]
概括地说，本公开内容涉及用于实现提高的存储能力和更高效的数据传输速率的改进的存储芯片架构。


背景技术：

[0002]
近来存储阵列架构的大踏步前进带来了与以前使用的平面存储结构完全不同的三维(3d)存储器堆叠结构的发展。这种堆叠结构允许将更高密度的存储阵列键合到每个存储芯片的衬底上，从而带来计算生产力和效率的提高。然而，每个存储芯片上的存储阵列的密度当前受到存储芯片的衬底的被在存储阵列与衬底之间的接触区域所占据的表面积的限制。
[0003]
本领域仍然需要能够降低每个衬底上使用的不必要表面积的量并且能够提高每个存储芯片内的存储阵列的密度的改进配置。


技术实现要素：

[0004]
根据一方面，将具有中央处理单元(cpu)微处理器芯片的集成架构键合至三维(3d)交叉点芯片。依据实施例，将3d交叉点芯片引入易失性存储器(vm)系统和非易失性存储器(nvm)系统两者内。将3d交叉点存储器键合至cpu芯片允许通过将3d交叉点芯片引入到vm系统和 nvm系统两者内而实现具有更高效率的更快数据处理和传输。可以存在 cpu与3d交叉点芯片的直接键合以及主机系统与存储器件(例如，固态驱动器(ssd))的键合。与常规系统相比，包括3d交叉点芯片允许缩短电路由距离。将3d交叉点存储器包括到主存储器当中并且将cpu键合至非易失性存储器(nvm)芯片提供了更好的cpu性能，因为在cpu与主存储器之间具有更短的距离。此外，与常规系统(例如，动态随机存取存储器(dram))相比，制造成本更低，并且提供了更高的数据存储能力、更高的信噪(s/n)比、更小的印刷电路板(pcb)面积消耗管芯尺寸、更低的位成本、诸如cpu、存储器、引擎等的功能模块的更密集的布置以及更快的处理速度。可以借助于数以百万计的短距离垂直金属互连将cpu核芯片键合至nvm芯片。例如，通孔、焊盘和/或接触结构，而非布置在存储阵列两侧的现有技术位线接触。不一定需要常规过硅通孔(tsv)结构。
[0005]
根据另一方面，一种系统包括中央处理单元芯片以及耦接至中央处理单元芯片的存储芯片，该存储芯片包括：衬底；存储阵列，所述存储阵列包括多个存储单元、多个选择器、耦接至选择器的多条字线，所述多条字线中的第一字线与存储阵列的第一末端相邻并且所述多条字线中的第二字线与存储阵列的第二末端相邻，以及耦接至存储单元的多条位线；将所述多条字线耦接至衬底的多条字线接触以及将所述多条位线耦接至衬底的多条位线接触，所述多条位线沿由第一字线和第二字线限定的衬底的长度铺设。此外，中央处理单元芯片可以包括具有金属氧化物半导体场效应晶体管的核。此外，存储阵列可以是三维存储阵列，其中，多个存储单元具有第一末端和第二末端，多个选择器具有第一末端和第二末端，所述多个选择器的第二末端耦接至所述多个存储单元的第一末端，多条字线耦接至所
述多个选择器的第一末端，并且多条位线耦接至所述多个存储单元的第二末端。此外，存储芯片可以通过多个互连键合至中央处理单元芯片。此外，多个互连可以通过键合界面对中央处理单元和存储芯片进行键合。
[0006]
根据另一方面，一种存储器件包括非易失性存储器或易失性存储器中的至少一者，至少一个非易失性存储器或易失性存储器包括存储芯片，所述存储芯片包括：衬底；存储阵列，所述存储阵列包括多个存储单元、多个选择器、耦接至选择器的多条字线，所述多条字线中的第一字线与存储阵列的第一末端相邻并且所述多条字线中的第二字线与存储阵列的第二末端相邻，以及耦接至存储单元的多条位线；将所述多条字线耦接至衬底的多条字线接触以及将所述多条位线耦接至衬底的多条位线接触，所述多条位线沿由第一字线和第二字线限定的衬底的长度铺设。此外，存储器件可以是固态驱动器。此外，存储阵列可以是三维存储阵列，包括，多个存储单元具有第一末端和第二末端，多个选择器具有第一末端和第二末端，所述多个选择器的第二末端耦接至所述多个存储单元的第一末端，多条字线耦接至所述多个选择器的第一末端，并且多条位线耦接至所述多个存储单元的第二末端。
[0007]
根据另一方面，一种存储芯片包括：衬底；存储阵列，所述存储阵列包括多个存储单元、多个选择器、耦接至选择器的多条字线，所述多条字线中的第一字线与存储阵列的第一末端相邻并且所述多条字线中的第二字线与存储阵列的第二末端相邻，以及耦接至存储单元的多条位线；将多条字线耦接至衬底的多条字线接触以及将多条位线耦接至衬底的多条位线接触。所述多条位线沿由第一字线和第二字线限定的衬底的长度铺设。根据另一方面，一种系统包括具有中央处理单元芯片和耦接至中央处理单元芯片的存储芯片的主机系统以及包括非易失性存储器或易失性存储器中的至少一者的固态存储器件，所述至少一个非易失性存储器或易失性存储器包括存储芯片，所述存储芯片包括：衬底；存储阵列，所述存储阵列包括多个存储单元、多个选择器、耦接至选择器的多条字线，所述多条字线中的第一字线与存储阵列的第一末端相邻并且所述多条字线中的第二字线与存储阵列的第二末端相邻，以及耦接至存储单元的多条位线；将多条字线耦接至衬底的多条字线接触以及将多条位线耦接至衬底的多条位线接触，所述多条位线沿由第一字线和第二字线限定的衬底的长度铺设。此外，中央处理单元芯片可以包括具有金属氧化物半导体场效应晶体管的核。此外，在主机系统或固态存储器件中的至少一者的存储芯片内，存储阵列是三维存储阵列，其中，多个存储单元具有第一末端和第二末端，多个选择器具有第一末端和第二末端，所述多个选择器的第二末端耦接至所述多个存储单元的第一末端，多条字线耦接至所述多个选择器的第一末端，并且多条位线耦接至所述多个存储单元的第二末端。此外，主机系统的存储芯片可以通过多个互连键合至中央处理单元芯片。此外，多个互连可以通过键合界面对中央处理单元和存储芯片进行键合。
附图说明
[0008]
在参考下文对示例性实施例的描述以及附图考虑时，本公开内容的前述方面、特征和优点将得到进一步理解，其中，类似的附图标记表示类似的元素。在对本公开内容的示例性实施例的描述当中，可能为了清楚的原因而使用了特定术语。然而，无意使本公开内容的各个方面局限于所使用的特定术语。
[0009]
图1是根据本公开的各个方面的三维交叉点存储器的区段的等轴视图。
[0010]
图2是根据本公开各个方面的计算器件的功能图。
[0011]
图3是根据本公开各个方面的存储器件的功能图。
[0012]
图4是根据本公开的各个方面的存储芯片的区段的顶视图。
[0013]
图5a是根据本公开的各个方面的存储器的区段的顶视图。
[0014]
图5b是图5a的存储芯片的区段的侧视图。
具体实施方式
[0015]
本技术应用于存储芯片架构领域，并且尤其关于存储芯片中使用的存储单元的配置。图1中示出了存储芯片中使用的存储阵列的一般化示例。具体而言，图1是三维交叉点存储阵列的区段的等轴视图。存储阵列10包括存储单元12a、12b以及选择器11a、11b。在存储单元12a与选择器11b 之间，是沿x方向延伸的一定数量的字线13。在选择器11a以上是沿y方向延伸的一定数量的位线14a，以及在存储单元12b以下是沿y方向延伸的一定数量的位线14b。此外，从图1可以看出，位线-存储单元-选择器
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字线的顺序结构可以沿z方向重复，以实现堆叠的配置。这种堆叠配置允许提高每个存储芯片中使用的存储单元的密度。
[0016]
沿y轴的第一长度可以由与存储阵列10的第一末端相邻的第一字线和与存储阵列10的第二末端相邻的第二字线限定，第二末端与第一末端相反。沿x轴的第二长度可以由与存储阵列10的第三末端相邻的第一位线和与存储阵列10的第四末端相邻的第二位线限定，第四末端与第三末端相反。由存储阵列10占据的表面积可以由第一长度x和第二长度限定。
[0017]
在使用中，激活字线13和位线14a、14b能够访问存储在单独的存储单元12a、12b内的值。于是能够读取或改变所访问的值。堆叠在该单独的存储单元12a、12b上的对应选择器11a、11b能够随后传输该存储单元12a、 12b的值，以供计算机操作中使用。
[0018]
图2示出了具有附接至电路板23的中央处理单元21和主存储器22的示例性计算器件(或主机系统)20。主存储器22可以包括易失性存储芯片和/或非易失性存储芯片中的至少一者。电路板23可以是印刷电路板或母板等。主存储器22的尺寸影响中央处理单元21和主存储器22在电路板23 上彼此相距多远。这个距离转而影响计算器件20的逻辑效率和性能。例如，中央处理单元21与主存储器22之间的距离越大，传输和处理数据和状态的速率越慢，此外还具有降低的高速缓存尺寸。反之，中央处理单元21与主存储器22之间的距离越小，传输和处理数据和状态的速率越快，并且可用高速缓存尺寸越大。
[0019]
图3示出了具有附接至电路板33的控制器31和主存储器32的示例性存储器件30。存储器件30可以是闪存驱动器或固态驱动器(ssd)等。控制器31可以是中央处理单元，并且可以包括总线接口单元(未示出)。主存储器32可以包括易失性存储芯片和/或非易失性存储芯片中的至少一者。电路板33可以是印刷电路板或母板等。与计算器件20的中央处理单元21 和主存储器22类似，主存储器32的尺寸影响控制器31和主存储器32在电路板33上相距多远。这个距离既影响存储器件30的系统速度又影响电路板33的尺寸。例如，控制器31与主存储器32之间的距离越大，存储器件30的系统速度越慢，并且必须容纳该距离的电路板33越大。反之，控制器31与主存储器32之间的距离(尤其是主存储器32与控制器31内的总线接口单元之间的距离)越小，存储器件30的系统速度越块，并且电路板33越小。电路板33变小可能尤其有利，因为这样将允许存储器件30更小，并且更具便携性。可以使存储器件30与
计算器件20键合，使得可以同时且协作地使用两个系统。
[0020]
图4示出了具有现有配置的存储芯片100的区段的顶视图(从z方向)。存储芯片100的该区段包括存储阵列110和衬底120。存储阵列110与图1 中描绘的存储阵列10类似，并且包括与位线14a、14b类似的位线114以及与字线13类似的字线(未示出)。位线114在存储芯片100上沿y方向延伸，并且包括如图1中所示的顶层可见位线以及底部线层的位线(未示出)。底层位线通过位线接触130连接至衬底120。字线在存储芯片100上沿x方向延伸，并且包括通过沿字线接触140的字线接触(未示出)连接至衬底120的底层字线。衬底120的被占据的表面积的总量由位线接触130 的从存储阵列110的两个垂直末端延伸的沿y方向的长度以及字线接触140 的从存储阵列110的两个水平末端延伸的沿x方向的长度决定。例如，其可以是20nm/20nm线/间隔(l/s)图案。
[0021]
图4所例示的现有存储芯片配置是低效的，因为所占据的表面积消耗了衬底120的面积的相当大的部分，其原因在于位线接触130沿y轴与存储阵列110的末端间隔开一定距离。参考图2和图3，在将存储芯片100包括到计算器件20的主存储器22或者存储器件30的主存储器32内的情况下，这个距离可能具有很多缺陷。由于被位线接触130占用的空间的原因，主存储器22、32必须更大，并且对应地与中央处理单元23和控制器33分隔得更远，从而导致计算器件20和存储器件30两者的很多缺陷，如上文所述。在图5a和图5b中可以看出相对于图4中所示的现有存储芯片配置的存储芯片配置改进。
[0022]
图5a和图5b示出了具有垂直连接配置的存储芯片200的区段。图5a 示出了存储芯片200的区段的顶视图(从z方向)。存储芯片200的区段包括与上文描述的存储阵列110和衬底120类似的存储阵列210和衬底220。图5b示出了存储芯片200的该区段的截面侧视图(从x方向)，其仅描绘了位线214中的底层位线。该底层的位线214借助于位线接触230通过沿z 方向的垂直连接配置连接至衬底220。通过这种方式，与图4的现有存储芯片配置相比，衬底220的被占据的表面积的量由仅存储阵列210的沿y方向的较短长度以及字线接触240的从存储阵列210的两个水平末端延伸的沿x方向的长度决定。
[0023]
注意，衬底220可以由硅、硅化合物或锗化合物等形成。位线接触230 可以是垂直互连通道(via)，诸如过硅通孔、焊盘或者任何其它接触结构。位线接触230可以由氧化物层形成。如本文所用，术语(元素的)“氧化物”将被理解为包括除了该元素和氧之外的额外元素，包括但不限于掺杂剂或杂质。如本文所用，术语(元素的)“氮化物”将被理解为包括除了该元素和氮之外的额外元素，包括但不限于掺杂剂或杂质。这样的材料的示例包括但不限于诸如tin、tialn、tan、bn的金属氮化物、诸如tion的金属氮氧化物、诸如ptsi的金属硅化物、诸如硅或锗的半导体(有或没有掺杂)、诸如tiox(x<2表示还原)的还原金属氧化物、诸如w、ni、co的金属或者基于碳的材料。依据实施例，沉积可以通过化学气相沉积(cvd)完成。在该过程中，采用真空沉积方法生成高质量、高性能的固态材料。在典型的cvd中，将晶圆(衬底)暴露于一种或多种挥发性前体之下，其在衬底表面上反应和/或分解，以生成预期沉积。
[0024]
如上文所提及的，衬底的被占据表面积的量的下降提供了很多相对于现有存储芯片配置的改进。参考图2，将存储芯片200实施到计算器件20 中允许主存储器22与中央处理单元21之间的距离的下降(例如，从厘米量级的分隔到微米量级的分隔)。该下降的距离允许计算器件20具有更快的数据和状态传输及处理速率，同时增大了高速缓存尺寸。在额外
地使用如图1中所示的3d交叉点存储阵列作为主存储器22中的易失性和/或非易失性存储器中的至少一者的情况下，衬底的被占据面积越小，允许在每个衬底上制造的3d交叉点存储阵列就越多；因而，与现有配置(例如，直接随机存取存储器(dram))相比，允许每个存储芯片具有更密集的存储阵列配置，并且降低了制造的每位成本。
[0025]
在一个示例中，可以将中央处理单元芯片键合至具有3d交叉点存储阵列的存储芯片200。中央处理单元芯片可以具有使用逻辑互补金属氧化物半导体(cmos)工艺制造的核。该cmos工艺能够生成包括金属氧化物半导体场效应晶体管的核。可以借助于形成在键合界面处的电互连将中央处理单元芯片和存储芯片200键合到一起。
[0026]
参考图3，当在存储器件30中实施垂直连接配置的情况下，主存储器 32与包括总线接口单元的控制器31之间的缩短的距离提高了系统速度，与此同时实现了电路板33的下降的尺寸。在额外地使用如图1中所示的3d 交叉点存储器作为主存储器32中的易失性和/或非易失性存储器中的至少一者的情况下，垂直连接配置和3d交叉点存储堆叠架构带来了比采用某些形式的存储器(诸如，nand闪存)更快的存储，同时具有比其它形式的存储器(诸如，dram)更高的数据存储能力。此外，垂直连接配置和3d 交叉点存储器的使用实现了更短的制造周期时间，同时具有更高的管芯到芯片产率。这首先因为用于中央处理单元的晶圆和存储芯片制造中使用的 ssd的晶圆的制造工艺之间具有更少的相互作用影响。其次，可以通过使用本领域已知的管芯混合键合工艺来利用垂直堆叠的存储结构来提高存储芯片的存储器件的最终产率。
[0027]
此外，计算器件20和存储器件30可以具有集成架构，其中，中央处理单元21、31可以键合至主存储器22、32中的具有3d交叉点存储阵列的存储芯片(诸如，存储芯片200)。将3d交叉点芯片引入到易失性存储系统和非易失性存储系统两者内，允许更高效地实现更快的数据处理和传输。与常规系统(诸如，dram等)相比，包括3d交叉点芯片允许缩短电路由距离。将3d交叉点存储器包括到主存储器22、32中并且使中央处理单元21、31键合至非易失性存储芯片将在中央处理单元21、31中提供更好的性能，这是因为在中央处理单元21、31与主存储器22、32之间具有更短的距离。另外或替代地，可以将主机系统(诸如，计算器件20)直接键合至存储器件30。通过这种方式，与常规系统(诸如，dram)相比，降低了制造成本，提高了数据存储能力，并且提供了更高的信噪(s/n)比、更小的印刷电路板(pcb)面积消耗管芯尺寸、更低的位成本、诸如cpu、存储器、引擎等的功能模块的更密集的布置以及更快的处理速度。
[0028]
大部分前述替代示例不相互排斥，而是可以按照各种组合来实施，以实现独特的优势。由于可以采用上文描述的特征的这些和其它变型及组合而不脱离权利要求限定的主题，因而应当按照举例说明而非对权利要求限定的主题的限制来理解前文对实施例的描述。作为示例，未必一定要按照上文描述的确切顺序执行前述操作。相反，可以按照不同的顺序操纵各种步骤，例如，颠倒顺序或者同时进行。除非另行指出，否则还可以省略步骤。此外，本文描述的示例的提供以及被表达为“诸如
……”
、“包括
……”
等的条款不应被解释为使权利要求的主题局限于具体示例；相反，示例意在对很多种可能的实施例中的仅一种进行举例说明。此外，在不同附图当中，相同的附图标记可以表示相同或类似的要素。
[0029]
尽管已经参考特定实施例描述了本公开内容，但是应当理解，这些实施例仅用于对本公开的原理和应用举例说明。因此，应当理解，可以对所例示的实施例做出很多修改，
并且可以设计其它布置，而不脱离所附权利要求限定的本公开的实质和范围。