用于存储器装置的字线驱动器电路和操作其的方法与流程

本专利申请要求于2020年1月20日提交的第10-2020-0007388号韩国专利申请的权益，所述韩国专利申请的公开通过引用包含于此。

发明构思涉及一种存储器装置，并且更具体地，涉及一种用于减小驱动存储器装置的字线的晶体管上的栅极应力的字线驱动器电路以及该存储器装置的操作方法。

背景技术：

随着诸如动态随机存取存储器(dram)装置的存储器装置的高容量的发展，集成到dram装置中的金属氧化物半导体(mos)晶体管的大小和栅极氧化物膜的厚度已经减小。dram装置包括存储器单元，每个存储器单元包括单元晶体管和单元电容器。dram装置通过根据存储在单元电容器中的电荷写入和读取数据来进行操作。单元晶体管通常是n型mos(nmos)晶体管，单元晶体管的栅极连接到跨存储器单元阵列在行方向上布置的多条字线之一。单元晶体管的一端连接到在存储器单元阵列的列方向上布置的多条位线之一，单元晶体管的另一端连接到单元电容器。

dram装置可包括字线驱动器电路，字线驱动器电路使用比电源电压大的高电压来驱动字线以导通nmos单元晶体管。当高电压被施加到包括在字线驱动器电路中的晶体管的栅极时，应力(诸如，强电场)可被施加到晶体管的栅极。晶体管的特性可能通过晶体管上的栅极应力而被改变，从而降低字线驱动器电路的可靠性。

技术实现要素：

发明构思提供一种存储器装置和操作所述存储器装置的方法，在所述存储器装置中具有字线驱动器电路，所述存储器装置通过使用随着命令而变化的较低高电压来减小晶体管上的栅极应力。

根据发明构思的一方面，提供一种能够根据命令在操作模式下进行操作的存储器装置。所述存储器装置包括存储器单元阵列，存储器单元阵列包括多个存储器块，所述多个存储器块中的每个存储器块包括连接到以行和列布置的字线和位线的多个存储器单元，并且被配置为响应于块选择信号在操作模式下进行操作。提供一种电压生成器电路，所述电压生成器电路被配置为：基于高电压生成较低高电压，并且将高电压或较低高电压提供给可变高电压线。根据一些实施例，高电压具有比存储器装置的电源电压高的电平，较低高电压具有比高电压低的电平。提供一种字线驱动器电路，所述字线驱动器电路连接到可变高电压线并且被配置为：(i)将第一字线驱动信号线驱动到地电压；(ii)将第二字线驱动信号线驱动到高电压；和(iii)将第三字线驱动信号线驱动到较低高电压。第一字线驱动信号线连接到选择的存储器块的字线之中的启用的字线。第二字线驱动信号线连接到所述字线之中的禁用的字线。此外，第三字线驱动信号线连接到所述多个存储器块之中的未选择的存储器块的字线。

根据发明构思的另一方面，提供一种存储器装置的操作方法，用于根据命令将多个存储器块的字线驱动到不同的电平。多个存储器块中的每个存储器块包括连接到以行和列布置的字线和位线的多个存储器单元。所述操作方法包括：(i)接收所述命令；(ii)基于所述命令生成较低高电压(较低高电压的电平具有比存储器装置的高电压低的电平)；(iii)响应于所述多个存储器块的块选择信号将高电压或较低高电压提供给可变高电压线(可变高电压线驱动与所述多个存储器块的字线连接的字线驱动信号线)；(iv)通过可变高电压线将第一字线驱动信号线驱动到地电压，并且将第二字线驱动信号线驱动到高电压(第一字线驱动信号线连接到响应于块选择信号从所述多个存储器块选择的存储器块的字线之中的启用的字线，并且第二字线驱动信号线连接到所述字线之中的禁用的字线)；和(v)通过可变高电压线将第三字线驱动信号线驱动到较低高电压(第三字线驱动信号线连接到所述多个存储器块之中的未选择的存储器块的字线)。

根据本发明构思的又一方面，提供一种驱动多个存储器块的字线的字线驱动器电路。所述字线驱动器电路包括：(i)第一字线驱动信号生成器电路，被配置为：响应于模式控制信号，基于第一行地址信号生成第一字线驱动信号；(ii)第二字线驱动信号生成器电路，被配置为：基于模式控制信号和第二行地址信号生成第二字线驱动信号；和(iii)第三字线驱动信号生成器电路，连接到可变高电压线并且被配置为：基于第一字线驱动信号和第二字线驱动信号生成第三字线驱动信号(可变高电压线根据命令被提供不同的电压电平，并且第三字线驱动信号驱动所述字线)。

附图说明

从下面的结合附图的详细描述，将更清楚地理解发明构思的实施例，其中：

图1是根据实施例的用于描述包括存储器装置的系统的示图；

图2是示出根据实施例的图1中的存储器装置的配置的框图；

图3和图4是用于描述图2中的存储器存储体的示图；

图5是图4中的主字线驱动器的电路图；

图6是图4中的子字线驱动器的电路图；

图7至图9是根据实施例的用于描述电压生成器电路系统的示图；

图10和图11是根据实施例的用于描述电压生成器电路系统的操作的时序图；

图12至图15是根据实施例的用于描述电压生成器电路系统的开关电路的示图；以及

图16是包括根据实施例的存储器装置的移动系统的框图。

具体实施方式

在下文中，将参照附图详细描述实施例。在附图中，相同的元件由相同的参考标号或参考字符表示。参考标号或参考字符(例如，blk1中的1或730i中的“i”)的后缀用于与彼此具有相同功能的电路进行区分。一些实施例可使用术语“连接”和/或“结合”及其派生词来描述。这些术语不意在是同义词。例如，使用术语“连接”和/或“结合”的描述可表达至少两个元件在物理上或电学上彼此直接接触。另外，术语“连接”和/或“结合”可指示至少两个元件彼此不直接接触而是彼此协作或相互作用。

图1是根据实施例的用于描述包括存储器装置的系统的示图。参照图1，系统10可包括主机装置100和存储器装置200。主机装置100可通过存储器总线120通信地连接到存储器装置200。

主机装置100可包括计算系统(诸如，计算机、服务器、工作站、便携式通信终端、个人数字助理(pda)、便携式多媒体播放器(pmp)、智能电话或可穿戴装置)。可选地，主机装置100可形成包括在计算系统(诸如，图形卡)中的元件中的一些元件。作为在系统10中执行一般计算操作的功能块，主机装置100可对应于中央处理器(cpu)、数字信号处理器(dsp)、图形处理器(gpu)或应用处理器(ap)。

存储器总线120可包括发送命令cmd、地址addr和控制信号ctrl的信号线，以及发送输入/输出(i/o)数据dq的数据线。尽管为了附图的简洁，针对在主机装置100与存储器装置200之间传送的相同种类的信号，单条线被示出，但是多条线可连接在主机装置100与存储器装置200之间。

存储器装置200可在主机装置100的控制下写入或读取i/o数据dq。例如，存储器装置200可包括动态随机存取存储器(dram)装置。然而，实施例不限于此。存储器装置200可包括易失性存储器装置(诸如，同步dram(sdram)、双倍数据速率(ddr)sdram、低功率ddr(lpddr)sdram、图形ddr(gddr)sdram、ddr2sdram、ddr3sdram、ddr4sdram、ddr5sdram、宽i/odram、高带宽存储器(hbm)或混合存储器立方体(hmc))。

存储器装置200可包括存储器单元阵列2080和电压生成器电路系统(或者，电压生成器)2005(在图7中)，存储器单元阵列2080包括多个存储器块，电压生成器电路系统2005将可变高电压vx提供给驱动字线的字线驱动器(或者，字线驱动器电路)。字线驱动器可包括主字线驱动器mwd和子字线驱动器swd。在每个存储器块中，多个存储器单元连接到以行和列布置的字线和位线。电压生成器电路系统2005可基于具有比电源电压高的电平的高电压vpp，来生成具有比高电压vpp低并且比电源电压高的电平的较低高电压vppib，并且可将高电压vpp或较低高电压vppib提供给可变高电压vx的线(例如，可变高电压线)。电压生成器电路系统2005可基于从存储器装置200接收的命令cmd来改变较低高电压vppib的电平。较低高电压vppib可被改变为低电压电平lvl、中电压电平mvl或高电压电平hvl(在图11中)。

图2是示出根据实施例的图1中的存储器装置200的配置的框图。在本实施例中，将描述存储器装置200包括dram的情况，从而存储器装置200将被称为dram200。

参照图2，dram200可包括电压生成器电路系统2005、控制逻辑2010、刷新地址生成器2015、地址缓冲器2020、存储体控制逻辑2030、行地址复用器(ramux)2040、列地址(ca)锁存器2050、行解码器2060、列解码器2070、存储器单元阵列2080、感测放大器单元2085、i/o门控电路系统2090以及数据i/o缓冲器2095。

存储器单元阵列2080可包括第一存储体阵列至第四存储体阵列2080a、2080b、2080c和2080d。第一存储体阵列至第四存储体阵列2080a、2080b、2080c和2080d中的每个存储体阵列可包括多条字线、多条位线以及形成在字线与位线之间的交叉点处的多个存储器单元。

行解码器2060可包括分别连接到第一存储体阵列至第四存储体阵列2080a、2080b、2080c和2080d的第一存储体行解码器至第四存储体行解码器2060a、2060b、2060c和2060d。列解码器2070可包括分别连接到第一存储体阵列至第四存储体阵列2080a、2080b、2080c和2080d的第一存储体列解码器至第四存储体列解码器2070a、2070b、2070c和2070d。感测放大器单元2085可包括分别连接到第一存储体阵列至第四存储体阵列2080a、2080b、2080c和2080d的第一存储体感测放大器至第四存储体感测放大器2085a、2085b、2085c和2085d。

第一存储体阵列至第四存储体阵列2080a、2080b、2080c和2080d、第一存储体行解码器至第四存储体行解码器2060a、2060b、2060c和2060d、第一存储体列解码器至第四存储体列解码器2070a、2070b、2070c和2070d以及第一存储体感测放大器至第四存储体感测放大器2085a、2085b、2085c和2085d可分别形成第一存储器存储体至第四存储器存储体。尽管在本实施例中，存储器装置200包括四个存储器存储体，但是根据实施例，存储器装置200可包括随机数量的存储器存储体。

控制逻辑2010可控制存储器装置200的所有操作。控制逻辑2010可生成控制信号，使得存储器装置200执行写入操作或读取操作。控制逻辑2010可包括命令解码器2011和模式寄存器2013，命令解码器2011对从主机装置100接收的命令cmd进行解码，模式寄存器2013设置存储器装置200的操作模式。命令解码器2011可对写入使能信号/we、行地址选通信号/ras、列地址选通信号/cas、芯片选择信号/cs等进行解码，并且生成与命令cmd对应的控制信号。模式寄存器2013可提供存储器装置200的多个操作选择，并且可对存储器装置200的各种功能、属性和模式进行编程。

控制逻辑2010可包括控制码生成器2012，控制码生成器2012基于命令cmd生成控制码ctrl<0:n>。控制码ctrl<0:n>可被提供给生成较低高电压的电压生成器电路系统2005。电压生成器电路系统2005可基于控制码ctrl<0:n>改变较低高电压vppib(在图7中)的电平。较低高电压vppib可具有低电压电平lvl(在图11中)、中电压电平mvl(在图11中)或高电压电平hvl(在图11中)。

控制逻辑2010可控制刷新地址生成器2015，以响应于刷新命令执行自动刷新操作或者响应于自刷新进入命令执行自刷新操作。刷新地址生成器2015可生成刷新地址ref_addr，刷新地址ref_addr对应于要经历刷新操作的存储器单元行。刷新地址生成器2015可生成具有在易失性存储器标准中定义的刷新周期的刷新地址ref_addr。

地址缓冲器2020可从存储器控制器接收地址addr，地址addr包括存储体地址bank_addr、行地址row_addr和列地址col_addr。地址缓冲器2020可将存储体地址bank_addr提供给存储体控制逻辑2030，将行地址row_addr提供给行地址复用器2040，并且将列地址col_addr提供给列地址锁存器2050。

存储体控制逻辑2030可响应于存储体地址bank_addr生成存储体控制信号。响应于存储体控制信号，在第一存储体行解码器至第四存储体行解码器2060a、2060b、2060c和2060d之中的与存储体地址bank_addr对应的存储体行解码器可被激活，在第一存储体列解码器至第四存储体列解码器2070a、2070b、2070c和2070d之中的与存储体地址bank_addr对应的存储体列解码器可被激活。

行地址复用器2040可从地址缓冲器2020接收行地址row_addr，并且从刷新地址生成器2015接收刷新地址ref_addr。行地址复用器2040可选择性地输出行地址row_addr或刷新地址ref_addr。从行地址复用器2040输出的行地址可被施加到第一存储体行解码器至第四存储体行解码器2060a、2060b、2060c和2060d。

在第一存储体行解码器至第四存储体行解码器2060a、2060b、2060c和2060d之中，由存储体控制逻辑2030激活的存储体行解码器可对从行地址复用器2040输出的行地址进行解码，并且激活与行地址对应的字线。例如，激活的存储体行解码器可将字线驱动电压施加到与行地址对应的字线。

列地址锁存器2050可从地址缓冲器2020接收列地址col_addr，并且临时存储列地址col_addr。列地址锁存器2050可逐渐增加以突发(burst)模式接收的列地址col_addr。列地址锁存器2050可将已经被临时存储或逐渐增加的列地址col_addr施加到第一存储体列解码器至第四存储体列解码器2070a、2070b、2070c和2070d。

在第一存储体列解码器至第四存储体列解码器2070a、2070b、2070c和2070d之中，由存储体控制逻辑2030激活的存储体列解码器可通过i/o门控电路系统2090激活与存储体地址bank_addr和列地址col_addr对应的感测放大器。

i/o门控电路系统2090可包括对i/o数据dq进行门控的电路、输入数据屏蔽逻辑(inputdatamasklogic)、读取数据锁存器以及写入驱动器，读取数据锁存器存储从第一存储体阵列至第四存储体阵列2080a、2080b、2080c和2080d读取的数据，写入驱动器将数据写入第一存储体阵列至第四存储体阵列2080a、2080b、2080c和2080d。

从第一存储体阵列至第四存储体阵列2080a、2080b、2080c和2080d中的一个存储体阵列读取的数据可由与第一存储体阵列至第四存储体阵列2080a、2080b、2080c和2080d中的所述一个存储体阵列对应的感测放大器感测，并且可被存储在读取数据锁存器中。将被写入第一存储体阵列至第四存储体阵列2080a、2080b、2080c和2080d中的一个存储体阵列的数据可从存储器控制器被提供给数据i/o缓冲器2095。提供给数据i/o缓冲器2095的数据可通过写入驱动器被写入第一存储体阵列至第四存储体阵列2080a、2080b、2080c和2080d中的所述一个存储体阵列。

在晶片级测试期间，数据i/o缓冲器2095可从测试器接收测试图案信号作为i/o数据dq，并且将测试图案信号提供给i/o门控电路系统2090。在晶片级测试期间，i/o门控电路系统2090可将测试图案信号写入存储器单元阵列2080的目标页，可从目标页读取测试图案信号，并且可将测试图案信号作为测试结果信号提供给数据i/o缓冲器2095。数据i/o缓冲器2095可输出测试结果信号作为i/o数据dq。

图3和图4是用于描述图2中的存储器存储体的示图。在图2中分别包括在第一存储器存储体至第四存储器存储体中的第一存储体阵列至第四存储体阵列2080a、2080b、2080c和2080d可具有相同的配置，因此在下文中为了便于描述而被统称为存储器单元阵列2080。

参照图3，存储器单元阵列2080可包括多个存储器块，诸如，第一存储器块blk1至第i存储器块blki，其中“i”是大于一的整数。存储器单元阵列2080还可包括分别连接到第一存储器块blk1至第i存储器块blki的第一主字线驱动器mwd1至第i主字线驱动器mwdi、以及分别连接到第一存储器块blk1至第i存储器块blki的第一子字线驱动器swd1至第i子字线驱动器swdi。分别连接到第一主字线驱动器mwd1至第i主字线驱动器mwdi的第一子字线驱动器swd1至第i子字线驱动器swdi中的每个子字线驱动器可包括多个子字线驱动器(在图6中)。第一主字线驱动器mwd1至第i主字线驱动器mwdi可连接到行解码器2060。第一主字线驱动器mwd1至第i主字线驱动器mwdi可具有相同的配置，第一子字线驱动器swd1至第i子字线驱动器swdi可具有相同的配置。

图4示出作为图3中的第一存储器块blk1至第i存储器块blki的代表的第一存储器块blk1的布置。第一存储器块blk1的布置也可应用于其它存储器块(即，第二存储器块blk2至第i存储器块blki)。

参照图4，子字线驱动信号pxid<0:7>可在第一存储器块blk1的行方向上布置在第一存储器块blk1的上方和下方，主字线驱动信号mwl<0:n>可在第一存储器块blk1的列方向上跨过第一存储器块blk1布置。在子字线驱动信号pxid<0:7>之中，偶数编号的子字线驱动信号pxid[0]、pxid[2]、pxid[4]和pxid[6]可在行方向上布置在第一存储器块blk1上方，奇数编号的子字线驱动信号pxid[1]、pxid[3]、pxid[5]和pxid[7]可在行方向上布置在第一存储器块blk1下方。根据另一实施例，偶数编号的子字线驱动信号pxid[0]、pxid[2]、pxid[4]和pxid[6]可在行方向上布置在第一存储器块blk1下方，奇数编号的子字线驱动信号pxid[1]、pxid[3]、pxid[5]和pxid[7]可在行方向上布置在第一存储器块blk1上方。

子字线驱动信号pxid<0:7>可从第一子字线驱动器swd1提供，主字线驱动信号mwl<0:n>可从第一主字线驱动器mwd1提供。例如，第一子字线驱动器swd1可位于第一存储器块blk1上方和下方，第一主字线驱动器mwd1可位于第一存储器块blk1下方与第一子字线驱动器swd1相邻。根据另一实施例，第一主字线驱动器mwd1可位于第一存储器块blk1上方与第一子字线驱动器swd1相邻。

图5是图4中的第一主字线驱动器mwd1的电路图。图5的第一主字线驱动器mwd1的电路图也可应用于图3中的其它主字线驱动器(即，第二主字线驱动器mwd2至第i主字线驱动器mwdi)。参照图5，第一主字线驱动器mwd1可包括子字线信号生成器电路510、子字线驱动信号生成器电路520和主字线驱动信号生成器电路530。

子字线信号生成器电路510可用高电压vpp和地电压vss被驱动，并且可包括nand门511和反相器512。nand门511可接收激活信号active和第一解码行地址信号dra<0:2>，并且将输出提供给反相器512。根据反相器512的输出，与第一解码行地址信号dra<0:2>对应的子字线信号pxi<0:7>可被激活。

激活信号active是指示从第一存储器块blk1至第i存储器块blki选择的存储器块处于激活模式的控制信号，并且可基于激活命令从控制逻辑2010被提供。当选择的存储器块处于激活模式时，激活信号active可以以逻辑高电平被提供，并且当选择的存储器块处于待机模式时，激活信号active可以以逻辑低电平被提供。第一解码行地址信号dra<0:2>通过对存储器装置200的行地址row_addr中的较低的三位进行解码而被获得。对于第一解码行地址信号dra<0:2>，可存在八种情况(即，000、001、010、011、100、101、110和111)，因此，被激活的子字线信号pxi<0:7>也可以是八种。换句话说，根据第一解码行地址信号dra<0:2>，子字线信号pxi[0]、pxi[1]、pxi[2]、pxi[3]、pxi[4]、pxi[5]、pxi[6]和pxi[7]中的一个子字线信号可被激活。根据另一实施例，子字线信号生成器电路510可使用通过对存储器装置200的行地址row_addr中的较低的两位进行解码而获得的信号，来激活与具有四种情况(00、01、10和11)中的一种情况的第一解码行地址信号对应的子字线信号pxi<0:3>。

子字线驱动信号生成器电路520可用高电压vpp和地电压vss被驱动，并且可包括第一反相器522和第二反相器524。子字线驱动信号生成器电路520可接收子字线信号pxi<0:7>，生成第一反相器522的输出作为反相的子字线驱动信号pxib<0:7>，并且输出第二反相器524的输出作为子字线驱动信号pxid<0:7>。子字线驱动信号生成器电路520可位于存储器块之间的结合区域(图4中的400)中。

主字线驱动信号生成器电路530可接收激活信号active和第二解码行地址信号dra<3:m>，其中“m”是至少为4的整数。在激活模式下，主字线驱动信号生成器电路530可响应于第二解码行地址信号dra<3:m>，将主字线驱动信号mwl<0:n>之中的与第二解码行地址信号dra<3:m>对应的主字线驱动信号激活到与地电压vss的电平对应的逻辑低电平。

主字线驱动信号生成器电路530可包括：并联连接在高电压vpp的线与第一节点na的线之间的第一p型金属氧化物半导体(pmos)晶体管531和第二pmos晶体管532、串联连接在第一节点na的线与地电压vss的线之间的第一n型mos(nmos)晶体管533和第二nmos晶体管534、具有连接到第一节点na的线的输入和连接到第二节点nb的线的输出的第一反相器535、以及具有连接到第二节点nb的线的输入和连接到主字线驱动信号mwl<0:n>的线的输出的第二反相器536。第一反相器535可用高电压vpp和地电压vss被驱动，第二反相器536可用可变高电压vx和地电压vss被驱动。

第一pmos晶体管531和第二nmos晶体管534可响应于激活信号active进行操作，第一nmos晶体管533可响应于第二解码行地址信号dra<3:m>进行操作。第二pmos晶体管532可响应于第二节点nb的线的信号进行操作。

在第一存储器块blk1至第i存储器块blki之中的处于激活模式的存储器块的情况下，根据第二解码行地址信号dra<3:m>和处于逻辑高电平的激活信号active，第一节点na的线处于地电压vss的电平并且第二节点nb的线处于高电压vpp的电平。因此，与第二解码行地址信号dra<3:m>对应的主字线驱动信号可处于地电压vss的电平。

在第一存储器块blk1至第i存储器块blki之中的处于待机模式的存储器块的情况下，根据处于逻辑低电平的激活信号active，第一节点na的线处于高电压vpp的电平并且第二节点nb的线处于地电压vss的电平，因此，主字线驱动信号mwl<0:n>可处于可变高电压vx的电平。

图6是图4中的第一子字线驱动器swd1的电路图。图6的第一子字线驱动器swd1的电路图也可应用于图3中的其它子字线驱动器(即，第二子字线驱动器swd2至第i子字线驱动器swdi)。

参照图5和图6，第一子字线驱动器swd1可包括反相器601和nmos晶体管604，反相器601具有连接到从主字线驱动信号生成器电路530提供的主字线驱动信号mwl<0:n>之中的与第二解码行地址信号dra<3:m>对应的主字线驱动信号mwl的输入和连接到子字线swl的输出，nmos晶体管604对反相的子字线驱动信号pxib<0:7>进行响应。

反相器601可包括pmos晶体管602和nmos晶体管603，主字线驱动信号mwl<0:n>中的每个主字线驱动信号可连接到pmos晶体管602和nmos晶体管603的各自的栅极。子字线驱动信号pxid<0:7>可连接到pmos晶体管602的源极，子字线swl可连接到pmos晶体管602的漏极，负电压vbb可连接到nmos晶体管603的源极，子字线swl可连接到nmos晶体管603的漏极。负电压vbb可连接到nmos晶体管604的源极，反相的子字线驱动信号pxib<0:7>可连接到nmos晶体管604的栅极，子字线swl可连接到nmos晶体管604的漏极。

图7至图9是根据发明的实施例的用于描述电压生成器电路系统的示图。参照图7，电压生成器电路系统2005可生成可变高电压vx，并且将可变高电压vx提供给分别连接到第一存储器块blk1至第i存储器块blki的第一主字线驱动器mwd1至第i主字线驱动器mwdi。电压生成器电路系统2005可将具有高电压vpp的电平的可变高电压vx提供给处于激活模式的存储器块的主字线驱动器，并且将具有较低高电压vppib的电平的可变高电压vx提供给处于待机模式的存储器块的主字线驱动器。为了简化附图，激活模式下的存储器块由术语“选择的”表示，待机模式下的存储器块由术语“未选择的”表示。例如，第一存储器块blk1被描述为选择的存储器块，包括第二存储器块blk2至第i存储器块blki的其它存储器块被描述为未选择的存储器块。

参照图7，电压生成器电路系统2005可包括较低高电压生成器710和多个切换电路7301至730i，较低高电压生成器710从高电压vpp生成具有比高电压vpp低的电平的较低高电压vppib。切换电路7301至730i可分别连接到第一主字线驱动器mwd1至第i主字线驱动器mwdi，并且可分别将具有高电压vpp的电平或较低高电压vppib的电平的可变高电压vx提供给第一主字线驱动器mwd1至第i主字线驱动器mwdi。切换电路7301至730i具有相同的配置，因此以下为了便于描述而称为切换电路730。

参照图8，较低高电压生成器710可包括比较器801、pmos晶体管802、第一电阻器803以及第二电阻器804。比较器801可具有连接到参考电压vref的线的反相的输入端子(-)和连接到第一电阻器803与第二电阻器804之间的第三连接节点nc的线的非反相的输入端子( )。比较器801可对参考电压vref的电平与第三连接节点nc的电压电平进行比较。比较器801的输出信号线可连接到pmos晶体管802的栅极，pmos晶体管802的源极可连接到高电压vpp的线，pmos晶体管802的漏极可连接到较低高电压vppib的线。

第一电阻器803和第二电阻器804可根据从图2中的控制逻辑2010的控制码生成器2012提供的控制码ctrl<0:n>而改变电阻值。换句话说，第一电阻器803与第二电阻器804之间的电阻比可根据控制码ctrl<0:n>被控制。

较低高电压生成器710可响应于根据命令cmd不同地生成的控制码ctrl<0:n>，来生成具有不同的电压电平的较低高电压vppib。较低高电压生成器710可响应于与预充电命令pre(在图11中)对应的控制码ctrl<0:n>，来生成具有高电压电平hvl的较低高电压vppib。较低高电压生成器710可响应于与自刷新进入命令sre(在图11中)对应的控制码ctrl<0:n>，来生成具有低电压电平lvl的较低高电压vppib。较低高电压生成器710可响应于与自刷新退出命令srx(在图11中)对应的控制码ctrl<0:n>，来生成具有中电压电平mvl的较低高电压vppib。较低高电压生成器710可响应于与激活命令act(在图11中)对应的控制码ctrl<0:n>，来生成具有高电压电平hvl的较低高电压vppib。

参照图9，切换电路730可基于块选择信号pbls将高电压vpp或较低高电压vppib提供为可变高电压vx。控制逻辑2010可施加块选择信号pbls，使得处于逻辑低电平的块选择信号pbls被施加到选择的存储器块，处于逻辑高电平的块选择信号pbls被施加到未选择的存储器块。

切换电路730可包括第一pmos晶体管901、第二pmos晶体管902和反相器903，第一pmos晶体管901连接在高电压vpp的线与可变高电压vx的线之间，第二pmos晶体管902连接在较低高电压vppib的线与可变高电压vx的线之间，反相器903接收块选择信号pbls。块选择信号pbls可被施加到第一pmos晶体管901的栅极，反相器903的输出可被施加到第二pmos晶体管902的栅极。

在连接到选择的存储器块(例如，图7中的第一存储器块blk1)的切换电路730中，第一pmos晶体管901可响应于处于逻辑低电平的块选择信号pbls而导通，高电压vpp可被提供为可变高电压vx。换句话说，可变高电压vx具有高电压vpp的电平。此时，与第二解码行地址信号dra<3:m>对应的主字线驱动信号mwl可在主字线驱动器mwd中处于逻辑低电平，子字线驱动器swd可根据通过pmos晶体管602发送的子字线驱动信号pxid<0:7>来激活子字线swl。

在连接到未选择的存储器块(诸如，图7中的第二储器块blk2至第i存储器块blki)的切换电路730中，第二pmos晶体管902可响应于处于逻辑高电平的块选择信号pbls而被导通，较低高电压vppib可被提供为可变高电压vx。换句话说，可变高电压vx具有较低高电压vppib的电平。此时，主字线驱动信号mwl可响应于主字线驱动器mwd中的处于逻辑低电平的激活信号active，而处于与可变高电压vx的电平对应的逻辑高电平，子字线驱动器swd可通过nmos晶体管603将子字线swl去激活到负电压vbb的电平。

此时，处于可变高电压vx的电平的主字线驱动信号mwl被施加到子字线驱动器swd的pmos晶体管602的栅极，pmos晶体管602被截止。可变高电压vx的电平是比高电压vpp低的较低高电压vppib的电平。当较低高电压vppib被施加到pmos晶体管602的栅极时，耗尽区被形成在pmos晶体管602的沟道周围。当高电压vpp而不是较低高电压vppib被施加到pmos晶体管602的栅极时，pmos晶体管602的沟道周围的耗尽区逐渐消失，应力(诸如，强电场)可被施加到pmos晶体管602的栅极。类似地，应力(诸如，强电场)也可被施加到子字线驱动器swd的nmos晶体管603的栅极。因此，pmos晶体管602和nmos晶体管603的特性可能改变，子字线驱动器swd的可靠性可能降低。然而，在本实施例中，具有比高电压vpp低的电平的较低高电压vppib被施加到pmos晶体管602和nmos晶体管603的栅极，从而减小pmos晶体管602和nmos晶体管603的栅极上的应力，并且增加子字线驱动器swd的可靠性。

图10和图11是根据实施例的用于描述电压生成器电路系统的操作的时序图。将注意，所附时序图不必以一定比例示出。图10示出“由连接到选择的存储器块(即，图7中描述的第一存储器块blk1)的第一主字线驱动器mwd1启用或禁用的主字线驱动信号mwl的电压电平”和“从分别连接到其它未选择的存储器块(即，第二存储器块blk2至第i存储器块blki)的第二主字线驱动器mwd2至第i主字线驱动器mwdi中的每个主字线驱动器输出的主字线驱动信号mwl的电压电平”。主字线驱动信号mwl被施加到子字线驱动器swd的pmos晶体管602的栅极。

参照图2和图5至图10，存储器装置200可在时间点t1接收激活命令act。存储器装置200还可与激活命令act一起接收地址addr。地址addr可包括对第一存储器块blk1进行寻址的第一块选择信号pbls1。假设存储器装置200在时间点t1之前处于待机模式。在待机模式下，第一存储器块blk1至第i存储器块blki中的每个存储器块的主字线驱动信号mwl可处于较低高电压vppib的电平。

在时间点t1，选择第一存储器块blk1的第一块选择信号pbls1可基于地址addr被激活到逻辑低电平，并且还被提供给电压生成器电路系统2005。控制逻辑2010可将响应于激活命令act而生成的激活信号active和控制码ctrl<0:n>提供给电压生成器电路系统2005。连接到选择的存储器块(诸如，第一存储器块blk1)的切换电路730可响应于第一块选择信号pbls1而将高电压vpp提供为可变高电压vx。在选择的存储器块(诸如，第一存储器块blk1)中被启用或禁用的主字线驱动信号mwl可从较低高电压vppib的电平上升到高电压vpp的电平。

在时间点t2，主字线驱动信号mwl可响应于处于逻辑高电平的激活信号active和第二解码行地址信号dra<3:m>，在选择的存储器块(诸如，第一存储器块blk1)中被激活或启用。第二解码行地址信号dra<3:m>可被延迟。被启用的主字线驱动信号mwl可从高电压vpp的电平减小到地电压vss的电平，被禁用的主字线驱动信号mwl可保持高电压vpp的电平。未选择的存储器块(诸如，第二存储器块blk2至第i存储器块blki)中的每个存储器块的主字线驱动信号mwl可保持较低高电压vppib的电平。

在时间点t3，存储器装置200可接收预充电命令pre。预充电命令pre可指示存储器装置200在待机模式下进行操作。响应于预充电命令pre，激活信号active可以以逻辑低电平被提供。在待机模式下，分别选择第一存储器块blk1至第i存储器块blki的块选择信号pbls被去激活，因此，第一块选择信号pbls1被去激活为逻辑高电平。

在选择的存储器块(即，第一存储器块blk1)中，被启用的主字线驱动信号mwl在从地电压vss的电平在时间点t4被改变到较低高电压vppib的电平之前，上升到高电压vpp的电平。这可以是因为在切换电路730响应于处于逻辑高电平的第一块选择信号pbls1将可变高电压vx从高电压vpp的电平改变为较低高电压vppib的电平之前，第一主字线驱动器mwd1的第二反相器536已经响应于处于逻辑低电平的激活信号active而被驱动到具有高电压vpp的电平的可变高电压vx。换句话说，可以是因为基于地址addr生成的块选择信号pbls具有比响应于预充电命令pre以逻辑低电平生成的激活信号active长的时延。在选择的存储器块(即，第一存储器块blk1)中，被禁用的主字线驱动信号mwl可从高电压vpp的电平下降到较低高电压vppib的电平。

在时间点t4，切换电路730可针对分别连接到所有存储器块(即，第一存储器块blk1至第i存储器块blki)的第一主字线驱动器mwd1至第i主字线驱动器mwdi提供处于较低高电压vppib的电平的可变高电压vx。因此，在选择的存储器块(即，第一存储器块blk1)中被启用或禁用的主字线驱动信号mwl可从高电压vpp的电平下降到较低高电压vppib的电平。未选择的存储器块(即，第二存储器块blk2至第i存储器块blki)中的每个存储器块的主字线驱动信号mwl可保持较低高电压vppib的电平。

图11示出电压生成器电路系统2005的操作，在电压生成器电路系统2005中，根据施加到图2的存储器装置200的命令cmd来改变作为可变高电压vx被提供的较低高电压vppib的电平。为了附图的简洁和描述的方便，图11概念性地示出选择第三存储器块blk3的第三块选择信号pbls3和在第三存储器块blk3中被启用(用虚线标记)和被禁用(用实线标记)的第三主字线驱动信号mwl3。此外，图11概念性地示出选择第二存储器块blk2的第二块选择信号pbls2、在第二存储器块blk2中被启用(用虚线标记)和被禁用(用实线标记)的第二主字线驱动信号mwl2、选择第一存储器块blk1的第一块选择信号pbls1、以及在第一存储器块blk1中被启用(用虚线标记)和被禁用(用实线标记)的第一主字线驱动信号mwl1。

参照图11，较低高电压vppib可具有低电压电平lvl、中电压电平mvl和高电压电平hvl。低电压电平lvl是较低高电压vppib的最低电平，高电压电平hvl是较低高电压vppib的最高电平，中电压电平mvl在低电压电平lvl与高电压电平hvl之间。较低高电压vppib的高电压电平hvl可被设置为比高电压vpp的电平稍低。

例如，当高电压vpp的电平被设置为约3.0v时，较低高电压vppib的低电压电平lvl可被设计为约2.5v，较低高电压vppib的中电压电平mvl可被设计为约2.6v，较低高电压vppib的高电压电平hvl可被设计为约2.8v。尽管在本实施例中，较低高电压vppib具有三个电压电平(即，lvl、mvl和hvl)，但是这仅是示例，并且其它实施例不限于此。根据实施例，较低高电压vppib的电平可被不同地配置。例如，在一个示例中，较低高电压vppib可具有四个或更多个电压电平(例如，lvl、hvl和在lvl与hvl之间的至少两个mvl)。此外，在一个示例中，高电压电平hvl可被设置为这样的大小，该大小可减小将可变高电压线从较低高电压vppib的高电压电平hvl恢复到高电压vpp的电平所需的时间、或者高电压电平hvl可被设置为使可变高压线从较低高电压vppib的高电压电平hvl恢复到高电压vpp的电平所需的时间最小化。

参照图11，电压生成器电路系统2005可在时间点ta和te响应于预充电命令pre生成处于高电压电平hvl的较低高电压vppib。电压生成器电路系统2005可在时间点tb响应于自刷新进入命令sre而生成处于低电压电平lvl的较低高电压vppib，在时间点tc响应于自刷新退出命令srx而生成处于中电压电平mvl的较低高电压vppib，并且在时间点td响应于激活命令act而生成处于高电压电平hvl的较低高电压vppib。

参照图2、图5至图9和图11，存储器装置200可在时间点ta接收预充电命令pre。存储器装置200可响应于预充电命令pre在待机模式下进行操作。在待机模式下，可针对第一存储器块blk1的第一主字线驱动信号mwl1、第二存储器块blk2的第二主字线驱动信号mwl2和第三存储器块blk3的第三主字线驱动信号mwl3提供处于高电压电平hvl的较低高电压vppib。

在时间点tb，存储器装置200可接收自刷新进入命令sre。存储器装置200可响应于自刷新进入命令sre在刷新模式下进行操作。在刷新模式下，较低高电压vppib可以以低电压电平lvl被生成，第一存储器块blk1的第一主字线驱动信号mwl1、第二存储器块blk2的第二主字线驱动信号mwl2和第三存储器块blk3的第三主字线驱动信号mwl3可具有较低高电压vppib的低电压电平lvl。

第三块选择信号pbls3可在时间点tb1与tb2之间的时段中被激活到逻辑低电平。在时间点tb1，由于第二解码行地址信号dra<3:m>的延迟，在第三存储器块blk3中被启用的第三主字线驱动信号mwl3(用虚线标记)可从较低高电压vppib的低电压电平lvl上升到高电压vpp的电平然后下降到地电压vss的电平。此时，第三存储器块blk3的第三主字线驱动信号mwl3可与子字线驱动信号pxid<0:7>一起被提供给子字线驱动器swd，以执行刷新操作。在第三存储器块blk3中被禁用的第三主字线驱动信号mwl3(用实线标记)可从较低高电压vppib的低电压电平lvl上升到高电压vpp的电平。

当第三块选择信号pbls3在时间点tb2被去激活到逻辑高电平时，由于第二解码行地址信号dra<3:m>的延迟，在第三存储器块blk3中被启用的第三主字线驱动信号mwl3(用虚线标记)可从地电压vss的电平上升到高电压vpp的电平然后下降到较低高电压vppib的低电压电平lvl。在第三存储器块blk3中被禁用的第三主字线驱动信号mwl3(用实线标记)可从高电压vpp的电平下降到较低高电压vppib的低电压电平lvl。

第二块选择信号pbls2可在时间点tb3和tb4之间的时段中被激活到逻辑低电平。在时间点tb3，由于第二解码行地址信号dra<3:m>的延迟，在第二存储器块blk2中被启用的第二主字线驱动信号mwl2(用虚线标记)可从较低高电压vppib的低电压电平lvl上升到高电压vpp的电平然后下降到地电压vss的电平。此时，第二存储器块blk2的第二主字线驱动信号mwl2可与子字线驱动信号pxid<0:7>一起被提供给子字线驱动器swd，以执行刷新操作。在第二存储器块blk2中被禁用的第二主字线驱动信号mwl2(用实线标记)可从较低高电压vppib的低电压电平lvl上升到高电压vpp的电平。

当第二块选择信号pbls2在时间点tb4被去激活到逻辑高电平时，由于第二解码行地址信号dra<3:m>的延迟，在第二存储器块blk2中被启用的第二主字线驱动信号mwl2(用虚线标记)可从地电压vss的电平上升到高电压vpp的电平然后下降到较低高电压vppib的低电压电平lvl。在第二存储器块blk2中被禁用的第二主字线驱动信号mwl2(用实线标记)可从高电压vpp的电平下降到较低高电压vppib的低电压电平lvl。

在时间点tc之前，存储器装置200可接收自刷新退出命令srx。在时间点tc，自刷新退出命令srx结束，存储器装置200可以以刷新模式结束。在一个示例中，在较低高电压vppib具有三个电压电平(即，lvl、mvl和hvl)的情况下，当刷新模式结束时，较低高电压vppib可以以中电压电平mvl被生成。在另一示例中，在较低高电压vppib具有四个或更多个电压电平(例如，lvl、hvl和在lvl与hvl之间的至少两个mvl)的情况下，当刷新模式结束时，较低高电压vppib可以以至少两个中电压电平mvl之一被生成。因此，第一存储器块blk1的第一主字线驱动信号mwl1、第二存储器块blk2的第二主字线驱动信号mwl2和第三存储器块blk3的第三主字线驱动信号mwl3可从较低高电压vppib的低电压电平lvl上升到中电压电平mvl。

在时间点td，存储器装置200可接收激活命令act。响应于激活命令act，存储器装置200可在激活模式下进行操作。在激活模式下，较低高电压vppib可以以高电压电平hvl被生成。因此，第一存储器块blk1的第一主字线驱动信号mwl1、第二存储器块blk2的第二主字线驱动信号mwl2和第三存储器块blk3的第三主字线驱动信号mwl3可从较低高电压vppib的中电压电平mvl上升到高电压电平hvl。

此时，在激活模式下的包括写入操作和/或读取操作的正常操作期间，为了将主字线驱动信号mwl快速恢复到高电压vpp的电平，较低高电压vppib的高电压电平hvl可被设置为比高电压vpp的电平稍低。

第一块选择信号pbls1可在时间点td1被激活到逻辑低电平。由于第二解码行地址信号dra<3:m>的延迟，在第一存储器块blk1中被启用的第一主字线驱动信号mwl1(用虚线标记)可从较低高电压vppib的高电压电平hvl上升到高电压vpp的电平然后下降到地电压vss的电平。此时，第一存储器块blk1的第一主字线驱动信号mwl1可与子字线驱动信号pxid<0:7>一起被提供给子字线驱动器swd，以执行包括写入操作和/或读取操作的正常操作。在第一存储器块blk1中被禁用的第一主字线驱动信号mwl1(用实线标记)可从较低高电压vppib的高电压电平hvl上升到高电压vpp的电平。

在时间点te，存储器装置200可接收预充电命令pre。响应于预充电命令pre，存储器装置200可在待机模式下进行操作。在待机模式下，较低高电压vppib可以以高电压电平hvl被生成。

在待机模式下的时间点te1，由于第二解码行地址信号dra<3:m>的延迟，在第一存储器块blk1中被启用的第一主字线驱动信号mwl1(用虚线标记)可从地电压vss的电平上升到高电压vpp的电平然后下降到较低高电压vppib的高电压电平hvl。在第一存储器块blk1中被禁用的第一主字线驱动信号mwl1(用实线标记)可从高电压vpp的电平下降到较低高电压vppib的高电压电平hvl。在时间点te1之后，第一块选择信号pbls1可被去激活到逻辑高电平。

图12至图15是根据实施例的用于描述电压生成器电路系统的切换电路的示图。将集中于与图9中的切换电路730的差异来描述图12至图15中的切换电路730。

参照图12，切换电路730可包括第一pmos晶体管901和第三pmos晶体管910，第一pmos晶体管901和第三pmos晶体管910并联连接在高电压vpp的线与可变高电压vx的线之间。块选择信号pbls可连接到第一pmos晶体管901的栅极，可变高电压vx的线可连接到第三pmos晶体管910的栅极和漏极。

在连接到选择的存储器块(例如，图7中的第一存储器块blk1)的切换电路730中，第一pmos晶体管901可响应于处于逻辑低电平的块选择信号pbls而被导通，高电压vpp可被提供为可变高电压vx。可变高电压vx具有高电压vpp的电平。

在连接到未选择的存储器块(例如，图7中的第二存储器块blk2至第i存储器块blki)的切换电路730中，第一pmos晶体管901可响应于处于逻辑高电平的块选择信号pbls而被截止，可变高电压vx可经由二极管型的第三pmos晶体管910以比高电压vpp低第三pmos晶体管910的阈值电压(vth)那么多的电平被提供。可变高电压vx具有比高电压vpp低第三pmos晶体管910的阈值电压那么多的电平。

参照图13，切换电路730可包括第一pmos晶体管901和第四pmos晶体管920，第一pmos晶体管901连接在高电压vpp的线与可变高电压vx的线之间，第四pmos晶体管920连接在较低高电压vppib的线与可变高电压vx的线之间。块选择信号pbls可连接到第一pmos晶体管901的栅极，可变高电压vx的线可连接到第四pmos晶体管920的栅极和漏极。

在连接到选择的存储器块(例如，图7中的第一存储器块blk1)的切换电路730中，第一pmos晶体管901可响应于处于逻辑低电平的块选择信号pbls而被导通，高电压vpp可被提供为可变高电压vx。可变高电压vx具有高电压vpp的电平。

在连接到未选择的存储器块(例如，图7中的第二存储器块blk2至第i存储器块blki)的切换电路730中，第一pmos晶体管901可响应于处于逻辑高电平的块选择信号pbls而被截止，可变高电压vx可经由二极管型的第四pmos晶体管920以比较低高电压vppib低第四pmos晶体管920的阈值电压那么多的电平被提供。可变高电压vx具有比较低高电压vppib低第四pmos晶体管920的阈值电压那么多的电平。

参照图14，切换电路730可包括第一pmos晶体管901、第二pmos晶体管902、反相器903、第一体电压生成器(bodyvoltagegenerator)905以及第一体偏置控制器(bodybiascontroller)906，第一pmos晶体管901连接在高电压vpp的线与可变高电压vx的线之间，第二pmos晶体管902连接在较低高电压vppib的线与可变高电压vx的线之间，反相器903接收块选择信号pbls。

dram200根据时序参数(诸如，字线激活时序和预充电时序)的规则进行操作。随着半导体工艺的小型化，时序参数变得越来越长，特性(例如，阈值电压vth)可能由于工艺、电压和温度(pvt)变化而在装置之间不同。

第一体电压生成器905和第一体偏置控制器906可在图2中的控制逻辑2010的控制下，生成并提供第一偏置电压vpb，作为第一pmos晶体管901和第二pmos晶体管902的偏置电压。第一体电压生成器905和第一体偏置控制器906可通过控制第一pmos晶体管901和第二pmos晶体管902的阈值电压vth，来改变第一pmos晶体管901和第二pmos晶体管902的导通电阻。因此，切换电路730可控制可变高电压vx的线到高电压vpp和/或较低高电压vppib的充电和放电时序，从而在满足时序参数的时序要求方面有用。

参照图15，与图14中的切换电路730相同，切换电路730可包括第一pmos晶体管901、第二pmos晶体管902、反相器903、第一体电压生成器905以及第一体偏置控制器906。主字线驱动器mwd还可包括第二体电压生成器537和第二体偏置控制器538，第二体电压生成器537和第二体偏置控制器538生成被提供为第二反相器536的nmos晶体管的偏置电压的第二偏置电压vnb，第二反相器536输出主字线驱动器mwd的主字线驱动信号mwl。

第二体电压生成器537和第二体偏置控制器538可在图2中的控制逻辑2010的控制下生成第二偏置电压vnb，并且将第二偏置电压vnb提供给第二反相器536的nmos晶体管。第二体电压生成器537和第二体偏置控制器538可通过控制第二反相器536的nmos晶体管的阈值电压vth来改变导通电阻。因此，主字线驱动器mwd可控制驱动主字线驱动信号mwl的时序，从而在满足时序参数的时序要求方面有用。

图16是具有应用了根据实施例的存储器装置的移动系统1000的框图。参照图16，移动系统1000可包括相机1100、显示器1200、音频处理器1300、调制解调器1400、dram1500a、dram1500b、闪存装置1600a和1600b、i/o装置1700a和1700b以及ap1800。移动系统1000可被实现为膝上型计算机、移动电话、智能电话、平板个人计算机(pc)、可穿戴装置、医疗保健装置或物联网(iot)装置。移动系统1000可被实现为服务器或pc。

相机1100可在用户的控制下拍摄静止图像或视频。存在以下智能电话应用：识别由相机110拍摄的图像和/或视频，提供相关信息，将图像转换为字符的形式并将其存储，或者从外语图像提供翻译文本或音频，因此，相机1100的可用性正在增加。

显示器1200可以以各种形式(诸如，液晶显示器(lcd)、有机发光二极管(oled)显示器、有源矩阵oled(am-oled)显示器、等离子体显示面板(pdp)等)被实现。在一些实施例中，显示器1200可具有触摸屏功能，因此被用作移动系统1000的输入装置。

音频处理器1300可处理包括在闪存装置1600a和1600b或网络的内容中的音频数据。例如，音频处理器1300可对音频数据执行各种处理(诸如，编码/解码、放大和噪声滤除)。

对于有线/无线数据通信，调制解调器1400对信号进行调制，发送调制的信号，并且对接收的信号进行解调以恢复原始信号。i/o装置1700a和1700b可包括提供数字输入和/或输出功能的装置(诸如，通用串行总线(usb)存储装置、数字相机、安全数字(sd)卡、数字多功能盘(dvd)、网络适配器以及触摸屏)。

ap1800控制移动系统1000的所有操作。详细地，ap1800可控制显示器1200显示存储在闪存装置1600a和1600b中的内容中的一些内容。当ap1800通过i/o装置1700a和1700b接收用户输入时，ap1800可执行与用户输入对应的控制操作。

ap1800可被提供为运行应用程序、操作系统(os)等的片上系统(soc)。ap1800和其它半导体组件(例如，dram1500a、闪存1620和/或存储器控制器1610)可使用各种类型的封装被安装。例如，ap1800和其它半导体组件可使用诸如以下的封装被安装：层叠封装(pop)、球栅阵列(bga)、芯片级封装(csp)、系统级封装(sip)、多芯片封装(mcp)、晶片级制造封装(wfp)或晶片级处理堆叠封装(wsp)。由ap1800运行的os的内核可包括i/o调度器和装置驱动器，装置驱动器控制闪存装置1600a和1600b。装置驱动器可参考由i/o调度器管理的同步队列的数量来控制闪存装置1600a和1600b的访问性能，或者可控制soc的cpu模式、动态电压和频率缩放(dvfs)级别等。

在一个实施例中，ap1800可包括加速器块，加速器块是用于人工智能(ai)数据操作的专用电路，或者加速器芯片1820可与ap1800分开提供。因此，dram1500b可附加地安装在加速器块或加速器芯片1820上。加速器是专门执行ap1800的特定功能的功能块，并且可包括作为专门执行图形数据处理的功能块的gpu、作为专门执行ai计算和推断的功能块的神经处理器(npu)、以及作为专门执行数据传输的功能块的数据处理器(dpu)。

根据实施例，移动系统1000可包括多个dram1500a和1500b。在一个实施例中，ap1800可在其中包括控制器1810，因此，dram1500a可直接连接到ap1800。ap1800可通过命令和符合联合电子装置工程委员会(jedec)标准的模式寄存器设置(mrs)来控制dram1500a和1500b，或者可设置dram接口协议并与dram1500a和1500b通信以使用公司的独特功能(诸如，低电压、高速、可靠性和循环冗余校验(crc)功能和/或纠错码(ecc)功能)。例如，ap1800可通过符合jedec标准的接口(诸如，lpddr4或lpddr5)与dram1500a通信，加速器块或加速器芯片1820可设置新的dram接口协议并且与dram1500b通信以控制dram1500b，dram1500b具有用于加速器的比dram1500a更高的带宽。

尽管在图16中仅示出dram1500a和1500b，但是实施例不限于此，并且满足针对ap1800或加速器芯片1820的带宽、响应速度和/或电压的要求的任何类型的存储器(诸如，相变ram(pram)、静态ram(sram)、磁ram(mram)、电阻ram(rram)、铁电ram(fram)或混合ram)可被使用。dram1500a和1500b具有比i/o装置1700a和1700b或闪存装置1600a和1600b相对少的时延和带宽。dram1500a和1500b可在移动系统1000被通电时被初始化，并且可被加载os和应用数据以用作os和应用数据的临时存储装置，或者可被用作用于执行各种软件代码的空间。

四种基本算术运算(即，加法、减法、乘法和除法)、向量运算、地址运算或快速傅里叶变换(fft)运算可在dram1500a和1500b中被执行。用于推断的执行的功能也可在dram1500a和1500b中被执行。此时，推断可在使用人工神经网络的深度学习算法期间执行。深度学习算法可包括训练阶段和推断阶段，在训练阶段中，模型使用各种数据被训练，在推断阶段中，数据使用训练的模型被识别。用于推断的函数的示例可包括双曲正切函数、s形(sigmoid)函数、线性修正单元(relu)函数。

在一个实施例中，由用户通过相机110拍摄的图像可经历信号处理并且可被存储在dram1500b中，加速器块或加速器芯片1820可使用存储在dram1500b中的数据和用于推断的功能来执行ai数据操作，以识别数据。

根据实施例，移动系统1000可包括多个存储装置或闪存装置1600a和1600b，闪存装置1600a和1600b具有比dram1500a和1500b大的容量。

根据实施例，加速器块或加速器芯片1820可使用闪存装置1600a和1600b来执行训练阶段和ai数据操作。在一个实施例中，闪存装置1600a和1600b可允许ap1800和/或加速器芯片1820使用包括在存储器控制器1610中的算术单元来有效地执行训练阶段和推断ai数据操作。

在一些实施例中，ap1800可包括接口1830，因此，闪存装置1600a和1600b可直接连接到ap1800。例如，ap1800可被实现为soc，闪存装置1600a可被实现为单独的芯片，ap1800和闪存装置1600a可被集成到单个封装件中。然而，实施例不限于此，并且闪存装置1600a和1600b可通过连接件电连接到移动系统1000。

闪存装置1600a和1600b可存储通过相机1100拍摄的图像或从数据网络接收的数据。例如，闪存装置1600a和1600b可存储增强现实内容和/或虚拟现实内容、高清晰度(hd)内容或超高清晰度(uhd)内容。

例如，dram1500a和1500b可对应于图1中的存储器装置200。dram1500a和1500b可包括存储器单元阵列2080和电压生成器电路系统2005，存储器单元阵列2080包括多个存储器块，电压生成器电路系统2005将可变高电压vx提供给驱动字线的字线驱动器。在每个存储器块中，多个存储器单元连接到以行和列布置的字线和位线。电压生成器电路系统2005可基于具有比电源电压高的电平的高电压vpp来生成具有比高电压vpp低的电平的较低高电压vppib，并且可将高电压vpp或较低高电压vppib提供给可变高电压vx的线。电压生成器电路系统2005可基于从存储器装置200接收的命令cmd来改变较低高电压vppib的电平。较低高电压vppib可被改变为低电压电平lvl、中电压电平mvl或高电压电平hvl。

虽然已经参照发明构思的实施例具体地示出并描述了发明构思，但是将理解，在不脱离权利要求的精神和范围的情况下，可在其中进行形式和细节上的各种改变。