一种铁电存储器及其操作方法与流程

1.本发明涉及铁电存储技术领域，特别涉及一种铁电存储器及其操作方法。


背景技术：

2.近年来，铁电存储器作为一种高写入速度和高读写次数的新型存储器，受到越来越多的关注。铁电存储器是一种特殊工艺的非易失性的存储器。当电场被施加到铁电晶体管时，中心原子顺着电场停留在第一低能量状态，而当电场反转被施加到同一铁晶体管时，中心原子顺着电场的方向在晶体里移动并停留在第二低能量状态。大量中心原子在晶体单胞中移动并耦合形成铁电畴，铁电畴在电场作用下形成极化电荷。铁电畴在电场下反转所形成的极化电荷较高，铁电畴在电场下无反转所形成的极化电荷较低，这种铁电材料的二元稳定状态使得铁电可以用作存储器。
3.当移去电场以后，中心原子保持在低能量状态，存储器的状态也得以保存不会消失，因此可通过铁电畴在电场下反转形成的高极化电荷或者无反转形成的低极化电荷来判断存储单元是处于“1”还是“0”状态。铁电畴的反转不需要高电场，而是仅用一般的工作电压就可以改变存储单元的“1”或“0”的状态；也不需要电荷泵来产生高电压以进行数据擦除，因而没有擦写延迟。这种特性使得铁电存储器在掉电后仍能够继续保存数据，并且写入速度快且具有无限次写入寿命，不容易写坏。而且，与现有的非易失性内存技术相比，铁电存储器具有更高的写入速度和更长的读写寿命。
4.铁电存储器的读取如图1所示，在读取铁电单元存储的数据时，通过该单元的位线bl与参考线的电位差来判断该单元存储的数据。如图所示，当读取bl<0>、wl0对应单元的存储数据时，将wl0的电压置于高电平，使得连接wl0的传输晶体管源漏极路径导通，相当于存储节点bl0直接连接至位线bl<0>，其对应的参考点blref0根据同样的原理连接至参考线blref<0>，此时，通过位线与参考线上的电位差，即可判断该单元存储的数据。对于存储节点bl0而言，其等效电路如图2所示，存储节点bl0与pl之间存在铁电电容ccell，位线bl<0>本身金属线的电容为cm，且由于位线bl<0>不仅通过传输晶体管与字线wl0连接，还通过传输晶体管连接其余字线wl1等，此时这些字线的电位为0，因此位线bl<0>与这部分字线之间具有寄生电容，由于这些电容是并联关系，则等效为图2中的σcgs，由此，可计算存储节点bl0的电容cbl＝cm σcgs_i，i＝0,
…
,n
‑
1，其中，n为字线的行数；则存储节点bl0的电压vbl＝vpl
×
ccell/(ccell cbl)，其中，vbl为位线bl<0>，即存储节点bl0处的电压，vpl为板线pl上的电压。由于位线与参考线的电位差幅值通常直接测量，因此，在实际应用中，需要在位线与参考线之间增加感测电路，其包括灵敏放大器及相应的电路，将位线及参考线上的小信号差动放大成可以识别的标准的逻辑值“1”和“0”的输出。如图3所示，在现有的2t2c的铁电存储器结构中，一半的位线作为参考线，因此，每一对位线均需要一组感测电路，例如，若存在128条位线，则需要64组感测电路，以及如图4所示，1t1c的铁电存储器结构中，设置有公共参考线，因此，每一条位线均需要一组感测电路与公共参考线相连，例如，若存在128条位线，则需要128组感测电路。随着铁电存储器的容量的增大，位线数量越多，其所需
的灵敏放大器及感测电路也越多，使得铁电存储器的体积也成倍的增加，这与铁电存储器小型化、高密度化的发展需求相违背。


技术实现要素：

5.针对现有技术中的部分或全部问题，本发明一方面提供一种铁电存储器，包括：
6.多个字节存储单元，其中，每个所述字节存储单元包括多个存储单元，每个存储单元包括位线及板线，各个字节存储单元的板线相互独立；以及
7.第一选择电路，包括多个第一选择子电路模块，每个第一选择子电路模块的一端电连接至每个字节存储单元的各个存储单元的位线，另一端连接至多个对应的感测电路，其中，
8.所述感测电路根据连接的存储单元位线的输入信号，输出感测信号，当任一字节存储单元连接的第一选择子电路模块导通时，其余字节存储单元连接的第一选择子电路模块关断，使得每次仅有一个字节存储单元的位线电连接至所述感测电路。
9.进一步地，所述感测电路包括多个灵敏放大器，当某个字节存储单元被选中，各灵敏放大器的第一输入端通过第一选择子电路模块依次电连接至所述字节存储单元的各个存储单元的位线，以及第二输入端通过第一选择子电路模块或直接电连接至所述位线相对应的参考线。
10.进一步地，所述第一选择子电路模块包括多个选择开关，每个选择开关的一端连接至一个位线，另一端连接至感测电路。
11.进一步地，所述选择开关包括：
12.反相器，其输入端耦合至选择信号生成电路；
13.第一开关晶体管，其栅极耦合至选择信号生成电路；以及
14.第二开关晶体管，其栅极耦合至所述反相器的输出端。
15.进一步地，所述信号生成电路包括：
16.命令解码器，其根据存储控制指令进行编码，形成存储地址；
17.地址解码器，其与所述命令解码器可通信地连接，在接收到所述存储地址后，进行解码，生成选择信号。
18.进一步地，所述铁电存储器还包括板线电压生成电路，所述板线电压生成电路包括：
19.第一晶体管，其第一端连接至输入电压，其栅极耦合至所述第一端；
20.线性稳压模块，其输入端连接至所述第一晶体管的第二端；以及
21.分压模块，串联所述第一晶体管的第二端，并连接至地线，其中所述第一晶体管的第一端指第一晶体管的源极或漏极。
22.进一步地，所述线性稳压模块包括运算放大器，所述运算放大器的正输入端连接至所述第一晶体管的第二端，负输入端连接至所述放大器的输出端；和/或
23.所述分压模块包括第二晶体管或电阻，所述第二晶体管或电阻的第一端连接至所述第一晶体管的第二端，所述第二晶体管或电阻的第二端接地，以及所述第二晶体管栅极耦合至偏压电路，其中，所述第二晶体管的第一端指第一晶体管的源极或漏极。
24.进一步地，所述铁电存储器还包括多个扇区，其中每个所述扇区包括n个字节存储
单元，每个扇区中所有位线通过一个第二选择子电路模块一一对应地连接至多个位线耦合线，且当任一扇区对应的第二选择子电路模块导通时，其余扇区对应的第二选择子电路模块关断，所述感测电路通过第一选择子电路模块连接至所述位线耦合线。
25.进一步地，所述第二选择子电路模块包括多个所述选择开关，所述位线通过所述选择开关一一对应地连接至位线耦合线。
26.本发明另一方面提供所述铁电存储器的操作方法，包括：
27.根据选择信号，控制对应的第二选择子电路模块导通，并使得其余第二选择子电路模块关断，选择一个扇区的存储单元的位线连接至位线耦合线；以及
28.根据选择信号，控制对应的第一选择子电路模块导通，并使得其余第一选择子电路模块关断，选择一个字节存储单元的位线耦合线连接至感测电路，进行指定位置字节的读写。
29.本发明提供的一种铁电存储器，通过在铁电存储器中增加第一选择电路，使得铁电存储器中的各字节存储单元共用一组感测电路，具体而言，是使得各字节的相同位共用一个灵敏放大器。为了实现这一功能，在本发明中，各个字节存储单元均包括一个独立的板线，且为了保证读写的正确性，本发明还提供了一种板线电压生成电路，使得板线电压至少比供电电压小vt。因此，相较于现有的铁电存储器，本发明提供的铁电存储器不仅降低了电路的复杂性，更为重要的是，可以节省大量的布线空间，使得铁电存储器的大小得到优化，能够在更小的尺寸上实现更大容量的存储。
附图说明
30.为进一步阐明本发明的各实施例的以上和其它优点和特征，将参考附图来呈现本发明的各实施例的更具体的描述。可以理解，这些附图只描绘本发明的典型实施例，因此将不被认为是对其范围的限制。在附图中，为了清楚明了，相同或相应的部件将用相同或类似的标记表示。
31.图1示出现有技术中的一种铁电存储器的读取示意图；
32.图2示出现有技术中的一种铁电存储器的读取时等效电路示意图；
33.图3示出现有技术中2t2c结构存储器的感测电路示意图；
34.图4示出现有技术中1t1c结构存储器的感测电路示意图；
35.图5示出本发明一个实施例的一种2t2c结构铁电存储器的结构示意图；
36.图6示出本发明一个实施例的一种2t2c结构铁电存储器的扇区示意图；
37.图7示出本发明一个实施例的一种2t2c结构铁电存储器的局部结构示意图；
38.图8示出本发明一个实施例的一种1t1c结构铁电存储器的结构示意图；
39.图9示出本发明一个实施例的一种铁电存储器的选择开关结构示意图；以及
40.图10示出本发明一个实施例的一种铁电存储器的板线电压生成电路结构示意图。
具体实施方式
41.以下的描述中，参考各实施例对本发明进行描述。然而，本领域的技术人员将认识到可在没有一个或多个特定细节的情况下或者与其它替换和/或附加方法、材料或组件一起实施各实施例。在其它情形中，未示出或未详细描述公知的结构、材料或操作以免模糊本
发明的发明点。类似地，为了解释的目的，阐述了特定数量、材料和配置，以便提供对本发明的实施例的全面理解。然而，本发明并不限于这些特定细节。此外，应理解附图中示出的各实施例是说明性表示且不一定按正确比例绘制。
42.在本说明书中，对“一个实施例”或“该实施例”的引用意味着结合该实施例描述的特定特征、结构或特性被包括在本发明的至少一个实施例中。在本说明书各处中出现的短语“在一个实施例中”并不一定全部指代同一实施例。
43.需要说明的是，本发明的实施例以特定顺序对工艺步骤进行描述，然而这只是为了阐述该具体实施例，而不是限定各步骤的先后顺序。相反，在本发明的不同实施例中，可根据工艺的调节来调整各步骤的先后顺序。
44.针对现有技术中感测电路所需布线空间较大，导致存储密度难以提升的问题，本发明提供一种铁电存储器，其通过共用感测电路的方式，大大减小了布线空间。下面结合实施例附图对本发明的方案做进一步描述。
45.图5示出本发明一个实施例的一种2t2c结构的铁电存储器的结构示意图。
46.如图5所示，对于2t2c结构的铁电存储器，其包括多个字节存储单元，每个字节存储单元包括8个存储单元，每个存储单元包括一对位线及板线，且各个字节存储单元的板线相互独立。如图所示，各字节存储单元bytek中的每个铁电单元均与本字节存储单元对应的板线pl<k>相连接，blk<8>:blk<15>分别与blk<0>:blk<7>一一对应，实现各字节0
‑
7位的读写，各位线通过第一选择电路连接至感测电路中的灵敏放大器，所述第一选择电路包括多个第一选择子电路模块，各第一选择子电路模块与所述字节存储单元bytek一一对应，一个第一选择子电路模块与一个字节存储单元bytek中的各个存储单元的位线电连接。在本发明的实施例中，各个字节存储单元相同位置存储单元的位线分别通过各个字节存储单元对应的第一选择子电路模块连接至同一个灵敏放大器，例如，各字节存储单元的bl0<0>、bl1<0>、
…
bl7<0>
…
，分别通过各字节存储单元对应的第一选择子电路模块，连接至第一灵敏放大器sa<0>的正输入端，bl0<8>、bl1<8>、
…
bl7<8>
…
，分别通过各字节存储单元对应的第一选择子电路模块，连接至第一灵敏放大器sa<0>的负输入端，以此类推，直至bl0<7>、bl1<7>、
…
bl7<7>
…
，分别通过各字节存储单元对应的第一选择子电路模块，连接至第八灵敏放大器sa<7>的正输入端，bl0<15>、bl1<15>、
…
bl7<15>
…
，分别通过各字节存储单元对应的第一选择子电路模块，连接至第八灵敏放大器sa<7>的负输入端。当任一所述第一选择子电路模块导通时，其余第一选择子电路模块关断，使得每次仅有一个字节存储单元的位线被连接至所述感测电路，进而实现了感测电路的共用，使得整个铁电存储器中，仅需要8组感测电路，若所述铁电存储器包括128个位线，则相较于现有技术，感测电路数量从64组减至8组，极大的缩小了布线空间，提高了存储密度。
47.在本发明的一个实施例中，所述第一选择子电路模块包括多个选择开关yaswitch，同一第一选择子电路模块中的所有yaswitch同时闭合或打开。各选择开关ya switch与各字节存储单元中存储单元的位线一一对应连接，对于如图5所示的结构而言，每个第一选择子电路模块中包括16个选择开关ya switch，分别连接至一个字节存储单元中的16个位线。
48.图9示出本发明一个实施例的一种铁电存储器的选择开关结构示意图。如图9所示，所述选择开关ya switch包括第一开关晶体管m1、第二开关晶体管m2和反相器f1，其中：
所述反相器f1的输入端耦合至选择信号生成电路；所述第一开关晶体管m1具有源漏极路径和栅极，所述第一开关晶体管m1的源漏极路径连接在所述位线bl与感测电路之间，所述第一开关晶体管m1的栅极耦合至选择信号生成电路；所述第二开关晶体管m2具有源漏极路径和栅极，所述第二开关晶体管m2的源漏极路径连接在所述位线bl与感测电路之间，所述第二开关晶体管m2的栅极耦合至所述反相器f1的输出端。当选择某个字节存储单元时，其连接的选择信号为高电平，则第一开关晶体管和第二开关晶体管均导通。第二开关晶体管m2作为第一开关晶体管m1的冗余晶体管，当第一开关晶体管损坏时实现冗余导通，不影响对存储单元的操作。所述选择信号生成电路用于根据存储控制指令确定存储地址，所述选择信号生成电路包括命令解码器及地址解码器，所述命令解码器根据存储控制指令进行编码，形成存储地址发送至地址解码器，所述地址解码器在接收到所述存储地址后，进行解码，生成选择信号。
49.在本发明的一个实施例中，为了避免位线连接字线的数量限制，还将所述铁电存储器划分为多个扇区。图6示出本发明一个实施例的一种2t2c结构铁电存储器的扇区示意图。如图6所示，一种2t2c结构铁电存储器，包括多个扇区(sector)，且每个扇区包括128个字线wl以及多个字节存储单元，各字节存储单元包括16个位线bl及1个板线，所述位线通过第二选择电路耦合至位线耦合线sabl。在本发明的一个实施例中，所述第二选择电路包括多个第二选择子电路模块，且所述第二选择子电路模块包括多个选择开关sector switch，所述选择开关sector switch的个数与扇区中包含的位线数量一致，任一扇区对应的第二选择子电路模块导通时，其包含的所有选择开关sector switch闭合，且其余扇区对应的第二选择子电路模块关断。所述选择开关sector switch结构与ya switch相同，同样可以参阅图9所示，其包括第一开关晶体管、第二开关晶体管和反相器，其中：所述反相器的输入端耦合至选择信号生成电路；所述第一开关晶体管具有源漏极路径和栅极，所述第一开关晶体管的源漏极路径连接在所述位线和位线耦合线之间，所述第一开关晶体管的栅极耦合至选择信号生成电路；所述第二开关晶体管具有源漏极路径和栅极，所述第二开关晶体管的源漏极路径连接在所述位线和位线耦合线之间，所述第二开关晶体管的栅极耦合至所述反相器的输出端。当选择某个扇区时，其连接的选择信号为高电平，则第一开关晶体管和第二开关晶体管均导通。第二开关晶体管作为第一开关晶体管的冗余晶体管，当第一开关晶体管损坏时实现冗余导通，不影响对存储单元的操作。
50.为更清晰地描述本发明的方案，图7示出本发明一个实施例的一种2t2c结构铁电存储器的局部结构示意图。所述字节存储单元bytek包括布置成排列成i行j列矩阵结构的多个存储单元，其中，每个存储单元均与本字节存储单元对应的板线pl<k>相连接，第i行的所述存储单元均与本行对应的字线wl<i>相连接，以及第j列的所述存储单元均与本列对应的位线bl<j>相连接。在本发明的一个实施例中，所述字节存储单元bytek包括128行16列的存储单元。其中，所述存储单元包括铁电电容以及晶体管，其中，所述铁电电容具有第一极板和第二极板，所述第一极板连接至板线，每个字节存储单元拥有独立的板线，如图8所示，sector<0>
‑
pl<0>
‑
bl<0>tobl<15>是指第一扇区sector<0>中第一字节存储单元byte0的板线pl<0>,其中该字节存储单元的bl<0>至bl<15>均连接至该板线pl<0>，sector<1>
‑
pl<0>
‑
bl<0>tobl<15>则指第二扇区sector<1>中第一字节存储单元byte0的板线pl<0>，其中该字节存储单元的bl<0>至bl<15>均连接至该板线pl<0>，以此类推；以及所述晶体管的源漏极
路径连接在所述第二极板和本列对应的位线之间，以及栅极耦合至所述本行对应的字线。如图8所示，各位线通过sector switch连接至位线耦合线，具体来说，位线bl<0>通过sector switch连接至位线耦合线sable<0>,所述位线耦合线sable<0>通过选择开关ya switch连接至第一灵敏放大器salat<0>的正输入端，位线bl<1>通过sector switch连接至位线耦合线sable<1>,所述位线耦合线sable<1>通过选择开关ya switch连接至第二灵敏放大器salat<1>的正输入端，以此类推，直至位线bl<7>通过sector switch连接至位线耦合线sable<7>,所述位线耦合线sable<7>通过选择开关yaswitch连接至第八灵敏放大器salat<7>的正输入端，以及位线bl<8>通过sector switch连接至位线耦合线sable<8>,所述位线耦合线sable<8>通过选择开关ya switch连接至第一灵敏放大器salat<0>的负输入端，位线bl<9>通过sector switch连接至位线耦合线sable<9>,所述位线耦合线sable<9>通过选择开关ya switch连接至第二灵敏放大器salat<1>的负输入端，以此类推，直至位线bl<15>通过sectorswitch连接至位线耦合线sable<15>,所述位线耦合线sable<15>通过选择开关yaswitch连接至第八灵敏放大器salat<7>的负输入端，此外，各灵敏放大器的正负输入端连接写入电路write/write
‑
back，以实现数据的写入及回写。
51.图8示出本发明一个实施例的一种1t1c结构的铁电存储器的结构示意图。其与2t2c结构的铁电存储器结构类似，不同之处在于，在1t1c结构的铁电存储器中，每个存储单元的位线数量为1个，各字节存储单元bytek中的每个存储单元均与本字节存储单元对应的板线pl<k>相连接，位线bl<0>通过yaswitch连接至第一灵敏放大器salat<0>的正输入端，位线bl<1>通过yaswitch连接至第二灵敏放大器salat<1>的正输入端，以此类推，直至位线bl<7>通过yaswitch连接至第八灵敏放大器salat<7>的正输入端，各灵敏放大器的负输入端均连接至参考电压线referencevoltage，可以看出，通过yaswitch的配合，使得感测电路实现共用，使得整个铁电存储器中，仅需要8组感测电路，若所述铁电存储器包括128个位线，则相较于现有技术，感测电路数量从128组减至8组，极大的缩小了布线空间，提高了存储密度。同样的，还可通过第二选择电路将所述铁电存储器划分为多个扇区。
52.在本发明的实施例中，由于各字节存储单元共用感测电路，使得每次仅有一个字节存储单元与感测电路连接，实现读写操作，这就使得每个字节存储单元需要有独立的板线及相应的板线电压生成电路。
53.铁电存储器的读写主要通过位线与板线配合，在铁电电容量上形成不同方向的电场实现。为了避免vpl为高电平时，铁电电容另一端的电压低于vpl，从而形成与需求不一致的电场，通常需要将字线电压拉高至少一个vt。但是，如果需要生成一个更高的电压，其所需的电路较为复杂，需要一系列的元器件，例如电荷泵或增压机、带隙基准电压源(bandgap)以及低压差线性稳压器ldo等，同时，其需要消耗大量功率。针对这一问题，在本发明的一个实施例中，通过一个板线电压生成电路，生成小于供电电压vcc的pl电压vpl，以保证电场方向，进而保证读写的正确性。图10示出本发明一个实施例的一种铁电存储器的板线电压生成电路结构示意图。如图10所示，所述板线电压生成电路包括第一晶体管m3、低压差线性稳压模块以及分压模块，其中，所述第一晶体管m3的第一端连接至供电电压vcc，其栅极耦合至所述第一端，所述线性稳压模块，的输入端连接至所述第一晶体管的第二端；所述分压模块串联至所述第一晶体管的第二端，并接地，其中所述第一晶体管m3的第一端指第一晶体管的源极或漏极。在本发明的一个实施例中，所述线性稳压模块包括运算放大
器op，所述运算放大器op的正输入端连接至所述第一晶体管m3的第二端，负输入端连接至所述运算放大器op的输出端。在本发明的一个实施例中，所述分压模块包括第二晶体管m4，所述第二晶体管m4的第一端连接至所述第一晶体管的第二端，第二端接地，以及栅极耦合至偏压电路nbias，其中所述第二晶体管m4的第一端指第二晶体管的源极或漏极。应当理解的是，在本发明的其他实施例中，所述分压模块也可以包括电阻，所述电阻的第一端连接至所述第一晶体管的第二端，第二端接地。所述线性稳压模块也可采用其他的ldo器件或电路。
54.本发明提供的一种铁电存储器，通过在铁电存储器中增加第一选择电路，使得铁电存储器中的各字节存储单元共用一组感测电路，具体而言，是使得各字节的相同位共用一个灵敏放大器。为了实现这一功能，在本发明中，各个字节存储单元均包括独立的板线，且为了保证读写的正确性，本发明还提供了一种板线电压生成电路，使得板线电压至少比供电电压小1个vt。在进行读写操作时，首先，通过选择信号生成电路解析存储控制指令，获取地址信息，进而根据所述地址信息，控制第二选择电路选择对应的扇区(sector)，然后控制第一选择电路选择对应的字节存储单元，逐字节地实现读写操作。相较于现有的铁电存储器，本发明提供的铁电存储器不仅降低了电路的复杂性，更为重要的是，可以节省大量的布线空间，使得铁电存储器的大小得到优化，能够在更小的尺寸上实现更大容量的存储。
55.尽管上文描述了本发明的各实施例，但是，应该理解，它们只是作为示例来呈现的，而不作为限制。对于相关领域的技术人员显而易见的是，可以对其做出各种组合、变型和改变而不背离本发明的精神和范围。因此，此处所公开的本发明的宽度和范围不应被上述所公开的示例性实施例所限制，而应当仅根据所附权利要求书及其等同替换来定义。