非易失性存储器设备和控制其初始化的方法与流程

非易失性存储器设备和控制其初始化的方法
[0001]
相关申请的交叉引用
[0002]
本申请要求享有2019年7月31日在韩国知识产权局(kipo)提交的韩国专利申请第10-2019-0092925号的优先权，该申请的公开内容通过引用全文合并于此。
技术领域
[0003]
示例实施例总体上涉及半导体集成电路，更具体地，涉及非易失性存储器设备和控制非易失性存储器设备的初始化的方法。


背景技术：

[0004]
诸如闪速存储器设备、电阻式存储器设备等的非易失性存储器设备可以通过将每个存储器单元(memory cell)编程为具有与不同逻辑状态对应的阈值电压分布或电阻分布之一来存储数据。非易失性存储器设备的初始化可以包括将存储的设置数据从非易失性存储器设备移动到另一存储器组件的过程。开发诸如垂直nand闪速存储器设备的三维非易失性存储器设备来增加存储器单元的集成度。随着非易失性存储器设备的集成度和存储器容量增加，用于初始化非易失性存储器设备的时间增加。


技术实现要素：

[0005]
一方面提供了非易失性存储器设备和控制非易失性存储器设备的初始化的方法，该方法能够高效地执行初始化。
[0006]
根据一个或更多个示例实施例的一方面，提供了一种方法，其包括：执行第一感测操作，以感测存储在第一存储器面(memory plane)的第一存储器单元中的写入设置数据，并将第一读取设置数据存储在第一存储器面的第一页缓冲器电路中；执行第二感测操作，以感测存储在第二存储器面的第二存储器单元中的写入设置数据，并将第二读取设置数据存储在第二存储器面的第二页缓冲器电路中；以及执行转储(dump-down)操作，以基于第一读取设置数据和第二读取设置数据将与写入设置数据对应的恢复设置数据存储在缓冲器中。
[0007]
根据一个或更多个示例实施例的另一方面，提供了一种方法，其包括：执行第一感测操作，以感测存储在第一存储器面的第一存储器单元中的写入设置数据，并将第一读取设置数据存储在第一存储器面的第一页缓冲器电路中；执行第二感测操作，以感测存储在第二存储器面的第二存储器单元中的写入设置数据，并将第二读取设置数据存储在第二存储器面的第二页缓冲器电路中；使用连接到第一页缓冲器电路的第一验证电路来验证多个第一数据单元(data unit)中的每个的有效性，所述多个第一数据单元对应于按单位比特数划分的第一读取设置数据；使用连接到第二页缓冲器电路的第二验证电路来验证多个第二数据单元中的每个的有效性，所述多个第二数据单元对应于按单位比特数划分的第二读取设置数据；基于所述多个第一数据单元中的每个的有效性验证结果和所述多个第二数据单元中的每个的有效性验证结果，选择性地启用第一验证电路和第二验证电路；以及基于
所述多个第一数据单元中的每个的有效性验证结果和所述多个第二数据单元中的每个的有效性验证结果，将与第一数据单元和第二数据单元中的一个对应的有效数据单元存储在缓冲器中。
[0008]
根据一个或更多个示例实施例的又一方面，提供了一种非易失性存储器设备，其包括：第一存储器面，包括存储写入设置数据的第一存储器单元和存储从第一存储器单元感测到的第一读取设置数据的第一页缓冲器电路；第二存储器面，包括存储写入设置数据的第二存储器单元和存储从第二存储器单元感测到的第二读设置数据的第二页缓冲器电路；连接到第一页缓冲器电路的第一验证电路，第一验证电路被配置为验证第一读取设置数据的有效性；连接到第二页缓冲器电路的第二验证电路，第二验证电路被配置为验证第二读取设置数据的有效性；转储控制逻辑，被配置为基于第一读取设置数据的有效性验证结果和第二读取设置数据的有效性验证结果来确定与第一读取设置数据和第二读取设置数据中的一个对应的有效数据；以及缓冲器，被配置为存储从转储控制逻辑提供的有效数据。
附图说明
[0009]
本公开的示例实施例将由以下结合附图的详细描述被更清楚地理解，其中：
[0010]
图1是示出根据示例实施例的控制非易失性存储器设备的初始化的方法的流程图；
[0011]
图2是示出根据示例实施例的存储器系统的框图；
[0012]
图3是示出根据示例实施例的非易失性存储器设备的框图；
[0013]
图4是示出根据示例实施例的包括在图3的非易失性存储器设备中的存储器单元阵列的示例的框图；
[0014]
图5是示出图4中的存储器块的等效电路的电路图；
[0015]
图6是示出根据示例实施例的非易失性存储器设备的图；
[0016]
图7、图8和图9是用于描述适用于根据示例实施例的控制非易失性存储器设备的初始化的方法的验证操作的示例实施例的图；
[0017]
图10是示出根据示例实施例的从非易失性存储器设备感测到的读取设置数据的示例的图；
[0018]
图11至图18是示出与图10的读取设置数据对应的控制非易失性存储器设备的初始化的方法的示例实施例的图；
[0019]
图19是示出根据示例实施例的从非易失性存储器设备感测到的读取设置数据的示例的图；
[0020]
图20至图23是示出与图19的读取设置数据对应的控制非易失性存储器设备的初始化的方法的示例实施例的图；
[0021]
图24是示出根据示例实施例的非易失性存储器设备的图；
[0022]
图25是示出根据示例实施例的从非易失性存储器设备感测到的读取设置数据的示例的图；
[0023]
图26和图27是示出与图25的读取设置数据对应的控制非易失性存储器设备的初始化的方法的示例实施例的图；
[0024]
图28是示出根据示例实施例的非易失性存储器设备的图；
[0025]
图29是示出根据示例实施例的从非易失性存储器设备感测到的读取设置数据的示例的图；
[0026]
图30是示出与图29的读取设置数据对应的控制非易失性存储器设备的初始化的方法的示例实施例的图；
[0027]
图31是示出根据示例实施例的控制非易失性存储器设备的初始化的方法的流程图；以及
[0028]
图32是示出根据示例实施例的固态盘或固态驱动器(ssd)的框图。
具体实施方式
[0029]
在下文中将参照附图更全面地描述各种示例实施例，在附图中示出了一些示例实施例。在附图中，同样的附图标记始终指代同样的元件。为简洁起见，可以省略重复的描述。
[0030]
根据各种示例性实施例的非易失性存储器设备和控制非易失性存储器设备的初始化的方法可以通过并行读出多个写入设置数据并凭借互补方案验证多个读取设置数据的有效性来减少转储序列的时间和用于初始化非易失性存储器设备的整体初始化时间。
[0031]
此外，根据各种示例性实施例的非易失性存储器设备和控制非易失性存储器设备的初始化的方法可以通过并行读出多个写入设置数据并凭借互补方案验证多个读取设置数据的有效性来降低转储失败的可能性并提高非易失性存储器设备的性能。
[0032]
图1是示出根据示例实施例的控制非易失性存储器设备的初始化的方法的流程图。
[0033]
参照图1，执行第一感测操作，以感测存储在第一存储器面的第一存储器单元中的写入设置数据，并将第一读取设置数据存储在第一存储器面的第一页缓冲器电路中(s100)。
[0034]
执行第二感测操作，以感测存储在第二存储器面的第二存储器单元中的写入设置数据，并将第二读取设置数据存储在第二存储器面的第二页缓冲器电路中(s200)。
[0035]
执行转储操作，以基于第一读取设置数据和第二读取设置数据将与写入设置数据对应的恢复设置数据存储在缓冲器中(s300)。
[0036]
设置数据包括用于非易失性存储器设备的初始化的信息，设置数据可被称为信息数据读取(idr)数据。相同的设置数据可以存储在非易失性存储器设备的多个存储器区域中。在下文中，将要存储在存储器区域中的设置数据可以被称为写入设置数据，并且通过读出所存储的写入设置数据而提供的设置数据可以被称为读取设置数据。尽管相同的设置数据存储在所述多个存储区域中，但是由于编程操作的偏差、读取操作的偏差、存储器单元的退化等，读取设置数据可能失真并且与写入设置数据不同。因此，当来自一个存储器区域的读取设置数据具有不可校正的错误时，可以从另一个存储器区域加载读取设置数据。
[0037]
设置数据的复制方案取决于产品而不同。一般，设置数据可以包括用于校正位线缺陷的面(plane)副本数据和用于校正串选择线(ssl)缺陷的ssl副本数据。
[0038]
初始化序列或idr序列可以包括将设置数据从存储器单元读出到页缓冲器电路的“感测”、验证存储在页缓冲器电路中的数据的有效性并将有效设置数据存储在缓冲器中的“转储”、以及基于缓冲器中的有效设置数据设置非易失性存储器设备的操作条件的“后续
处理”。例如，“后续处理”可以包括操作电压的电平的设置、从通过/失败操作中排除失败的列的wor扫描等。
[0039]
产品的启动(booting)时间直接受到初始化时间的影响，并且减少初始化时间是重要的。为了减少初始化时间或ird时间，高效地执行转储序列是有利的，因为转储序列占用大部分初始化时间。
[0040]
根据示例实施例，从多个存储器区域并行地读出多个写入设置数据，并凭借互补方案使用多个读取设置数据来执行转储操作，使得如果一个读取设置数据的验证操作失败，则可以使用另一个读取设置数据。
[0041]
在使用16千字节(kb)作为一页的示例产品中，设置数据为约2300字节。如果将2300字节之中的任何一个比特确定为无效比特，则整个设置数据将是无效的，并且感测操作和转储操作必须基于存储在其他存储器区域中的设置数据来重复。在相关技术方案中，转储操作进行到设置数据的最后一个比特而不存储无效比特。如果存储在缓冲器中的设置数据有错误，则重置缓冲器，并基于存储在其他存储器区域中的设置数据来重复相同的操作。
[0042]
设置数据的数量将根据非易失性存储器设备的集成度和存储器容量的增加而增加，因而初始化时间将与设置数据的数量成比例地增加。特别是在产品采用面独立读取(pir)方案或面独立核心(pic)方案的情况下，设置数据的数量由于每面设置而进一步增加。
[0043]
根据各种示例实施例的非易失性存储器设备和控制非易失性存储器设备的初始化的方法可以通过并行读出多个写入设置数据并凭借互补方案验证多个读取设置数据的有效性来减少转储序列的时间和用于初始化非易失性存储器设备的整体初始化时间。此外，根据各种示例实施例的非易失性存储器设备和控制非易失性存储器设备的初始化的方法可以通过并行读出多个写入设置数据并凭借互补方案验证多个读取设置数据的有效性来降低转储失败的可能性并提高非易失性存储器设备的性能。。
[0044]
图2是示出根据示例实施例的存储器系统的框图。
[0045]
参照图2，存储器系统10可以包括存储器控制器20和非易失性存储器设备(nvm)30。非易失性存储器设备30可以包括多个存储器面mpl1～mpln，并且图2的存储器系统10可以是存储器卡、通用串行总线(usb)存储器、固态驱动器(ssd)等。
[0046]
非易失性存储器设备30可以在存储器控制器20的控制下执行读取操作、擦除操作以及编程操作或写入操作。非易失性存储器设备30可以通过输入/输出线从存储器控制器20接收命令cmd、地址addr和数据data以用于执行读取操作、擦除操作以及编程操作或写入操作。此外，非易失性存储器设备30可以通过控制线从存储器控制器20接收控制信号ctrl，并通过电源线从存储器控制器20接收电力pwr。
[0047]
非易失性存储器设备30可以包括转储电路ddc 100、缓冲器buff 200和rom300。转储电路100可以被配置为执行如参照图1描述的控制非易失性存储器设备的初始化的方法。缓冲器存储器200可以用易失性存储器来实现，以存储在非易失性存储器设备30的各种操作中使用的数据。rom 300可以存储将要在非易失性存储器设备30断电之后被维持的数据。
[0048]
图3是示出根据示例实施例的非易失性存储器设备的框图。
[0049]
参照图3，非易失性存储器设备30可以包括多个存储器面401、402和403，每个存储
器面包括各自的存储器单元阵列和页缓冲器电路pbc。非易失性存储器设备30还可以包括行解码器430、多个列门(column gate)y-gate411、412和413、数据输入-输出电路10c、控制电路450和电压生成器460。
[0050]
每个存储器单元阵列可以通过多条串选择线ssl、多条字线wl和多条地选择线gsl联接到行解码器430。此外，每个存储器单元阵列可以通过多条位线(未示出)联接到相应的页缓冲器电路pbc。每个存储器单元阵列可以包括联接到所述多条字线wl和所述多条位线的多个存储器单元(稍后更详细地描述)。在一些示例实施例中，存储器单元阵列可以是可以三维结构(或垂直结构)形成在衬底上的三维存储器单元阵列。在一些示例实施例中，每个存储器单元阵列可以包括垂直取向的多个nand串或多个单元串，使得至少一个存储器单元位于另一个存储器单元上方。
[0051]
控制电路450可以从图2中的存储器控制器20接收命令(信号)cmd和地址(信号)add，并基于命令信号cmd和地址信号add来控制非易失性存储器设备30的擦除、编程、写入和/或读取操作。擦除操作可以包括执行一系列擦除循环，编程操作可以包括执行一系列编程循环。每个编程循环可以包括编程时段和编程验证时段。每个擦除循环可以包括擦除时段和擦除验证时段。读取操作可以包括正常读取操作和数据恢复读取操作。
[0052]
基于命令信号cmd，控制电路450可以生成用于控制电压生成器460的控制信号vctl，并且可以生成用于控制页缓冲器电路pbc的页缓冲器控制信号pctl。基于地址信号add，控制电路450可以生成行地址r_addr和列地址c_addr。控制电路450可以将行地址r_addr提供给行解码器430，并将列地址c_addr提供给列门411、412和413。行解码器430可以通过所述多条串选择线ssl、所述多条字线wl和所述多条地选择线gsl联接到存储器单元阵列。
[0053]
在编程操作或读取操作期间，基于行地址r_addr，行解码器430可以确定字线wl之一是被选择的字线并确定除被选择的字线以外的其余字线wl是未被选择的字线。
[0054]
此外，在编程操作或读取操作期间，基于行地址r_addr，行解码器430可以确定串选择线ssl之一是被选择的串选择线并确定除被选择的串选择线以外的其余串选择线ssl是未被选择的串选择线。
[0055]
电压生成器460可以基于控制信号vctl生成非易失性存储器设备30的存储器单元阵列的操作可能需要的字线电压vwl。电压生成器460可以从存储器控制器20接收电力。字线电压vwl可以通过行解码器430施加到字线wl。
[0056]
例如，在编程操作期间，电压生成器460可以将编程电压施加到被选择的字线，并且可以将编程通过电压施加到未被选择的字线。此外，在编程验证操作期间，电压生成器460可以将编程验证电压施加到被选择的字线，并且可以将验证通过电压施加到未被选择的字线。
[0057]
此外，在正常读取操作期间，电压生成器460可以将读取电压施加到被选择的字线，并且可以将读取通过电压施加到未被选择的字线。在数据恢复读取操作期间，电压生成器460可以将读取电压施加到与被选择的字线相邻的字线，并且可以将恢复读取电压施加到被选择的字线。
[0058]
每个页缓冲器电路pbc可以通过位线联接到存储器单元阵列。页缓冲器电路pbc可以包括多个页缓冲器。在一些示例实施例中，每个页缓冲器可以仅连接到一条位线。在其他
示例实施例中，每个页缓冲器可以连接到两条或更多条位线。页缓冲器电路pbc可以临时存储将要被编程在被选择的页中的数据或从存储器单元阵列100的被选择的页读出的数据。
[0059]
每个数据输入-输出电路10c可以通过数据线联接到对应的页缓冲器电路pbc。在编程操作期间，数据输入-输出电路ioc可以接收从存储器控制器20接收到的编程数据data，并基于从控制电路450接收到的列地址c_addr将编程数据data提供给页缓冲器电路pbc。在读取操作期间，数据输入-输出电路可以基于从控制电路450接收到的列地址c_addr将已经从存储器单元阵列读取且存储在页缓冲器电路pbc中的读取数据data提供给存储器控制器20。
[0060]
控制电路450可以包括转储电路ddc 100、缓冲器buff 200和rom300。转储电路100可以被配置为执行如参照图1描述的控制非易失性存储器设备的初始化的方法。缓冲器存储器200可以用易失性存储器来实现，以存储非易失性存储器设备30所需的数据。rom 300可以存储将要在非易失性存储器设备30断电之后被维持的数据。尽管图3示出了转储电路100、缓冲器200和rom 300被包括在控制电路450中，但是转储电路100、缓冲器200或rom 300中的至少一个可以被实现为与控制电路450不同的组件。
[0061]
图4是示出图3的非易失性存储器设备中包括的存储器单元阵列的示例的框图，图5是示出图4中的存储器块的等效电路的电路图。
[0062]
如图4所示，存储器单元阵列401可以包括多个存储器块blk1至blkz。存储器块blk1至blkz由图3中的行解码器430选择。例如，行解码器430可以选择存储器块blk1至blkz之中与块地址对应的特定存储器块blk。
[0063]
图5的存储器块blki可以以三维结构(或垂直结构)形成在衬底上。例如，包括在存储器块blki中的多个nand串或单元串可以在第一方向d1上形成，第一方向d1垂直于第二方向d2和第三方向d3，即垂直于衬底的上表面。
[0064]
参照图5，存储器块blki包括联接在位线bl1、bl2和bl3与公共源极线csl之间的nand串ns11至ns33。nand串ns11至ns33中的每个包括串选择晶体管sst、多个存储器单元mc1至mc8以及地选择晶体管gst。在图5中，nand串ns11至ns33中的每个被示出为包括八个存储器单元mc1至mc8。然而，示例实施例不限于此。在一些示例实施例中，nand串ns11至ns33中的每个可以包括任何数量的存储器单元。
[0065]
每个串选择晶体管sst可以连接到对应的串选择线(ssl1至ssl3之一)。所述多个存储器单元mc1至mc8可以分别连接到所述多条栅极线gtl1至gtl8。栅极线gtl1至gtl8可以是字线，并且栅极线gtl1至gtl8中的一些可以是虚设字线。每个地选择晶体管gst可以连接到对应的地选择线(gsl1至gsl3之一)。每个串选择晶体管sst可以连接到对应的位线(例如bl1、bl2和bl3之一)，并且每个地选择晶体管gst可以连接到公共源极线csl。
[0066]
具有相同高度(即水平(level))的字线(例如wl1)可以被共同地连接，并且地选择线gsl1至gsl3和串选择线ssl1至ssl3可以被分开。在图5中，存储器块blki被示出为联接到八条栅极线gtl1至gtl8和三条位线bl1至bl3。然而，示例实施例不限于此。
[0067]
图6是示出根据示例实施例的非易失性存储器设备的图。为了图示和描述的方便，图6中仅示出了与控制非易失性存储器设备的初始化的方法有关的组件。在下文中，为简洁起见，可以省略与图3、图4和图5重复的描述。
[0068]
参照图6，非易失性存储器设备11可以包括第一存储器面mpl1、第二存储器面
mpl2、转储电路101和缓冲器200。
[0069]
可以在图3中的控制电路450的控制下，将数据存储在第一存储器面mpl1和第二存储器面mpl2中或从第一存储器面mpl1和第二存储器面mpl2读取数据。第一存储器面mpl1和第二存储器面mpl2中的每个可以被划分为用于存储写入设置数据wsd的区域和用于存储用户数据的区域。写入设置数据wsd可以包括用于初始化的信息，诸如dc信息、选项信息、修复信息、坏块信息等。
[0070]
第一存储器面mpl1可以包括第一存储器单元阵列mca1、第一行解码器rdec1和第一页缓冲器电路pbc1。在写入操作中，第一行解码器rdec1选择第一存储器单元阵列mca1的一条字线。第一页缓冲器电路pbc1通过位线将数据传输到第一存储器单元阵列mca1，以将数据存储在连接到被选择的字线的存储器单元中。在读取操作中，第一行解码器rdec1选择第一存储器单元阵列mca1的一条字线，并且第一页缓冲器电路pbc1感测并存储在连接到被选择的字线的存储器单元中存储的数据。
[0071]
第二存储器面mpl2可以包括第二存储器单元阵列mca2、第二行解码器rdec2和第二页缓冲器电路pbc2。在写入操作中，第二行解码器rdec2选择第二存储器单元阵列mca2的一条字线。第二页缓冲器电路pbc2通过位线将数据传输到第二存储器单元阵列mca2，以将数据存储在连接到被选择的字线的存储器单元中。在读取操作中，第二行解码器rdec2选择第二存储器单元阵列mca2的一条字线，并且第二页缓冲器电路pbc2感测并存储在连接到被选择的字线的存储器单元中存储的数据。
[0072]
以这种方式，可以将写入设置数据wsd存储在第一存储器面mpl1的第一存储器单元mc1和第二存储器面mpl2的第二存储器单元mc2中。之后，例如在非易失性存储器设备11的启动操作期间，可以执行第一感测操作，以感测存储在第一存储器单元mc1中的写入设置数据wsd并将第一读取设置数据rsd1存储在第一页缓冲器电路pbc1中，并且可以执行第二感测操作，以感测存储在第二存储器单元mc2中的写入设置数据wsd并将第二读取设置数据rsd2存储在第二页缓冲器电路pbc2中。
[0073]
当向包括非易失性存储器设备11的系统供电时，可以执行非易失性存储器设备11的初始化操作。图3中的控制电路450可以接收通电信号，并响应于通电信号执行第一感测操作和第二感测操作，以分别将第一读取设置数据rsd1和第二读取设置数据rsd2存储在第一页缓冲器电路pbc1和第二页缓冲器电路pbc2中。
[0074]
尽管图6为了图示和描述的方便示出了两个存储器面，但是非易失性存储器设备11可以包括三个或更多个存储器面或簇(mat)。
[0075]
转储电路101可以包括第一验证电路vrfc1、第二验证电路vrfc2和转储控制逻辑ddcl。
[0076]
第一验证电路vrfc1连接到第一页缓冲器电路pbc1。第一验证电路vrf1可以验证第一读取设置数据rsd1的有效性以提供第一验证信号svrf1和第一有效数据dval1。第二验证电路vrfc2连接到第二页缓冲器电路pbc2。第二验证电路vrfc2可以验证第二读取设置数据rsd2的有效性以提供第二验证信号svrf2和第二有效数据dval2。
[0077]
转储控制逻辑ddcl可以基于第一读取设置数据rsd1的有效性验证结果和第二读取设置数据rsd2的有效性验证结果来确定与第一读取设置数据rsd1和第二读取设置数据rsd2中的一个对应的有效数据dval。第一读取设置数据rsd1的有效性验证结果和第二读取
设置数据rsd2的有效性验证结果可以分别由第一验证信号svrf1和第二验证信号svrf2的逻辑电平表示。有效数据dval可以对应于第一有效数据dval1和第二有效数据dval2中的一个。而且，转储控制逻辑ddcl可以提供指示与当前提供给缓冲器200的有效数据dval对应的缓冲器200的位置的写入指针或写入地址。
[0078]
转储控制逻辑ddcl可以基于第一验证信号svrf1和第二验证信号svrf2生成第一使能信号en1和第二使能信号en2。可以响应于第一使能信号en1的激活来启用第一验证电路vrfc1，并且可以响应于第二使能信号en2的激活来启用第二验证电路vrfc2。
[0079]
图7、图8和图9是用于描述适用于根据示例实施例的控制非易失性存储器设备的初始化的方法的验证操作的示例实施例的图。为了图示和描述的方便，图7、图8和图9仅示出了原始设置数据osd和写入设置数据wsd的一个数据单元。将理解，原始设置数据osd和写入设置数据wsd可以包括多个数据单元。
[0080]
在非易失性存储器设备的初始化序列中，存储在存储器单元中的设置数据被读出、验证并存储在缓冲器中。如上所述，列修复信息反映在wor扫描阶段中，并且列缺陷必须在转储操作期间通过另一种方案来克服。为了克服列缺陷，可以通过将原始设置数据osd的每个比特复制到多个副本比特中来获得写入设置数据wsd，并且可以将具有副本比特的写入设置数据wsd存储在非易失性存储器设备中。在这种情况下，图6中的第一验证电路vrfc1和第二验证电路vrfc2中的每个可以包括多数表决器电路，该多数表决器电路被配置为确定与原始设置数据osd的每个比特对应的所述多个副本比特之中的具有相等值的比特的数量是否等于或大于参考数。
[0081]
例如，如图7所示，原始设置数据osd的每个比特(例如，图7的示例所示的osd的8个比特)可以被复制并扩展为八个副本比特，以形成写入设置数据wsd。wsd被写入，然后作为图8所示的rsd被读取。可以将与读取设置数据rsd的每个比特rsd[i]对应的八个比特与参考数进行比较。例如，如果参照数被设置为六个，则当八个副本比特之中的六个或更多个比特重合时，可以将每个比特rsd[i]确定为有效(pass)，并且当八个副本比特之中的五个或更少比特重合时，可以将每个比特rsd[i]确定为无效(fail)。例如，假设图7所示的ffh的副本比特作为wsd被写入然后作为图8所示的rsd[i]被读取，顶部数据显示有效(pass)rsd[i]，因为只有一个比特是零0。底部数据显示无效(fail)rsd[i]，因为三个比特是零0。换言之，在顶部数据中，可以确定osd[i]是1，而在底部数据中，不能确定osd[i]是1。
[0082]
作为验证操作的另一示例，图9示出了其中使用循环冗余校验(crc)方案的奇偶校验位c1～ck的示例实施例。crc方案是已知的，并且为简洁起见，省略其详细描述。在这种情况下，第一验证电路vrfc1和第二验证电路vrfc2中的每个可以使用crc奇偶校验位来验证第一读取设置数据rsd1和第二读取设置数据rsd2的有效性。
[0083]
图10是示出根据示例实施例的从非易失性存储器设备感测到的读取设置数据的示例的图。
[0084]
参照图10，第一读取设置数据rsd1可以包括由单位比特数划分的多个第一数据单元a1～a10，第二读取设置数据rsd2可以包括由单位比特数划分的多个第二数据单元b1～b10。图10为图示和描述的方便示出了第一读取设置数据rsd1和第二读取设置数据rsd2中的每个包括十个数据单元，但是示例实施例不限于此。具有不可校正错误的无效数据单元可以被表示为画上阴影线。图10示出了第一读取设置数据rsd1的第一数据单元a3是无效数
据单元的示例。
[0085]
图11至图18是示出与图10的读取设置数据对应的控制非易失性存储器设备的初始化的方法的示例实施例的图。
[0086]
参照图11，可以在与时间间隔t11～t12对应的感测时间tss1期间同时执行第一感测操作ss1和第二感测操作ss2。照此，第一感测操作ss1和第二感测操作ss2可以同时开始，使得第一感测操作ss1和第二感测操作ss2同时完成。
[0087]
在感测操作ss1和ss2完成之后在与时间间隔t12～t13对应的转储时间tdd1期间，如参照图6描述的第一使能信号en1和第二使能信号en2可以被同时激活。可以响应于第一使能信号en1和第二使能信号en2的同时激活来同时启用第一验证电路vrfc1和第二验证电路vrfc2两者，以分别验证第一读取设置数据rsd1和第二读取设置数据rsd2的有效性。
[0088]
转储控制逻辑ddcl可以基于被确定为有效数据单元的第一数据单元a1、a2和a4～a10将第一有效数据单元va1、va2和va4～va10顺序地存储在缓冲器200中。此外，转储控制逻辑ddcl可以基于与被确定为无效数据单元的第一数据单元a3对应的第二数据单元b3顺序地存储第二有效数据单元vb3(在这种情况下，仅一个第二有效数据单元)。注意，在图11所示的示例中，仅存在一个无效数据单元。然而，这仅是示例，在一些示例实施例中，可以存在多于一个无效数据单元。
[0089]
照此，可以同时启用第一验证电路vrfc1和第二验证电路vrfc2，使得可以替换地执行关于第一有效数据单元va1、va2和va4～va10的转储操作以及关于第二有效数据单元vb3的转储操作。
[0090]
在图11的情况下，用于转储序列的时间对应于tss1 tdd1。现有技术方案执行关于第一读取设置数据rsd1的第一感测操作和转储操作。如果确定结果为失败，则重复关于第二读取设置数据rsd2的第二感测操作和转储操作，并且用于转储序列的时间对应于2*(tss1 tdd1)。照此，根据示例实施例，可以减少用于转储序列的时间。
[0091]
图12和图13示出了除第一感测操作ss1和第二感测操作ss2的定时以外与图11的示例实施例类似的示例实施例，并且为简洁起见，省略重复的描述。
[0092]
参照图12，可以在与时间间隔t21～t22和t22～t23对应的感测时间tss2期间顺序地执行第一感测操作ss1和第二感测操作ss2。在与时间间隔t23～t24对应的转储时间tdd2期间，同时激活第一使能信号en1和第二使能信号en2，使得第一验证电路vrfc1和第二验证电路vrfc2两者可以同时验证第一读取设置数据rsd1和第二读取设置数据rsd2的有效性。
[0093]
参照图13，可以在与时间间隔t31～t34对应的感测时间tss3期间顺序地执行第一感测操作ss1和第二感测操作ss2。即，可以在时间间隔t31～t33期间执行第一感测操作ss1，并且可以在时间间隔t32～t34期间执行第二感测操作ss2，其中t31～t33与t32～t34部分地重叠，并且t31～t34对应于感测时间tss3。在与时间间隔t34～t35对应的转储时间tdd3期间，同时激活第一使能信号en1和第二使能信号en2，使得第一验证电路vrfc1和第二验证电路vrfc2两者可以同时验证第一读取设置数据rsd1和第二读取设置数据rsd2的有效性。
[0094]
如图12和图13所示，第一感测操作ss1可以在第二感测操作ss2开始之前提前开始，使得第一感测操作的完成时间点先于第二感测操作的完成时间点。在图12和图13的两种情况下，转储操作可以在第二感测操作ss2的完成时间点开始。
[0095]
照此，可以通过控制第二感测操作ss2的开始时间点t32来调整并行执行第一感测操作ss1和第二感测操作ss2的重叠时间间隔t32～t33。随着重叠时间间隔t32～t33减小，用于转储序列的时间(即tssx tddx)增加。然而，因为非易失性存储器设备中的峰值电流在重叠时间间隔t32～t33期间增加，所以随着重叠时间间隔t32～t33减小，功耗可以降低。
[0096]
参照图14，可以在与时间间隔t41～t42对应的感测时间tss4期间同时执行第一感测操作ss1和第二感测操作ss2。照此，第一感测操作ss1和第二感测操作ss2可以同时开始，使得第一感测操作ss1和第二感测操作ss2同时完成。
[0097]
在感测操作ss1和ss2完成之后在与时间间隔t42～t45对应的转储时间tdd4期间，可以选择性地或替换地激活如参照图6描述的第一使能信号en1和第二使能信号en2。换言之，在时间间隔t42～t43和t44～t45期间可以仅激活第一使能信号en1，并且在时间间隔t43～t44期间可以仅激活第二使能信号en2。
[0098]
响应于第一使能信号en1和第二使能信号en2的选择性激活，可以替换地启用第一验证电路vrfc1和第二验证电路vrfc2，以分别验证第一读取设置数据rsd1和第二读取设置数据rsd2的有效性。
[0099]
结果，如图14所示，在第一读取设置数据rsd1的第一数据单元a3被确定为无效数据单元的同时，基于第一读取设置数据rsd1的转储操作可以作为主要操作来执行，并且基于第二读取设置数据rsd2的转储操作可以作为补充操作来执行。
[0100]
参照图15，可以在与时间间隔t51～t52对应的感测时间tss5期间同时执行第一感测操作ss1和第二感测操作ss2。照此，第一感测操作ss1和第二感测操作ss2可以同时开始，使得第一感测操作ss1和第二感测操作ss2同时完成。
[0101]
在感测操作ss1和ss2完成之后在与时间间隔t52～t54对应的转储时间tdd5期间，可以选择性地或替换地激活如参照图6描述的第一使能信号en1和第二使能信号en2。换言之，在时间间隔t52～t53期间可以仅激活第一使能信号en1，并且在时间间隔t53～t54期间可以仅激活第二使能信号en2。
[0102]
响应于第一使能信号en1和第二使能信号en2的选择性激活，可以替换地启用第一验证电路vrfc1和第二验证电路vrfc2，以分别验证第一读取设置数据rsd1和第二读取设置数据rsd2的有效性。
[0103]
结果，如图15所示，在第一读取设置数据rsd1的第一数据单元a3被确定为无效数据单元的同时，基于第一读取设置数据rsd1的转储操作可以作为主要操作来执行，并且基于第二读取设置数据rsd2的转储操作可以作为补充操作来执行。
[0104]
参照图16，可以在与时间间隔t61～t62对应的感测时间tss6期间同时执行第一感测操作ss1和第二感测操作ss2。照此，第一感测操作ss1和第二感测操作ss2可以同时开始，使得第一感测操作ss1和第二感测操作ss2同时完成。
[0105]
在感测操作ss1和ss2完成之后在与时间间隔t62～t64对应的转储时间tdd6期间，可以选择性地或替换地激活如参照图6描述的第一使能信号en1和第二使能信号en2。换言之，在时间间隔t62～t63期间可以仅激活第一使能信号en1，并且在时间间隔t63～t64期间可以仅激活第二使能信号en2。
[0106]
响应于第一使能信号en1和第二使能信号en2的选择性激活，可以替换地启用第一验证电路vrfc1和第二验证电路vrfc2，以分别验证第一读取设置数据rsd1和第二读取设置
数据rsd2的有效性。
[0107]
转储控制逻辑ddcl可以在所述多个第一数据单元a1～a10中的第一数据单元a3被确定为无效数据单元之前基于第一数据单元a1和a2将第一有效数据单元va1和va2顺序地存储在缓冲器200中。此外，转储控制逻辑ddcl可以从与被确定为无效数据单元的第一数据单元a3对应的第二数据单元b3开始基于第二数据单元b3～b10将第二有效数据单元vb3～vb10顺序地存储在缓冲器200中。
[0108]
照此，可以启用第一验证电路vrfc1以执行针对第一有效数据单元va1～va2的转储操作，并且可以在所述多个第一数据单元a1～a10中的第一数据单元a3被确定为无效数据单元之前禁用第二验证电路vrfc2。此外，在第一数据单元a3被确定为无效数据单元之后，可以禁用第一验证电路vrfc1，并且可以启用第二验证电路vrfc2以执行针对第二有效数据单元vb3～vb10的转储操作。
[0109]
参照图17，可以在与时间间隔t71～t72对应的感测时间tss7期间执行第一感测操作ss1，并且可以在第一感测操作ss1的完成时间点t72开始基于第一读取设置数据rsd1的转储操作。此外，第二感测操作ss2可以在第一感测操作ss1的完成时间点t72开始。
[0110]
当在所述多个第一数据单元a1～a10中的第一数据单元a3被确定为无效数据单元的时间点t73未完成第二感测操作ss2时，可以禁用第一使能信号en1和第二使能信号en两者，直到第二感测操作ss2的完成时间点t74。换言之，可以在与时间间隔t73～t74对应的待机时间twt期间禁用第一验证电路vrfc1和第二验证电路vrfc2两者，直到完成第二感测操作ss2。
[0111]
在与时间间隔t72～t73对应的第一转储时间tdd71以及与时间间隔t74～t76对应的第二转储时间tdd72期间，可以选择性地激活如参照图6描述的第一使能信号en1和第二使能信号en2。换言之，可以在时间间隔t72～t73和t75期间仅激活第一使能信号en1，并且可以在时间间隔t74～t75期间仅激活第二使能信号en2。
[0112]
响应于第一使能信号en1和第二使能信号en2的选择性激活，可以替换地启用第一验证电路vrfc1和第二验证电路vrfc2，以分别验证第一读取设置数据rsd1和第二读取设置数据rsd2的有效性。
[0113]
结果，如图17所示，在完成第二感测操作ss2之后，基于第一读取设置数据rsd1的转储操作可以作为主要操作来执行，并且基于第二读取设置数据rsd2的转储操作可以作为补充操作来执行。
[0114]
参照图18，可以在与时间间隔t81～t82对应的感测时间tss8期间执行第一感测操作ss1，并且基于第一读取设置数据rsd1的转储操作可以在第一感测操作ss1的完成时间点t82开始。此外，第二感测操作ss2可以在第一感测操作ss1的完成时间点t82开始。
[0115]
当在所述多个第一数据单元a1～a10中的第一数据单元a3被确定为无效数据单元的时间点t83未完成第二感测操作ss2时，可以禁用第一使能信号en1和第二使能信号en2两者，直到第二感测操作ss2的完成时间点t84。换言之，可以在与时间间隔t83～t84对应的待机时间twt期间禁用第一验证电路vrfc1和第二验证电路vrfc2两者，直到完成第二感测操作ss2。
[0116]
在与时间间隔t82～t83对应的第一转储时间tdd81以及与时间间隔t84～t85对应的第二转储时间tdd82期间，可以选择性地激活如参照图6描述的第一使能信号en1和第二
使能信号en2。换言之，可以在时间间隔t82～t83期间仅激活第一使能信号en1，并且可以在时间间隔t84～t85期间仅激活第二使能信号en2。
[0117]
响应于第一使能信号en1和第二使能信号en2的选择性激活，可以替换地启用第一验证电路vrfc1和第二验证电路vrfc2，以分别验证第一读取设置数据rsd1和第二读取设置数据rsd2的有效性。
[0118]
在第一数据单元a3被确定为无效数据单元之前，转储控制逻辑ddcl可以基于第一数据单元a1和a2将第一有效数据单元va1和va2顺序地存储在缓冲器200中。此外，转储控制逻辑ddcl可以从与被确定为无效数据单元的第一数据单元a3对应的第二数据单元b3开始基于第二数据单元b3～b10将第二有效数据单元vb3～vb10顺序地存储在缓冲器200中。
[0119]
图19是示出根据示例实施例的从非易失性存储器设备感测到的读取设置数据的示例的图。为简洁起见，省略与图10重复的描述。
[0120]
在图19中，具有不可校正错误的无效数据单元可以被表示为画上阴影线。图19示出了第一读取设置数据rsd1的两个第一数据单元a3和a4是无效数据单元并且第二读取设置数据rsd2的一个第二数据单元b6是无效数据单元的示例。
[0121]
图20至图23是示出与图19的读取设置数据对应的控制非易失性存储器设备的初始化的方法的示例实施例的图。
[0122]
图20、图21和图22的方法除无效数据单元以外分别与图11、图14和图15的方法基本相同，因而为简洁起见，省略重复的描述。结果，如图20、图21和图22所示，第一有效数据单元va1、va2和va5～va10以及第二有效数据单元vb3和vb4可以作为恢复设置数据ressd被存储在缓冲器200中。
[0123]
参照图23，可以在与时间间隔t41～t42对应的感测时间tss4期间同时执行第一感测操作ss1和第二感测操作ss2。在感测操作ss1和ss2完成之后在与时间间隔t42～t45对应的转储时间tdd4期间，可以选择性地或替换地激活如参照图6描述的第一使能信号en1和第二使能信号en2。响应于第一使能信号en1和第二使能信号en2的选择性激活，可以替换地启用第一验证电路vrfc1和第二验证电路vrfc2，以分别验证第一读取设置数据rsd1和第二读取设置数据rsd2的有效性。
[0124]
转储控制逻辑ddcl可以在所述多个第一数据单元a1～a10中的第一数据单元a3被确定为无效数据单元之前基于第一数据单元a1和a2将第一有效数据单元va1和va2顺序地存储在缓冲器200中。之后，转储控制逻辑ddcl可以在所述多个第二数据单元b1～b10中的第二数据单元b6被确定为无效数据单元之前基于第二数据单元b3～b4将第二有效数据单元vb3～vb5顺序地存储在缓冲器200中。此外，转储控制逻辑ddcl可以从与被确定为无效数据单元的第二数据单元b6对应的第一数据单元a6开始基于第一数据单元a6～a10将第一有效数据单元va6～va10顺序地存储在缓冲器200中。
[0125]
结果，如图23所示，第一有效数据单元va1、va2和va6～va10以及第二有效数据单元vb3～vb5可以作为恢复设置数据ressd被存储在缓冲器200中。
[0126]
图24是示出根据示例实施例的非易失性存储器设备的图。
[0127]
参照图24，非易失性存储器设备12可以包括第一存储器面mpl1、第二存储器面mpl2、转储电路102和缓冲器200。图24的非易失性存储器设备与图6的非易失性存储器设备11类似，为简洁起见，省略重复的描述。下面的描述主要集中于与图6所示的实施例的不同
之处。
[0128]
写入设置数据wsd可以存储在第一存储器面mpl1的第一存储器单元mc1和第二存储器面mpl2的第二存储器单元mc2中。此外，写入设置数据wsd可以存储在第一存储器面mpl1的第三存储器单元mc3和第二存储器面mpl2的第四存储器单元mc4中。
[0129]
可以执行第一感测操作，以感测存储在第一存储器单元mc1中的写入设置数据wsd并将第一读取设置数据rsd1存储在第一页缓冲器电路pbc1中，并且可以执行第二感测操作，以感测存储在第二存储器单元mc2中的写入设置数据wsd并将第二读取设置数据rsd2存储在第二页缓冲器电路pbc2中。可以基于第一读取设置数据rsd1和第二读取设置数据rsd2来执行上述转储操作。如果基于第一读取设置数据rsd1和第二读取设置数据rsd2的转储操作被确定为失败，则可以执行第三感测操作，以感测存储在第三存储器单元mc3中的写入设置数据wsd并将第三读取设置数据rsd3存储在第一页缓冲器电路pbc1中，并且可以执行第四感测操作，以感测存储在第四存储器单元mc4中的写入设置数据wsd并将第四读取设置数据rsd4存储在第二页缓冲器电路pbc2中。
[0130]
照此，可以用第三读取设置数据rsd3和第四读取设置数据rsd4来替换第一页缓冲器电路pbc1和第二页缓冲器电路pbc2中的第一读取设置数据rsd1和第二读取设置数据rsd2，并且可以基于第三读取设置数据rsd3和第四读取设置数据rsd4来执行上述转储操作。
[0131]
图25是示出根据示例实施例的从非易失性存储器设备感测到的读取设置数据的示例的图。为简洁起见，省略与图10重复的描述。
[0132]
在图25中，具有不可校正错误的无效数据单元可以被表示为画上阴影线。图25示出了其中第一读取设置数据rsd1的两个第一数据单元a3和a5是无效数据单元、第二读取设置数据rsd2的一个第二数据单元b5是无效数据单元、第三读取设置数据rsd3的两个第三数据单元c2和c10是无效数据单元并且第四读取设置数据rsd4的一个第四数据单元d6是无效数据单元的示例。
[0133]
图26和图27是示出与图25的读取设置数据对应的控制非易失性存储器设备的初始化的方法的示例实施例的图。
[0134]
参照图26，可以在与时间间隔t11～t12对应的第一感测时间tss11期间同时执行第一感测操作ss1和第二感测操作ss2。在与时间间隔t12～t13对应的第一转储时间tdd11期间，可以同时激活第一使能信号en1和第二使能信号en2，并且可以如参照图11所述地执行基于第一读取设置数据rsd1和第二读取设置数据rsd2的转储操作。在时间点t13，确定第一读取设置数据rsd1的第一数据单元a5和相对应的第二数据单元b5两者被确定为无效数据单元，并且基于第一读取设置数据rsd1和第二读取设置数据rsd2的转储操作被确定为失败。
[0135]
可以在与时间间隔t13～t14对应的第二感测时间tss12期间同时执行第三感测操作ss3和第四感测操作ss4。在与时间间隔t14～t15对应的第二转储时间tdd12期间，可以同时激活第一使能信号en1和第二使能信号en2，并且可以如参照图11所述地执行基于第三读取设置数据rsd3和第四读取设置数据rsd4的转储操作。
[0136]
在这种情况下，第一有效数据单元va1、va2和va4以及第二有效数据单元vb3已经被存储在缓冲器200中，基于第三读取设置数据rsd3和第四读取设置数据rsd4的转储操作
可以从第五数据单元开始。
[0137]
结果，如图26所示，第一有效数据单元va1、va2和va4、第二有效数据单元vb3、第三有效数据单元vc5～vc9以及第四有效数据单元vd10可以作为恢复设置数据ressd被存储在缓冲器200中。
[0138]
参照图27，可以在与时间间隔t21～t22对应的第一感测时间tss21期间同时执行第一感测操作ss1和第二感测操作ss2。在与时间间隔t22～t23对应的第一转储时间tdd21期间，可以同时激活第一使能信号en1和第二使能信号en2，并且可以如参照图11所述地执行基于第一读取设置数据rsd1和第二读取设置数据rsd2的转储操作。在时间点t23，确定第一读取设置数据rsd1的第一数据单元a5和相对应的第二数据单元b5两者被确定为无效数据单元，并且基于第一读取设置数据rsd1和第二读取设置数据rsd2的转储操作被确定为失败。
[0139]
可以在与时间间隔t23～t24对应的第二感测时间tss22期间同时执行第三感测操作ss3和第四感测操作ss4。在与时间间隔t24～t25对应的第二转储时间tdd22期间，可以同时激活第一使能信号en1和第二使能信号en2，并且可以如参照图11所述地执行基于第三读取设置数据rsd3和第四读取设置数据rsd4的转储操作。
[0140]
在这种情况下，缓冲器200可以被重置，并且基于第三读取设置数据rsd3和第四读取设置数据rsd4的转储操作可以从第一数据单元重新开始。
[0141]
结果，如图27所示，第三有效数据单元vc1和vc3～vc9以及第四有效数据单元vd2和vd10可以作为恢复设置数据ressd被存储在缓冲器200中。
[0142]
图28是示出根据示例实施例的非易失性存储器设备的图。
[0143]
参照图28，非易失性存储器设备13可以包括第一存储器面mpl1、第二存储器面mpl2、第三存储器面mpl3、转储电路102和缓冲器200。图28的非易失性存储器设备13与图6的非易失性存储器设备11类似，为简洁起见，省略重复的描述。下面的描述主要集中于与图6所示的实施例的不同之处。
[0144]
写入设置数据wsd可以存储在第一存储器面mpl1的第一存储器单元mc1、第二存储器面mpl2的第二存储器单元mc2和第三存储器面mpl3的第三存储器单元mc3中。之后，可以执行第一感测操作，以感测存储在第一存储器单元mc1中的写入设置数据wsd并将第一读取设置数据rsd1存储在第一页缓冲器电路pbc1中，可以执行第二感测操作，以感测存储在第二存储器单元mc2中的写入设置数据wsd并将第二读取设置数据rsd2存储在第二页缓冲器电路pbc2中，并且可以执行第三感测操作，以感测存储在第三存储器单元mc3中的写入设置数据wsd并将第三读取设置数据rsd3存储在第三页缓冲器电路pbc3中。在一些示例实施例中，如果基于第一读取设置数据rsd1和第二读取设置数据rsd2的转储操作被确定为失败，则可以执行第三感测操作。
[0145]
转储电路103可以包括第一验证电路vrfc1、第二验证电路vrfc2、第三验证电路vrfc3和转储控制逻辑ddcl。
[0146]
第一验证电路vrfc1连接到第一页缓冲器电路pbc1。第一验证电路vrf1可以验证第一读取设置数据rsd1的有效性以提供第一验证信号svrf1和第一有效数据dval1。第二验证电路vrfc2连接到第二页缓冲器电路pbc2。第二验证电路vrfc2可以验证第二读取设置数据rsd2的有效性以提供第二验证信号svrf2和第二有效数据dval2。第三验证电路vrfc3连
接到第三页缓冲器电路pbc3。第三验证电路vrfc3可以验证第三读取设置数据rsd3的有效性以提供第三验证信号svrf3和第三有效数据dval3。
[0147]
转储控制逻辑ddcl可以基于第一读取设置数据rsd1的有效性验证结果、第二读取设置数据rsd2的有效性验证结果和第三读取设置数据rsd31的有效性验证结果来确定与第一读取设置数据rsd1、第二读取设置数据rsd2和第三读取设置数据rsd3中的一个对应的有效数据dval，以将该有效数据dval存储在缓冲器200中。
[0148]
转储控制逻辑ddcl可以基于第一验证信号svrf1、第二验证信号svrf2和第三验证信号svrf3生成第一使能信号en1、第二使能信号en2和第三使能信号en3。可以响应于第一使能信号en1的激活来启用第一验证电路vrfc1，可以响应于第二使能信号en2的激活来启用第二验证电路vrfc2，并且可以响应于第三使能信号en3的激活来启用第三验证电路vrfc3。
[0149]
图29是示出根据示例实施例的从非易失性存储器设备感测到的读取设置数据的示例的图。为简洁起见，省略与图10重复的描述。
[0150]
在图29中，具有不可校正错误的无效数据单元可以被表示为画上阴影线。图29示出了其中第一读取设置数据rsd1的两个第一数据单元a3和a5是无效数据单元、第二读取设置数据rsd2的一个第二数据单元b5是无效数据单元并且第三读取设置数据rsd3的两个第三数据单元c2和c10是无效数据单元的示例。
[0151]
图30是示出与图29的读取设置数据对应的控制非易失性存储器设备的初始化的方法的示例实施例的图。
[0152]
参照图30，可以在与时间间隔t11～t12对应的第一感测时间tss11期间同时执行第一感测操作ss1和第二感测操作ss2。在与时间间隔t12～t13对应的第一转储时间tdd11期间，可以同时激活第一使能信号en1和第二使能信号en2，并且可以如参照图11所述地执行基于第一读取设置数据rsd1和第二读取设置数据rsd2的转储操作。在时间点t13，确定第一读取设置数据rsd1的第一数据单元a5和相对应的第二数据单元b5两者被确定为无效数据单元，并且基于第一读取设置数据rsd1和第二读取设置数据rsd2的转储操作被确定为失败。
[0153]
可以在与时间间隔t13～t14对应的第二感测时间tss12期间同时执行第三感测操作ss3。在与时间间隔t14～t15对应的第二转储时间tdd12期间，可以同时激活第二使能信号en2和第三使能信号en3，并且可以如参照图11所述地执行基于第二读取设置数据rsd2和第三读取设置数据rsd3的转储操作。
[0154]
在这种情况下，第一有效数据单元va1、va2和va4以及第二有效数据单元vb3已经被存储在缓冲器200中，基于第三读取设置数据rsd3和第四读取设置数据rsd4的转储操作可以从第五数据单元开始。
[0155]
结果，如图30所示，第一有效数据单元va1、va2和va4、第二有效数据单元vb3和vb10以及第三有效数据单元vc5～vc9可以作为恢复设置数据ressd被存储在缓冲器200中。
[0156]
图31是示出根据示例实施例的控制非易失性存储器设备的初始化的方法的流程图。
[0157]
参照图31，执行第一感测操作，以感测存储在第一存储器面的第一存储器单元中的写入设置数据并将第一读取设置数据存储在第一存储器面的第一页缓冲器电路中
(s100)。执行第二感测操作，以感测存储在第二存储器面的第二存储器单元中的写入设置数据并将第二读取设置数据存储在第二存储器面的第二页缓冲器电路中(s200)。
[0158]
使用连接到第一页缓冲器电路的第一验证电路来验证多个第一数据单元中的每个的有效性，其中所述多个第一数据单元对应于按单位比特数划分的第一读取设置数据(s310)。使用连接到第二页缓冲器电路的第二验证电路来验证多个第二数据单元中的每个的有效性，其中所述多个第二数据单元对应于按单位比特数划分的第二读取设置数据(s320)。
[0159]
基于所述多个第一数据单元中的每个的有效性验证结果和所述多个第二数据单元中的每个的有效性验证结果，选择性地启用第一验证电路和第二验证电路(s330)。
[0160]
基于所述多个第一数据单元中的每个的有效性验证结果和所述多个第二数据单元中的每个的有效性验证结果，将与第一数据单元和第二数据单元中的一个对应的有效数据单元存储在缓冲器中(s340)
[0161]
图32是示出根据示例实施例的固态盘或固态驱动器(ssd)的框图。
[0162]
参照图32，ssd 1000包括多个非易失性存储器设备(nvm)1100和ssd控制器1200。
[0163]
非易失性存储器设备1100可以被配置为接收高电压vpp。非易失性存储器设备1100可以对应于根据示例实施例的上述非易失性存储器设备。因此，非易失性存储器设备1100可以包括如上所述的转储电路，并且转储电路可以包括多个验证电路以实现控制非易失性存储器设备的初始化的方法。
[0164]
ssd控制器1200分别通过多个信道ch1至chi连接到非易失性存储器设备1100。ssd控制器1200包括一个或更多个处理器1210、缓冲器存储器1220、错误校正码(ecc)电路1230、主机接口1250和非易失性存储器接口1260。缓冲器存储器1220存储用于驱动ssd控制器1200的数据。缓冲器存储器1220包括多条存储器线，每条存储器线存储数据或命令。ecc电路1230在写入操作中计算将要被编程的数据的错误校正码值，并在读取操作中使用错误校正码值来校正所读取的数据的错误。在数据恢复操作中，ecc电路1230校正从非易失性存储器设备1100恢复的数据的错误。
[0165]
根据上述各种示例实施例的发明构思可以应用于任何电子设备和系统。例如，本发明构思可以应用于诸如以下的系统：存储器卡、固态驱动器(ssd)、嵌入式多媒体卡(emmc)、通用闪速存储装置(ufs)、移动电话、智能电话、个人数字助理(pda)、便携式多媒体播放器(pmp)、数码相机、便携式摄像机、个人计算机(pc)、服务器计算机、工作站、膝上型计算机、数字tv、机顶盒、便携式游戏主机、导航系统、可穿戴设备、物联网(iot)设备、万物互联(ioe)设备、电子书、虚拟现实(vr)设备、增强现实(ar)设备等
[0166]
前述内容是对示例实施例的说明，并且将不被解释为对其的限制。尽管已经描述了一些示例实施例，但是本领域技术人员将容易理解，在实质上不背离本发明构思的情况下可以在示例实施例中进行许多修改。