存储器阵列的布局结构的制作方法

本发明实施例涉及存储器阵列的布局结构。

背景技术：

在集成电路(ic)中，熔丝通常用于存储永久信息或形成永久连接。例如，熔丝可用于确定错误电路连接且替换ic中的缺陷元件。熔丝还可用于芯片识别或用于实施安全构件。熔丝还可用于模拟微调或校准以改善电路功能。熔丝还可用于通过启用或停用ic中的构件来进行库存控制。熔丝还可用作一次性可编程(otp)存储器元件，其可在芯片呈封装形式之后编程。一次性可编程存储器元件在ic中用于提供非易失性存储器(“nvm”)。在切断ic时，nvm中的数据不会丢失。例如，nvm允许ic制造商在ic上存储批号及安全数据，且可用于许多其它应用中。一种类型的nvm通常被称为电熔丝(e熔丝)。然而，人可通过逆向工程(例如物理失效分析(pfa))的方式得到嵌入电熔丝中的制造商的专用代码或信息。因此，迫切需要提高ic中熔丝阵列的安全性。

技术实现要素：

根据本发明的实施例，一种布局方法包括：形成具有第一行及第二行的存储器阵列的布局结构，其中所述第一行及所述第二行中的每一者包括多个存储单元；在所述第一行与所述第二行之间安置字线；跨所述字线安置多个控制电极用于分别连接所述第一行的所述多个存储单元及所述第二行的所述多个存储单元；在位于所述字线的第一侧上的所述多个控制电极中的第一控制电极上安置第一切割层；及在位于所述字线的第二侧上的所述多个控制电极中的第二控制电极上安置第二切割层；其中所述字线的所述第一侧与所述字线的所述第二侧相对。

根据本发明的实施例，一种存储器阵列的布局结构包括：第一行及第二行，其中所述第一行及所述第二行中的每一者包括多个存储单元；字线，其安置在所述第一行与所述第二行之间；多个控制电极，其跨所述字线布置用于分别连接所述第一行的所述多个存储单元及所述第二行的所述多个存储单元；第一切割层，其位于所述字线的第一侧上且安置在所述多个控制电极中的第一控制电极上；及第二切割层，其位于所述字线的第二侧上且安置在所述多个控制电极中的第二控制电极上；其中所述字线的所述第一侧与所述字线的所述第二侧相对。

根据本发明的实施例，一种存储器阵列包括：第一行及第二行，其中所述第一行及所述第二行中的每一者包括多个存储单元；字线，其安置在所述第一行与所述第二行之间；第一控制电极，其耦合到所述字线的第一侧及所述第一行的第一存储单元；及第二控制电极，其耦合到所述字线的第二侧及所述第二行的第二存储单元；其中所述字线的所述第一侧与所述字线的所述第二侧相对。

附图说明

从结合附图阅读的以下详细描述最好地理解本发明实施例的方面。应注意，根据行业标准实践，各种构件未按比例绘制。实际上，为使讨论清楚，可任意地增大或减小各种构件的尺寸。

图1是说明根据一些实施例的用于形成存储器阵列的布局结构的布局方法的流程图。

图2是说明根据一些实施例的存储器阵列的布局结构的图式。

图3是说明根据一些实施例的存储器阵列的图式。

图4是说明根据一些实施例的存储器阵列的布局结构的图式。

图5是说明根据一些实施例的存储器阵列的图式。

图6是说明根据一些实施例的存储器阵列的布局结构的图式。

图7是说明根据一些实施例的存储器阵列的布局结构的图式。

图8是说明根据一些实施例的存储器阵列的布局结构的图式。

图9是根据实施例的集成电路设计及建模系统的功能框图。

具体实施方式

本发明实施例提供用于实施所提供标的物的不同特征的许多不同实施例或实例。下文将描述组件及布置的特定实例以简化本发明实施例。当然，这些仅为实例且不旨在限制。例如，在以下描述中，使第一构件形成在第二构件上方或第二构件上可包含其中第一构件及第二构件形成为直接接触的实施例，且还可包含其中额外构件可形成在第一构件与第二构件之间使得第一构件及第二构件可不直接接触的实施例。另外，本发明实施例可在各种实例中重复参考数字及/或字母。这个重复是为了简单及清楚且其本身不指示所讨论的各种实施例及/或配置之间的关系。

此外，为便于描述，空间相对术语(例如“下面”、“下方”、“下”、“上方”、“上”等等)在本文中可用于描述元件或构件与另一(些)元件或构件的关系，如图中所说明。空间相对术语除涵盖图中所描绘的定向以外，还旨在涵盖装置在使用或操作中的不同定向。可按其它方式定向设备(旋转90度或按其它定向)且还可因此解译本文中所使用的空间相对描述词。

通常，通过在一般被称为阳极及阴极的两个衬垫之间使用窄条导电材料(金属、多晶硅等)来将电熔丝集成到半导体ic中。将编程电流施加到电熔丝以破坏或熔断链路以因此改变电熔丝的电阻。这通常被称为“编程”电熔丝。可通过使用感测电路来读取熔丝状态(即，经编程或未经编程)。

在编程期间，在指定时段内通过熔丝链来施加电流。由于电流拥挤及散热差异，编程电流使熔丝链比相邻区域更热以产生温度梯度。温度梯度及载子通量引起电迁移及应力迁移发生且驱动材料(例如硅化物、掺杂剂及多晶硅)远离熔丝链。

编程一般将电熔丝从原始电阻转换成编程电阻。可期望编程电阻远高于原始电阻(通常高多个数量级)以允许使用感测电路来可靠地读取电熔丝。通常将第一逻辑状态(例如逻辑“0”)指派给未经编程、低电阻熔丝状态，且将第二逻辑状态(例如逻辑“1”)指派给经编程、高电阻熔丝状态。由感测电路感测(读取)电阻的变化以产生数据位。

图1是说明根据一些实施例的用于形成存储器阵列的布局结构的布局方法100的流程图。布局方法100可由处理器或手动执行。布局方法100中的一些操作可手动执行。布局方法100可编译在计算机可读程序中。计算机可读程序可存储在存储器装置中。处理器可从存储器装置读取或重载计算机可读程序以对存储器阵列的布局结构执行布局方法100。存储器阵列的布局结构由多个存储单元组成。存储单元可经预设计且存储在单元库中。一般来说，布局方法100经设计以将存储单元分别指派给存储器阵列的多个字线。明确来说，布局方法100经设计以在存储单元的(若干)多晶硅线上安置多个切割层以切割(若干)多晶硅线，使得每一存储单元可耦合到对应字线。切割层页被称为切割多晶硅层(cpo)。

根据一些实施例，布局方法100包括操作102到106。在操作102中，形成具有多个行的存储器阵列的布局结构。每一行包括多个存储单元。存储器阵列可为可熔存储器阵列。因此，存储单元可分别包括多个熔丝。

在操作104中，在存储器阵列上水平安置多个字线。明确来说，每一字线安置在存储器阵列中的每两个相邻行之间。

在操作106中，在存储器阵列上垂直安置多个控制电极用于分别连接多个行中的多个存储单元。每一控制电极包括至少一个多晶硅线。在这个实施例中，每一控制电极包括多个多晶硅线。

在操作108中，对于每一字线，在位于字线的上侧上的控制电极的第一部分上安置多个切割层，使得控制电极的第一部分在制造之后被切割且与字线分离。明确来说，每一切割层位于字线的上侧与连接到对应控制电极的对应存储单元之间。

根据一些实施例，对于控制电极的第一部分中的每一控制电极，切割层可安置在控制电极的部分或全部多晶硅线上。

根据一些实施例，对于切割层，切割层可安置在控制电极的第一部分中的多个连续控制电极上。例如，切割层可安置在存储单元的两个或三个连续控制电极上。

在操作110中，对于每一字线，在位于字线的下侧上的控制电极的第二部分上安置多个切割层，使得控制电极的第二部分在制造之后被切割且与字线分离。明确来说，每一切割层位于字线的下侧与连接到对应控制电极的对应存储单元之间。

根据一些实施例，对于控制电极的第二部分中的每一控制电极，切割层可安置在控制电极的部分或全部多晶硅线上。

根据一些实施例，对于切割层，切割层可安置在控制电极的第二部分中的多个连续控制电极上。例如，切割层可安置在存储单元的两个或三个连续控制电极上。

另外，对于字线，控制电极的第一部分可与控制电极的第二部分不同。

根据一些实施例，对于字线，控制电极的第一部分及控制电极的第二部分分别位于存储器阵列的不同列上。

根据一些实施例，对于字线及对于列，控制电极的第一部分可与控制电极的第二部分部分重叠。

根据操作108及110，处理器经布置以扰乱或随机扰乱切割层且将经扰乱切割层安置在存储单元的控制电极上。切割层经配置以切割控制电极，使得对应存储单元与字线分离。

当设计存储器阵列的布局结构时，可执行制造过程以制造布局结构的物理存储器阵列。

当扰乱安置在控制电极上的切割层时，可无规律分布存储器阵列中的存储单元的控制电极，其可防止人通过逆向工程的方式得到嵌入存储器阵列100中的制造商的专用代码或信息。

根据一些实施例，可由场效晶体管(fet)形成存储单元，且将多晶硅线(即，控制电极)安置在场效晶体管的扩散区域或主动区域上用于诱发扩散区域上的磁场。因此，可将(若干)多晶硅线视作场效晶体管的栅极端子。

图2是说明根据一些实施例的存储器阵列的布局结构200的图式。布局结构200包括多个存储单元202_1_1到202_4_2、多个切割层204_1到204_4及多个多晶硅线(或控制电极)206_1到206_4。存储单元202_1_1到202_4_2分别耦合到多个熔丝212_1_1到212_4_2。熔丝分别耦合到存储单元的对应晶体管的漏极(或源极)。熔丝212_1_1到212_4_2可为金属熔丝。根据一些实施例，熔丝212_1_1到212_4_2中的每一者包括第一衬垫(例如204)、第二衬垫(例如206)及链路或条带(例如208)。当制造布局结构200时且在编程之前，链路208经布置以连接第一衬垫及第二衬垫。第一衬垫及第二衬垫中的一者经布置以耦合到存储单元的对应晶体管的漏极(或源极)，且另一衬垫(即，位线)耦合到感测电路用于输出数据。在编程期间，通过链路施加电流以破坏或熔断链路以因此改变熔丝的电阻。

另外，切割层204_1到204_4可为用于在制造过程期间切割其上安置切割多晶硅层的多晶硅层的掩模。在这个实施例中，切割层204_1到204_4是切割多晶硅层。根据一些实施例，切割层204_1位于导电路径210的上侧上且安置在对应存储单元的多晶硅线206_1上。切割层204_2位于导电路径210的上侧上且安置在对应存储单元的多晶硅线206_3上。切割层204_3位于导电路径210的下侧上且安置在对应存储单元的多晶硅线206_2上。切割层204_4位于导电路径210的下侧上且安置在对应存储单元的多晶硅线206_4上。

图3是说明根据一些实施例的存储器阵列300的图式。存储器阵列300可为布局结构200的物理电路。为简洁起见，图3中的存储器阵列300中的一些数字经布置以与图2中的布局结构200的数字类似。存储器阵列300包括多个存储单元302_1_1到302_4_2。存储单元302_1_1到302_4_1经布置为第一行，且存储单元302_1_2到302_4_2经布置为第二行。导电路径210水平安置在第一行与第二行之间。

存储器阵列300进一步包括多个第一多晶硅线(或控制电极)306_1、多个第二多晶硅线306_2、多个第三多晶硅线306_3、多个第四多晶硅线306_4、多个第五多晶硅线306_5、多个第六多晶硅线306_6、多个第七多晶硅线306_7及多个第八多晶硅线306_8。多晶硅线306_1到306_8分别垂直安置在存储单元302_1_1到302_m_n中。明确来说，切割层204_1经布置以在制造过程期间切割多晶硅线206_1以形成多晶硅线306_1及306_5。切割层204_2经布置以在制造过程期间切割多晶硅线206_3以形成多晶硅线306_3及306_7。切割层204_3经布置以在制造过程期间切割多晶硅线206_2以形成多晶硅线306_2及306_6。切割层204_4经布置以在制造过程期间切割多晶硅线206_4以形成多晶硅线306_4及306_8。

根据一些实施例，导电路径210电耦合到多晶硅线306_2、306_4、306_6及306_8，且导电路径210未耦合到多晶硅线306_1、306_3、306_5及306_7。因此，导电路径210可为存储单元302_2_1、302_4_1、302_1_2及302_3_2的字线。当启用导电路径210的电压电平(例如用于n型晶体管的高电压电平或用于p型晶体管的低电压电平)时，可由感测电路选择及读出存储单元302_2_1、302_4_1、302_1_2及302_3_2中的数据(即，逻辑状态)。换句话说，在存储器阵列300中，由字线(即，210)选择的存储单元未安置在字线的相同侧上。根据实施例，一些存储单元(例如302_2_1及302_4_1)安置在字线的上侧上，而其它存储单元(例如302_1_2及302_3_2)安置在字线的下侧上。此外，在字线(即，210)的上侧上，耦合到字线的存储单元(例如302_2_1及302_4_1)不是连续存储单元。存储单元302_2_1及302_4_1由存储单元302_3_1分离。在字线(即，210)的下侧上，耦合到字线的存储单元(例如302_1_2及302_3_2)不是连续存储单元。存储单元302_1_2及302_3_2由存储单元302_2_2分离。

因此，在这个实施例中，耦合到字线(即，210)的存储单元302_2_1、302_4_1、302_1_2及302_3_2经布置成z字形图案。存储单元302_2_1、302_4_1、302_1_2及302_3_2的z字形布置可防止人通过逆向工程(例如物理失效分析(pfa))的方式得到嵌入存储器阵列300中的制造商的专用代码或信息。

应注意，存储单元302_1_1及302_3_1及存储单元302_2_2及302_4_2可分别由其它字线(图3中未展示)控制。

图4是说明根据一些实施例的存储器阵列的布局结构400的图式。布局结构400包括多个存储单元402_1_1到402_4_4、多个切割层404_1到404_12及多个多晶硅线406_1到406_4。存储单元402_1_1到402_4_4分别耦合到多个熔丝(例如412)。熔丝分别耦合到存储单元的对应晶体管的漏极(或源极)。每一熔丝的结构与熔丝212_1_1到212_4_2的结构类似，因此，为简洁起见，此处省略详细描述。

另外，切割层404_1到404_4经布置以在制造过程期间切割多晶硅线406_1到406_4，使得耦合到导电路径408_1的存储单元形成第一z字形图案。切割层404_5到404_8经布置以在制造过程期间切割多晶硅线406_1到406_4，使得耦合到导电路径408_2的存储单元形成第二z字形图案。切割层404_9到404_12经布置以在制造过程期间切割多晶硅线406_1到406_4，使得耦合到导电路径408_3的存储单元形成第三z字形图案。明确来说，切割层404_1、404_5及404_9安置在多晶硅线406_1上且分别位于导电路径404_1到404_3的上侧上。切割层404_2、404_6及404_10安置在多晶硅线406_3上且分别位于导电路径404_1到404_3的上侧上。切割层404_3、404_7及404_11安置在多晶硅线406_2上且分别位于导电路径404_1到404_3的下侧上。切割层404_4、404_8及404_12安置在多晶硅线406_4上且分别位于导电路径404_1到404_3的下侧上。

图5是说明根据一些实施例的存储器阵列500的图式。存储器阵列500可为布局结构400的物理电路。存储器阵列500包括多个存储单元502_1_1到502_m_n。参数“m”及“n”是不小于1的整数。以这个实施例为例，参数“m”及“n”是4。存储单元502_1_1到502_4_1经布置为第一行，存储单元502_1_2到502_4_2经布置为第二行，存储单元502_1_3到502_4_3经布置为第三行，且存储单元502_1_4到502_4_4经布置为第四行。存储器阵列500进一步包括多个导电路径504_1到504_3。导电路径504_1水平安置在第一行与第二行之间，导电路径504_2水平安置在第二行与第三行之间，且导电路径504_3水平安置在第三行与第四行之间。

在布局结构400的制造过程之后，由于切割层404_1到404_4，耦合到第一字线(即，504_1)的存储单元502_2_1、502_4_1、502_1_2及502_3_2形成第一z字形图案(例如图5中的虚线)。由于切割层404_5到404_8，耦合到第二字线(即，504_2)的存储单元502_2_2、502_4_2、502_1_3及502_3_3形成第二z字形图案。由于切割层404_9到404_12，耦合到第三字线(即，504_3)的存储单元502_2_3、502_4_3、502_1_4及502_3_4形成第三z字形图案。

根据一些实施例，在顶部行(即，第一行)中，存储单元502_1_1及502_3_1未耦合到字线，因此，存储单元502_1_1及502_3_1可为存储器阵列500的虚设单元。类似地，在底部行(即，第四行)中，存储单元502_2_4及502_4_4未耦合到字线，因此，存储单元502_2_4及502_4_4也可为存储器阵列500的虚设单元。根据一些实施例，虚设单元(即，502_1_1、502_3_1、502_2_4及502_4_4)的熔丝不会在编程期间熔断。因此，连接虚设单元的熔丝中的衬垫的链路在编程之后保持完好。

根据一些实施例，切割层404_1到404_12可经布置以切割多晶硅线406_1、406_2、406_3及406_4以形成存储单元的另一图案，如图6中所展示。图6是说明根据一些实施例的存储器阵列的布局结构600的图式。布局结构600包括多个存储单元602_1_1到602_4_4。存储单元602_1_1到602_4_1经布置为第一行，存储单元602_1_2到602_4_2经布置为第二行，存储单元602_1_3到602_4_3经布置为第三行，且存储单元602_1_4到602_4_4经布置为第四行。布局结构600进一步包括多个导电路径608_1到608_3。导电路径608_1水平安置在第一行与第二行之间，导电路径608_2水平安置在第二行与第三行之间，且导电路径608_3水平安置在第三行与第四行之间。

在这个实施例中，切割层604_1、604_5及604_9安置在多晶硅线606_2上且分别位于导电路径608_1到608_3的上侧上。切割层604_2、604_6及604_10安置在多晶硅线606_3上且分别位于导电路径608_1到608_3的上侧上。切割层604_3、604_7及604_11安置在多晶硅线606_1上且分别位于导电路径608_1到608_3的下侧上。切割层604_4、604_8及604_12安置在多晶硅线606_4上且分别位于导电路径608_1到608_3的下侧上。

根据一些实施例，耦合到第一字线(即，608_1)的存储单元602_1_1、602_2_2、602_3_2及602_4_1经布置为第一u形图案(例如图6中的虚线)。耦合到第二字线(即，608_2)的存储单元602_1_2、602_2_3、602_3_3及602_4_2经布置为第二u形图案。耦合到第三字线(即，608_3)的存储单元602_1_3、602_2_4、602_3_4及602_4_3经布置为第三u形图案。

在上述实施例中，每一切割层经布置以切割一个存储单元的多晶硅线。然而，这并非为本发明实施例的限制。切割层可经布置以切割一个以上存储单元的多晶硅线，如图7中所展示。图7是说明根据一些实施例的存储器阵列的布局结构700的图式。布局结构700包括多个存储单元702_1_1到702_4_4。存储单元702_1_1到702_4_1经布置为第一行，存储单元702_1_2到702_4_2经布置为第二行，存储单元702_1_3到702_4_3经布置为第三行，且存储单元702_1_4到702_4_4经布置为第四行。存储器阵列700进一步包括多个导电路径708_1到708_3。导电路径708_1水平安置在第一行与第二行之间，导电路径708_2水平安置在第二行与第三行之间，且导电路径708_3水平安置在第三行与第四行之间。

在这个实施例中，切割层704_1安置在多晶硅线706_1及706_2上且位于导电路径708_1的上侧上。切割层704_2安置在多晶硅线706_3及706_4上且位于导电路径708_1的下侧上。切割层704_3安置在多晶硅线706_1、706_2及706_3上且位于导电路径708_2的上侧上。切割层704_4安置在多晶硅线706_4上且位于导电路径708_2的下侧上。切割层704_5安置在多晶硅线706_1、706_2、706_3及706_4上且位于导电路径708_3的上侧上。

根据一些实施例，在存储器阵列中，切割层704_1到704_5可经随机选择且安置在适当位置上用于切割多晶硅线以形成存储单元的特定图案。接着，可无规律分布存储器阵列中的存储单元的控制电极，且可防止人通过逆向工程的方式得到嵌入存储器阵列中的制造商的专用代码或信息。应注意，特定图案是制造商已知的图案。

在图7的实施例中，切割层经布置以切割一个以上存储单元的多晶硅线。然而，这并非为本发明实施例的限制。切割层可经布置以切割存储单元的多晶硅线的部分，如图8中所展示。多晶硅线的部分可为存储单元的奇数或偶数个多晶硅线。图8是说明根据一些实施例的存储器阵列的布局结构800的图式。布局结构800包括多个存储单元802_1_1到802_2_2。存储单元802_1_1到802_2_1经布置为第一行，且存储单元802_1_2到802_2_2经布置为第二行。存储器阵列800进一步包括多个导电路径808_1到808_2。导电路径808_1水平安置在第一行与第二行之间，且导电路径808_2水平安置在第二行的底部上。

在这个实施例中，切割层804_1安置在存储单元802_1_1的多晶硅线806_1及806_2上且位于导电路径808_1的上侧上。切割层804_2安置在存储单元802_2_1的多晶硅线806_5及806_6上且位于导电路径808_1的上侧上。切割层804_3安置在存储单元802_1_1的多晶硅线806_3及806_4上且位于导电路径808_1的下侧上。切割层804_4安置在存储单元802_2_1的多晶硅线806_7及806_8上且位于导电路径808_1的下侧上。

切割层804_5安置在存储单元802_1_2的多晶硅线806_1及806_2上且位于导电路径808_2的上侧上。切割层804_6安置在存储单元802_2_2的多晶硅线806_5及806_6上且位于导电路径808_2的上侧上。切割层804_7安置在存储单元802_1_2的多晶硅线806_3及806_4上且位于导电路径808_2的下侧上。切割层804_8安置在存储单元802_2_1的多晶硅线806_7及806_8上且位于导电路径808_2的下侧上。

例如，在制造之后，多晶硅线806_1及806_2与导电路径808_1断接，而多晶硅线806_3及806_4连接到导电路径808_1。

在这个实施例中，切割层经布置以切割存储单元的两个多晶硅线。然而，这并非为本发明实施例的限制。切割层可经布置以切割存储单元的一个、两个、三个或四个多晶硅线。此外，切割层804_1到804_8可经布置以随机切割多晶硅线806_1到806_8以形成存储单元的特定图案。应注意，特定图案是制造商已知的图案。

根据一些实施例，图6中所展示的切割层的类型、图7中所展示的切割层的类型及图8中所展示的切割层的类型可经选择及安置在存储器阵列中的多晶硅线上以形成存储单元的不规则图案。

简单地说，在本发明实施例中，存储器阵列中的行的存储单元未耦合到字线的相同侧。对于存储器阵列中的字线，存储单元的部分可安置在字线的上侧上，而存储单元的其它部分可安置在字线的下侧上。换句话说，可无规律分布存储器阵列中的存储单元的控制电极。因此，可防止人通过逆向工程的方式得到嵌入存储器阵列中的制造商的专用代码或信息，且可提高存储器阵列的安全性。

图9是根据实施例的集成电路设计及建模系统900的功能框图。集成电路设计及建模系统900包含第一计算机系统910，第二计算机系统920，网络存储装置930及连接第一计算机系统910、第二计算机系统920及网络存储装置930的网络940。在一些实施例中，省略第二计算机系统920、存储装置930及网络940中的一或多者。在一些实施例中，第一计算机系统910、第二计算机系统920及/或存储装置930中的两个或两个以上经组合成单个计算机系统。

第一计算机系统910包含与非暂时性计算机可读存储媒体914通信耦合的硬件处理器912，非暂时性计算机可读存储媒体914编码有(即，存储)所生成的集成布局914a、电路设计914b、计算机程序代码914c(即，可执行指令集)及具有本文中所描述的布局图案的标准单元库914d。处理器912与计算机可读存储媒体914电及通信耦合。处理器912经配置以执行编码在计算机可读存储媒体914中的指令集914c以引起计算机910可用作放置及路由工具以基于标准单元库914d来生成布局设计。处理器912还经配置以执行编码在计算机可读存储媒体914中的指令集914c以引起计算机910执行布局方法100的操作102到106。

在一些实施例中，标准单元库914d经存储在非暂时性存储媒体而非存储媒体914中。在一些实施例中，标准单元库914d经存储在网络存储装置930或第二计算机系统920中的非暂时性存储媒体中。在此情况中，标准单元库914d可由处理器912通过网络存取。

在一些实施例中，处理器912是中央处理单元(cpu)、多处理器、分布式处理系统、专用集成电路(asic)及/或适合处理单元。

在一些实施例中，计算机可读存储媒体914是电子、磁性、光学、电磁、红外线及/或半导体系统(或设备或装置)。例如，计算机可读存储媒体914包含半导体或固态存储器、磁带、可移除计算机磁盘、随机存取存储器(ram)、只读存储器(rom)、刚性磁盘及/或光盘。在使用光盘的一些实施例中，计算机可读存储媒体914包含光盘-只读存储器(cd-rom)、读/写光盘(cd-r/w)及/或数字视频光盘(dvd)。

在至少一些实施例中，计算机系统910包含输入/输出接口916及显示单元917。输入/输出接口916耦合到控制器912且允许电路设计者操纵第一计算机系统910。在至少一些实施例中，显示单元917按实时方式显示执行放置及路由工具914a的状态且提供图形用户接口(gui)。在至少一些实施例中，输入/输出接口916及显示器917允许操作者按交互方式操作计算机系统910。

应注意，上述实施例中所提及的术语“金属”仅为实例性导电材料，且这并非为本发明实施例的限制。

在一些实施例中，本发明实施例提供一种布局方法。所述布局方法包括：形成具有第一行及第二行的存储器阵列的布局结构，其中所述第一行及所述第二行中的每一者包括多个存储单元；在所述第一行与所述第二行之间安置字线；跨所述字线安置多个控制电极用于分别连接所述第一行的所述多个存储单元及所述第二行的所述多个存储单元；在位于所述字线的第一侧上的所述多个控制电极中的第一控制电极上安置第一切割层；及在位于所述字线的第二侧上的所述多个控制电极中的第二控制电极上安置第二切割层；其中所述字线的所述第一侧与所述字线的所述第二侧相对。

在一些实施例中，本发明实施例提供一种存储器阵列的布局结构。所述布局结构包括第一行及第二行、字线、多个控制电极、第一切割层及第二切割层。所述第一行及所述第二行中的每一者包括多个存储单元。所述字线安置在所述第一行与所述第二行之间。所述多个控制电极跨所述字线布置用于分别连接所述第一行的所述多个存储单元及所述第二行的所述多个存储单元。所述第一切割层位于所述字线的第一侧上且安置在所述多个控制电极中的第一控制电极上。所述第二切割层位于所述字线的第二侧上且安置在所述多个控制电极中的第二控制电极上。所述字线的所述第一侧与所述字线的所述第二侧相对。

在一些实施例中，本发明实施例提供一种存储器阵列。所述存储器阵列包括第一行及第二行、字线、第一控制电极及第二控制电极。所述第一行及所述第二行中的每一者包括多个存储单元。所述字线安置在所述第一行与所述第二行之间。所述第一控制电极耦合到所述字线的第一侧及所述第一行的第一存储单元。所述第二控制电极耦合到所述字线的第二侧及所述第二行的第二存储单元。所述字线的所述第一侧与所述字线的所述第二侧相对。

前文概述若干实施例的特征，使得所属领域的技术人员可更好地理解本发明实施例的方面。所属领域的技术人员应明白，其可易于将本发明实施例用作用于设计或修改用于实施相同目的及/或达成本文中所引入的实施例的相同优点的其它过程及结构的基础。所属领域的技术人员还应意识到，此类等效构造不应背离本发明实施例的精神及范围，且其可在不背离本发明实施例的精神及范围的情况下对本文作出各种改变、替换及更改。

符号说明

100布局方法

102操作

104操作

106操作

108操作

110操作

200布局结构

202_1_1到202_4_2存储单元

204第一衬垫

204_1到204_4切割层

206第二衬垫

206_1到206_4多晶硅线

208链路/条带

210导电路径

212_1_1到212_4_2熔丝

300存储器阵列

302_1_1到302_4_2存储单元

306_1到306_8多晶硅线

400布局结构

402_1_1到402_4_4存储单元

404_1到404_12切割层

406_1到406_4多晶硅线

408_1到408_3导电路径

500存储器阵列

502_1_1到502_m_n存储单元

504_1到504_3导电路径

600布局结构

602_1_1到602_4_4存储单元

604_1到604_12切割层

606_1到606_4多晶硅线

608_1到608_3导电路径

700布局结构/存储器阵列

702_1_1到702_4_4存储单元

704_1到704_5切割层

706_1到706_4多晶硅线

708_1到708_3导电路径

800布局结构/存储器阵列

802_1_1到802_2_2存储单元

804_1到804_8切割层

806_1到806_8多晶硅线

808_1到808_2导电路径

900集成电路设计及建模系统

910第一计算机系统

912硬件处理器/控制器

914计算机可读存储媒体

914a所产生的集成布局/放置及路由工具

914b电路设计

914c计算机程序代码/指令集

914d标准单元库

916输入/输出接口

917显示单元/显示器

920第二计算机系统

930网络存储装置

940网络