可同步命令信号与时钟信号的半导体装置及其操作方法与流程

相关申请的交叉引用

本申请要求2019年7月5日向韩国知识产权局提交的编号为10-2019-0081254的韩国申请的优先权，其通过引用整体合并于此。

各个实施例总体上涉及集成电路技术，更具体地，涉及可以与时钟信号同步地操作的半导体装置。

背景技术：

电子设备可以包括许多电子组件。电子组件之中，计算机系统可以包括大量由半导体组成的半导体装置。构成计算机系统的半导体装置可以通过发送和接收时钟信号和与数据来彼此通信。半导体装置可以与时钟信号同步地操作。半导体装置可以基于从外部设备接收的信号而内部地生成各种信号。各种信号可以通过半导体装置的内部电路来延迟和生成。该延迟可以包括同步延迟和异步延迟。例如，诸如dram(动态随机存取存储器)的存储装置可以通过使用对数据与时钟信号(信号与数据有关)的同步延迟来生成内部信号，以及通过使用对诸如命令信号和地址信号(而不是与数据有关的信号)的控制信号的异步延迟来生成内部信号。然而，在接收或输出数据时，半导体装置需要再执行使通过异步延迟而生成的内部信号与时钟信号同步的操作。这样的操作可以被称为跨域(domaincrossing)。然而，当同步延迟与异步延迟之间存在较大差异时，难以准确地执行跨域。

技术实现要素：

在一个实施例中，半导体装置可以包括时钟路径、命令路径、延迟监测电路和输出控制电路。时钟路径可以被配置为通过将时钟信号延迟来生成延迟时钟信号。命令路径可以被配置为基于监测信号而从命令信号和时钟信号之中的一种生成输出命令信号。延迟监测电路可以被配置为：在监测信号被使能时，基于延迟时钟信号与输出命令信号之间的相位差来生成延迟控制信号和潜伏时间控制信号。输出控制电路可以被配置为基于潜伏时间控制信号而通过使输出命令信号与延迟时钟信号同步来生成输出使能信号。

在一个实施例中，半导体装置可以包括时钟路径、命令路径、延迟监测电路和输出控制电路。时钟路径可以被配置为通过将时钟信号延迟来生成延迟时钟信号，以及可以被配置为对时钟信号执行第一延迟锁定操作和第二延迟锁定操作。命令路径可以被配置为通过对命令信号进行解码来生成内部命令信号，以及被配置为通过延迟内部命令信号来生成输出命令信号。延迟监测电路可以被配置为通过监测时钟路径和命令路径之间的延迟量之差来生成延迟控制信号和潜伏时间控制信号。输出控制电路可以被配置为基于潜伏时间控制信号而通过使输出命令信号与延迟时钟信号同步来生成输出使能信号。

在实施例中，半导体装置的操作方法可以包括：通过监测时钟路径和命令路径之间的延迟量之差来生成延迟控制信号和潜伏时间控制信号。该方法可以包括对时钟信号执行第一延迟锁定操作以生成具有第一值的第一延迟码信号和第二延迟码信号。该方法可以包括：对时钟信号执行第二延迟锁定操作以将第一延迟码信号更新为第二值，以及基于更新的第一延迟码信号和延迟控制信号来设置第一延迟码信号。该方法可以包括：基于第二延迟码信号来设置时钟路径的延迟量，以及基于第一延迟码信号来设置命令路径的延迟量。并且该方法可以包括：基于潜伏时间信息和潜伏时间控制信号、将从命令路径输出的输出命令信号与从时钟路径输出的延迟时钟信号同步。

附图说明

图1是示出根据实施例的半导体装置的配置的图。

图2是示出图1所示的命令接收器、第一门控电路和命令解码电路的配置的图。

图3是示出图1所示的延迟监测电路的配置的图。

图4是示出图3所示的加法器的配置的图。

图5是示出图1和图3中所示的延迟监测电路的操作的时序图。

图6是示出图1中所示的时钟延迟电路和命令延迟电路的配置的图。

图7是示出时钟延迟电路和命令延迟电路的操作的流程图。

图8是示出通过图7的操作设置的时钟延迟电路和命令延迟电路的延迟量的图。

图9是示出图1所示的输出控制电路的配置的图。

图10是示出根据实施例的半导体装置的操作的图。

具体实施方式

基于本说明书或申请中公开的概念的实施例的具体结构或功能描述被图示仅用于描述基于本公开的概念的实施例。基于本公开的概念的实施例可以以各种形式来实施，并且本说明书不限于在本说明书或申请中描述的实施例。

由于可以将各种修改和改变应用于基于本公开的概念的实施例，并且基于本公开的概念的实施例可以具有各种形式，因此将在附图中示出并且在本说明书或申请中描述特定的实施例。然而，应当理解，基于本公开的概念的实施例不被解释为限于特定的公开形式，且包括不脱离本公开的精神和技术范围的所有改变、等同或替代。

尽管可以使用诸如“第一”和/或“第二”等术语来描述各种组件，但是这样的组件不应受限于上述术语。上述术语可以用于只是区分一个组件与另一组件。例如，第一组件可以被称为第二组件，类似地，第二组件可以被称为第一组件，不脱离基于本公开的概念的范围。

将理解的是，当元件被称为在两个元件“之间”时，它可以是两个元件之间的唯一元件，或者也可以存在一个或多个中间元件。

在本申请中使用的术语仅用于描述特定实施例，而非意图限制本公开。除非上下文另外明确指出，否则本公开中的单数形式也意在包括复数形式。还将理解的是，诸如“包括”或“具有”等术语意在指示本说明书中公开的特征、数字、操作、动作、组件、部件或其组合的存在，而非意在排除存在或可以添加一个或多个其他特征、数字、操作、动作、组件、部件或其组合的可能性。

图1是示出根据实施例的半导体装置100的配置的图。在图1中，半导体装置100可以从外部设备(未示出)接收时钟信号clk和命令信号cmd，以及执行各种操作。例如，半导体装置100可以是存储装置。该存储装置可以包括易失性存储器和非易失性存储器。易失性存储器可以包括sram(静态ram)、dram(动态ram)和sdram(同步dram)，以及非易失性存储器可以包括rom(只读存储器)、prom(可编程rom)、eeprom(电可擦除可编程rom)、eprom(电可编程rom)、闪存、pram(相变ram)、mram(磁性ram)、rram(电阻ram)以及fram(铁电ram)等。半导体装置100的外部设备可以是主机设备。主机设备可以是诸如cpu(中央处理单元)、gpu(图形处理单元)、mmp(多媒体处理器)、数字信号处理器、ap(应用处理器)或存储控制器的主机器件。此外，半导体装置100的外部设备可以包括可以耦接至半导体装置100以测试半导体装置100的测试设备和测试器材。

半导体装置100可以包括时钟路径110和命令路径120。时钟路径110可以通过将时钟信号clk延迟来生成延迟时钟信号clkd。时钟路径110可以通过时钟总线101来耦接到外部设备，以及通过时钟总线101来接收时钟信号clk。时钟路径110可以通过按照同步方式将时钟信号clk延迟来生成延迟时钟信号clkd。命令路径120可以通过延迟从半导体装置100的外部输入的命令信号cmd来生成输出命令信号cmdoe。命令路径120可以通过命令总线102来耦接到外部设备，以及可以通过命令总线102来接收命令信号cmd。命令信号cmd可以包括不同类型的命令信号。命令路径120可以通过对命令信号cmd进行解码来生成输出命令信号cmdoe。命令路径120可以通过按照异步方式延迟命令信号cmd来生成输出命令信号cmdoe。

半导体装置100可以生成监测信号dm，以及基于监测信号dm执行延迟监测操作。半导体装置100可以在初始化区间中生成监测信号dm。监测信号dm可以在半导体装置100的上电操作区间中生成。当外部电源施加到半导体装置100时，半导体装置100可以执行上电操作。当外部电源的电压电平稳定时，半导体装置100可以使能监测信号dm。当半导体装置100的上电操作结束时，半导体装置100可以禁用监测信号dm。半导体装置100还可以包括监测信号生成电路150。监测信号生成电路150可以基于上电稳定信号pus和上电结束信号pue来生成监测信号dm。监测信号生成电路150可以在上电稳定信号pus被使能时使能监测信号dm，以及在上电结束信号pue被使能时禁用监测信号dm。监测信号生成电路150可以包括异或(exclusiveor)门，被配置为对上电稳定信号pus和上电结束信号pue执行异或门控操作。异或门可以接收上电稳定信号pus和上电结束信号pue，以及输出监测信号dm。

半导体装置100可以在监测信号dm被使能的区间(interval)期间监测时钟路径110和命令路径120。命令路径120可以基于监测信号dm的使能状态而基于命令信号cmd和时钟信号clk之中的一种来生成输出命令信号cmdoe。当监测信号dm被禁用时，命令路径120可以基于命令信号cmd来生成输出命令信号cmdoe。当监测信号dm被使能时，命令路径120可以基于时钟信号clk来生成输出命令信号cmdoe。因此，由于在监测信号dm被使能时可以基于时钟信号clk通过时钟路径110来生成延迟时钟信号clkd以及可以基于时钟信号clk通过命令路径120来生成输出命令信号cmdoe，所以可以精确地监测时钟路径110与命令路径120之间的延迟量之差。

半导体装置100可以包括延迟监测电路130和输出控制电路140。延迟监测电路130可以监测时钟路径110的延迟量与命令路径120的延迟量之差。为了监测时钟路径110与命令路径120之间的延迟量之差，延迟监测电路130可以检测延迟时钟信号clkd与输出命令信号cmdoe之间的相位差。延迟监测电路130可以基于延迟时钟信号clkd与输出命令信号cmdoe之间的相位差来生成延迟控制信号dc和潜伏时间(latency)控制信号lc。延迟控制信号dc可以用于改变命令路径120的延迟量。潜伏时间控制信号lc可以用在输出控制电路140中，这将在下面描述。延迟监测电路130可以接收监测信号dm。当监测信号dm被使能时，延迟监测电路130可以执行延迟监测操作。

延迟监测电路130可以基于延迟时钟信号clkd而对延迟时钟信号clkd与输出命令信号cmdoe之间的相位差进行计数，以及可以基于计数结果来生成潜伏时间控制信号lc。潜伏时间控制信号lc可以具有与延迟时钟信号clkd和输出命令信号cmdoe之间的相位差之中的与延迟时钟信号clkd的周期的整数倍相对应的相位差有关的信息。延迟监测电路130可以通过将延迟时钟信号clkd与输出命令信号cmdoe之间的相位差之中的比延迟时钟信号clkd的一个周期小的相位差转换为数字码来生成延迟控制信号dc。

输出控制电路140可以将时钟路径110的输出与命令路径120的输出同步。输出控制电路140可以通过将输出命令信号cmdoe与延迟时钟信号clkd同步来生成输出使能信号oe。输出控制电路140可以将按照异步方式延迟的输出命令信号cmdoe与按照同步方式延迟的延迟时钟信号clkd同步，从而将输出命令信号cmdoe的域转换为延迟时钟信号clkd的域。输出控制电路140可以通过转换输出命令信号cmdoe的域来生成按照同步方式延迟的输出使能信号oe。输出控制电路140可以接收潜伏时间控制信号lc。输出控制电路140可以基于潜伏时间控制信号lc将输出命令信号cmdoe与延迟时钟信号clkd同步。潜伏时间控制信号lc可以决定同步于延迟时钟信号clkd而延迟输出命令信号cmdoe的时间。输出控制电路140还可以接收潜伏时间信息li。潜伏时间信息可以包括n计数信号ncnt以及列地址选通潜伏时间cl和列地址选通写入潜伏时间cwl中的一个或多个。列地址选通潜伏时间cl与列地址选通写入潜伏时间cwl可以指示这种信息：定义半导体装置100在接收到命令信号cmd之后实际执行与命令信号cmd相对应的操作并输出数据之前所需的延迟时间。下面将描述n计数信号ncnt。输出控制电路140可以通过从潜伏时间信息li中减去潜伏时间控制信号lc、以及在与减法结果相对应的时间期间延迟输出命令信号cmdoe，来生成输出使能信号oe。

时钟路径110可以包括时钟延迟电路111。时钟延迟电路111可以对时钟信号clk执行延迟锁定操作。时钟延迟电路111可以通过基于由延迟锁定操作设置的延迟量而延迟时钟信号clk来生成延迟时钟信号clkd。时钟延迟电路111可以包括延迟锁定环电路。延迟锁定环电路可以对时钟信号clk执行延迟锁定操作。时钟路径110还可以包括时钟接收器112。时钟接收器112可以耦接到时钟总线101，以及接收通过时钟总线101传送的时钟信号clk。时钟接收器112可以将接收到的时钟信号提供给时钟延迟电路111。

命令路径120可以包括第一门控电路121、命令解码电路122和命令延迟电路123。第一门控电路121可以接收监测信号dm、命令信号cmd和时钟信号clk，以及基于监测信号dm输出命令信号cmd和时钟信号clk之中的一种。当监测信号dm被禁用时，第一门控电路121可以输出命令信号cmd。当监测信号dm被使能时，第一门控电路121可以输出时钟信号clk。命令信号cmd可以包括多个命令信号。当监测信号dm被禁用时，第一门控电路121可以输出多个命令信号。当监测信号dm被使能时，第一门控电路121可以用时钟信号clk替换多个命令信号中的一个或多个，以及输出时钟信号clk。第一门控电路121可以将其他命令信号钳位到特定逻辑电平，以及输出具有钳位逻辑电平的命令信号。

命令解码电路122可以接收第一门控电路121的输出。命令解码电路122可以通过将从第一门控电路121输出的信号解码来生成内部命令信号icmd。命令解码电路122可以通过基于时钟信号clk而锁存从第一门控电路121输出的信号以及将锁存的信号解码来生成内部命令信号icmd。

命令延迟电路123可以耦接到命令解码电路122，以及接收从命令解码电路122输出的内部命令信号icmd。命令延迟电路123可以通过延迟内部命令信号icmd来生成输出命令信号cmdoe。命令延迟电路123可以耦接到时钟延迟电路111。命令延迟电路123可以通过基于通过时钟延迟电路111的延迟锁定操作设置的延迟量来延迟内部命令信号icmd，从而生成输出命令信号cmdoe。命令延迟电路123的延迟量可以基于延迟控制信号dc而改变。命令延迟电路123的延迟量可以通过延迟锁定操作来设置，以及基于延迟控制信号dc来额外地设置。

命令路径120还可以包括命令接收器124。命令接收器124可以耦接到命令总线102，以及可以接收通过命令总线102传送的命令信号cmd。命令接收器124可以将接收到的命令信号提供给第一门控电路121。命令接收器124可以包括多个接收器来接收多个命令信号。

时钟路径110还可以包括第二门控电路113。第二门控电路113可以接收监测信号dm以及输出时钟信号clk。第二门控电路113可以被实现为与第一门控电路121具有相同的负载的电路。时钟路径110可以额外地包括与第一门控电路121相对应的第二门控电路113以具有与命令路径120的延迟环境相对应的延迟环境。

半导体装置100还可以包括时钟树160和数据输出电路170。时钟树160可以将延迟时钟信号clkd延迟，以及输出延迟后的时钟信号。数据输出电路170可以基于输出使能信号oe、内部数据din和延迟后的时钟信号来生成数据dq和数据选通信号dqs。例如，每当输出使能信号oe被使能时，数据输出电路170就可以从内部数据din生成数据dq，以及可以从由时钟树160输出的延迟后的时钟信号来生成数据选通信号dqs。数据dq和数据选通信号dqs可以输出给半导体装置100的外部。

图2是示出命令路径120中的命令接收器124、第一门控电路121和命令解码电路122的配置的图。命令接收器124可以包括第一接收器211至第四接收器214。图2示出了半导体装置100接收四个命令信号。然而，命令信号的数量不限于此。换句话说，半导体装置100可以接收多于或少于四个命令信号。在实施例中，图1中所示的命令总线102可以是可以包括四个信号传送线，以及一个命令信号可以通过一个信号传送线传送。四个命令信号可以分别通过四个信号传送线传送。第一接收器211可以接收列地址选通信号cas。第二接收器212可以接收芯片选择信号cs。第三接收器213可以接收行地址选通信号ras。第四接收器214可以接收写入使能信号we。

第一门控电路121可以包括第一多路复用器221、第二多路复用器222、第三多路复用器223和第四多路复用器224。第一多路复用器221至第四多路复用器224可以接收相同的监测信号dm。第一多路复用器221可以接收通过第一接收器211接收的列地址选通信号cas和时钟信号clk，以及基于监测信号dm而输出列地址选通信号cas和时钟信号clk之中的一种。当监测信号dm被禁用时，第一多路复用器221可以输出列地址选通信号cas。当监测信号dm被使能时，第一多路复用器221可以输出时钟信号clk。当监测信号dm被使能时，第一多路复用器221可以输出时钟信号clk作为列地址选通信号cas。第二多路复用器222可以接收通过第二接收器212接收的芯片选择信号cs和第一电源电压vss，以及基于监测信号dm输出芯片选择信号cs和第一电源电压vss之中的一种。当监测信号dm被禁用时，第二多路复用器222可以输出芯片选择信号cs。当监测信号dm被使能时，第二多路复用器222可以输出第一电源电压vss。当监测信号dm被使能时，第一电源电压vss可以是地电压，以及第二多路复用器222可以将芯片选择信号cs钳位到逻辑低电平。

第三多路复用器223可以接收通过第三接收器213接收的行地址选通信号ras和第二电源电压vdd，以及基于监测信号dm输出行地址选通信号ras和第二电源电压vdd之中的一种。当监测信号dm被禁用时，第三多路复用器223可以输出行地址选通信号ras。当监测信号dm被使能时，第三多路复用器223可以输出第二电源电压vdd。当监测信号dm被使能时，第二电源电压vdd可以具有比第一电源电压vss更高的电压电平，以及第三多路复用器223可以将行地址选通信号ras钳位到逻辑低电平。第四多路复用器224可以接收通过第四接收器214接收的写入使能信号we和第二电源电压vdd，以及基于监测信号dm输出写入使能信号we和第二电源电压vdd之中的一种。当监测信号dm被禁用时，第四多路复用器224可以输出写入使能信号we。当监测信号dm被使能时，第四多路复用器224可以输出第二电源电压vdd。当监测信号dm被使能时，第四多路复用器224可以将写入使能信号we钳位到逻辑低电平。

图1所示的第二门控电路113可以与第一多路复用器221至第四多路复用器224中的任何一个具有相同的结构。第二门控电路113可以通过其两个输入端子接收时钟信号clk，以及将基于监测信号dm而输入给两个输入端子的时钟信号clk之一输出。第二门控电路113可以被提供以补偿由第一门控电路121引起的延迟时间。

命令解码电路122可以包括命令锁存器231和命令解码器232。命令锁存器231可以接收时钟信号clk与从第一门控电路121输出的信号。命令锁存器231可以同步于时钟信号clk来锁存从第一门控电路121输出的信号。例如，命令锁存器231可以同步于时钟信号clk的上升沿来锁存从第一门控电路121输出的信号的逻辑电平。命令锁存器231可以同步于时钟信号clk来锁存第一多路复用器221的输出，以及输出锁存的信号作为锁存的列地址选通信号casl。命令锁存器231可以同步于时钟信号clk来锁存第二多路复用器222的输出，以及输出锁存的信号作为锁存的芯片选择信号csl。命令锁存器231可以同步于时钟信号clk来锁存第三多路复用器223的输出，以及输出锁存的信号作为锁存的行地址选通信号rasl。命令锁存器231可以同步于时钟信号clk来锁存第四多路复用器224的输出，以及输出锁存的信号作为锁存的写入使能信号wel。命令解码器232可以从命令锁存器231接收锁存的列地址选通信号casl、锁存的芯片选择信号csl、锁存的行地址选通信号rasl和锁存的写入使能信号wel，以及通过将信号解码来生成内部命令信号icmd。命令解码器232可以依据由命令锁存器231锁存的信号的逻辑电平来生成各种内部命令信号icmd。内部命令信号icmd可以包括例如激活信号、预充电信号、写入信号、读取信号和刷新信号中的一个或多个。

当监测信号dm被使能时，第一门控电路121可以输出时钟信号clk而不是列地址选通信号cas、将芯片选择信号cs钳位为逻辑低电平、以及将行地址选通信号ras与写入使能信号we钳位为逻辑高电平。命令锁存器231可以锁存从第一门控电路121输出的信号，以及将锁存的信号提供给命令解码器232。由于锁存的芯片选择信号csl处于逻辑低电平以及锁存的行地址选通信号rasl与锁存的写入使能信号wel处于逻辑高电平，所以命令解码器232可以基于锁存的列地址选通信号casl的逻辑电平的改变来生成内部命令信号icmd。由于锁存的列地址选通信号casl对应于时钟信号clk，因此命令解码器232可以周期性地使能读取信号rcmd，例如，作为内部命令信号icmd。读取信号rcmd可以按与时钟信号clk基本相同的周期被使能。

图3是示出图1所示的延迟监测电路130的配置的图。在图3中，延迟监测电路130可以包括延迟脉冲生成器310、计数电路320、移位器330和时间-数字转换电路340。延迟脉冲生成器310可以接收延迟时钟信号clkd和输出命令信号cmdoe。延迟脉冲生成器310可以生成与延迟时钟信号clkd和延迟命令信号cmdoe之间的相位差相对应的延迟脉冲信号dpls。延迟脉冲信号dpls可以具有与延迟时钟信号clkd和延迟命令信号cmdoe之间的相位差相对应的脉冲宽度。延迟脉冲生成器310可以包括sr锁存器。延迟脉冲生成器310可通过置位端子s接收延迟时钟信号clkd，以及通过复位端子r接收输出命令信号cmdoe。因此，延迟脉冲生成器310可以当延迟时钟信号clkd被使能时使能延迟脉冲信号dpls，以及当输出命令信号cmdoe被使能时禁用延迟脉冲信号dpls。延迟脉冲生成器310可以通过其复位端子rst接收上电稳定信号pus。延迟脉冲生成器310可以基于上电稳定信号pus来复位，以及可以将延迟脉冲信号dpls复位为，例如，逻辑低电平。

计数电路320可以接收延迟脉冲信号dpls和延迟时钟信号clkd。计数电路320可以通过基于延迟时钟信号clkd对延迟脉冲信号dpls进行计数来生成潜伏时间控制信号lc。计数电路320可以同步于延迟时钟信号clkd的上升沿来对延迟脉冲信号dpls进行计数。因此，计数电路320可以将延迟脉冲信号dpls的脉冲宽度计数为延迟时钟信号clkd的周期的整数倍。例如，当延迟脉冲信号dpls的脉冲宽度对应于延迟时钟信号clkd的两个周期与三个周期之间时，计数电路320可以计数三，以及生成与三相对应的潜伏时间控制信号lc。计数电路320可以包括计数器321和解码器322。计数器321可以基于延迟时钟信号clkd对延迟脉冲信号dpls进行计数，以及输出多个计数信号cnt。例如，当延迟脉冲信号dpls在延迟时钟信号clkd的上升沿处具有逻辑高电平时，可以生成计数信号cnd的脉冲。当延迟脉冲信号dpls在延迟时钟信号clkd的上升沿处具有逻辑低电平时，可以不生成计数信号cnt的脉冲。计数信号cnt可以包括多个计数信号。例如，当延迟脉冲信号dpls在延迟时钟信号clkd的第一上升沿处具有逻辑高电平时，计数器321可以生成计数信号cnt的第一脉冲，以及当延迟脉冲信号dpls在延迟时钟信号clkd的第二上升沿处具有逻辑高电平时，计数器321可以生成计数信号cnt的第二脉冲。解码器322可以接收计数信号cnt以及生成潜伏时间控制信号lc。潜伏时间控制信号lc可以是具有n比特位的码信号，其中n是等于或大于2的整数。例如，当计数器321的计数结果为三而潜伏时间控制信号中包括的比特位的数量为二时，解码器322可以基于计数信号cnt的三个脉冲来生成具有逻辑电平为1或0的潜伏时间控制信号lc。

移位器330可以接收延迟脉冲信号dpls和延迟时钟信号clkd。移位器330可以同步于延迟时钟信号clkd来移位延迟脉冲信号dpls。移位器330可以通过在延迟时钟信号clkd的各个上升沿处移位延迟脉冲信号dpls来生成多个移位信号shf。各个移位信号shf可以顺序地具有与延迟时钟信号clkd的一个周期相对应的相位差。

时间-数字转换电路340可接收延迟脉冲信号dpls、计数信号cnt和移位信号shf。时间-数字转换电路340可以基于延迟脉冲信号dpls、计数信号cnt和移位信号shf来生成延迟控制信号dc，该延迟控制信号dc与延迟脉冲信号dpls的脉冲宽度中的比延迟时钟信号clkd的一个周期小的脉冲宽度相对应。

时间-数字转换电路340可以包括加法器341、第一时间-数字转换器342、第二时间-数字转换器343和选择器344。加法器341可以接收延迟脉冲信号dpls、计数信号cnt和移位信号shf，以及生成第一时间输入信号tin1、第二时间输入信号int2、第一选择信号sel1和第二选择信号sel2。加法器341可以基于延迟脉冲信号dpls、奇序号计数信号cnt和奇序号移位信号shf来生成第一时间输入信号tin1。加法器341可以基于延迟脉冲信号dpls、偶序号计数信号cnt和偶序号移位信号shf来生成第二时间输入信号tin2。加法器341可以基于奇序号计数信号cnt来生成第一选择信号sel1。加法器341可以基于偶序号计数信号cnt来生成第二选择信号sel2。

第一时间-数字转换器342可以接收第一时间输入信号tin1。第一时间-数字转换器342可以量化第一时间输入信号tin1，以及生成与第一时间输入信号tin1相对应的第一数字码信号out1。第二时间-数字转换器343可以接收第二时间输入信号tin2。第二时间数字转换器343可以量化第二时间输入信号tin2，以及生成与第二时间输入信号tin2相对应的第二数字码信号out2。

选择器344可以接收第一数字码信号out1、第二数字码信号out2、第一选择信号sel1和第二选择信号sel2。选择器344可以基于第一选择信号sel1和第二选择信号sel2来输出第一数字码信号out1和第二数字码out2之中的一种作为延迟控制信号dc。当第一选择信号sel1被使能时，选择器344可以输出第一数字码信号out1作为延迟控制信号dc。另一方面，当第二选择信号sel2被使能时，选择器344可以输出第二数字码信号out2作为延迟控制信号dc。

图4是示出图3所示的加法器341的配置的图。在图4中，加法器341可以包括第一时间输入信号生成器410、第二时间输入信号生成器430、第一选择信号生成器450和第二选择信号生成器460。第一时间输入信号生成器410和第二时间输入信号生成器430中的每一个可以包括多个输入与非(nand)门。输入与非门的数量可以被设置为至少与计数信号cnt的数量和移位信号shf的数量相对应的值。第一时间输入信号生成器410可以包括第一输入与非门411、第三输入与非门413、…、第(m-1)输入与非门41m-1和第一输出与非门421，其中m是等于或大于6的随机整数。第一输入与非门411可以接收延迟脉冲信号dpls、第一移位信号shf1和第一计数信号cnt1。第三输入与非门413可以接收延迟脉冲信号dpls、第三移位信号shf3和第三计数信号cnt3。第(m-1)输入与非门41m-1可以接收延迟脉冲信号dpls、第(m-1)移位信号shfm-1和第(m-1)计数信号cntm-1。第一输出与非门421可以接收第一输入与非门411、第三输入与非门413、…、和第(m-1)输入与非门41m-1的输出，以及输出第一时间输入信号tin1。

第二时间输入信号生成器430可以包括第二输入与非门412、第四输入与非门414、…、第m输入与非门41m和第二输出与非门422。第二输入与非门412可以接收延迟脉冲信号dpls、第二移位信号shf2和第二计数信号cnt2。第四输入与非门414可以接收延迟脉冲信号dpls、第四移位信号shf4和第四计数信号cnt4。第m输入与非门41m可以接收延迟脉冲信号dpls、第m移位信号shfm和第m计数信号cntm。第二输出与非门422可以接收第二输入与非门412、第四输入与非门414、…、和第m输入与非门41m的输出，以及输出第二时间输入信号tin2。

第一选择信号生成器450可以包括或(or)门。第一选择信号生成器450可以接收奇序号计数信号以及生成第一选择信号sel1。第一选择信号生成器450可以接收第一计数信号cnt1、第三计数信号cnt3、…和第(m-1)计数信号cntm-1，以及生成第一选择信号sel1。第二选择信号生成器460可以包括或门。第二选择信号生成器460可以接收偶序号计数信号以及生成第二选择信号sel2。第二选择信号生成器460可以接收第二计数信号cnt2、第四计数信号cnt4、…和第m计数信号cntm，以及生成第二选择信号sel2。

图5是示出图1和3中所示的延迟监测电路的操作的时序图。参见图1、图3、图4和图5，延迟监测电路130的操作将描述如下。由于命令解码电路122的原因，命令路径120可以具有比时钟路径110的延迟量更大的延迟量。因此，延迟时钟信号clkd可以在输出命令信号cmdoe之前被使能。延迟脉冲生成器310可以生成具有与从延迟时钟信号clkd被使能的时间点到输出命令信号cmdoe被使能的时间点的区间相对应的脉冲宽度的延迟脉冲信号dpls。图5示出了时钟路径110与命令路径120之间的延迟量之差(即延迟脉冲信号dpls的脉冲宽度)在延迟时钟信号clkd的周期的两倍至三倍之间的情况。

计数电路320可以基于延迟时钟信号clkd对延迟脉冲信号dpls进行计数。由于延迟脉冲信号dpls的脉冲宽度在延迟时钟信号clkd的周期的两倍至三倍之间，因此计数电路320可以通过执行三个计数操作来生成三个计数信号cnt1至cnt3。计数电路320可以基于三个计数信号来改变潜伏时间控制信号lc的值。移位器330可以通过同步于延迟时钟信号clkd来移位延迟脉冲信号dpls以生成多个移位信号。第一移位信号shf1可以与延迟时钟信号clkd具有相同的相位。第二移位信号shf2可以具有相对于第一移位信号shf1落后延迟时钟信号clkd一个周期的相位。第三移位信号shf3可以具有相对于第二移位信号shf2落后延迟时钟信号clkd一个周期的相位。

加法器341的第一时间输入信号生成器410可以基于延迟脉冲信号dpls、第一移位信号shf1和第一计数信号cnt1来生成具有与延迟时钟信号clkd的一个周期相对应的脉冲宽度的第一时间输入信号tin1。加法器341的第一选择信号生成器450可以基于第一计数信号cnt1来生成第一选择信号sel1。第一时间-数字转换器342可以接收第一时间输入信号tin1，以及输出具有与延迟时钟信号clkd的一个周期相对应的信息aa的第一数字码信号out1。选择器344可以基于第一选择信号sel1将第一数字码信号out1输出作为延迟控制信号dc。

加法器341的第二时间输入信号生成器430可以基于延迟脉冲信号dpls、第二移位信号shf2和第二计数信号cnt2来生成具有与延迟时钟信号clkd的一个周期相对应的脉冲宽度的第二时间输入信号tin2。加法器341的第二选择信号生成器460可基于第二计数信号cnt2生成第二选择信号sel2。第二时间-数字转换器343可以接收第二时间输入信号tin2，以及输出具有与延迟时钟信号clkd的一个周期相对应的信息bb的第二数字码信号out2。选择器344可以基于第二选择信号sel2输出第二数字码信号out2作为延迟控制信号dc。

加法器341的第一时间输入信号生成器410可以基于延迟脉冲信号dpls、第三移位信号shf3和第三计数信号cnt3来生成第一时间输入信号tin1。此时，第一时间输入信号tin1可以具有与延迟脉冲信号dpls的脉冲宽度之中的比延迟时钟信号clkd的一个周期小的脉冲宽度相对应的脉冲宽度。第一时间输入信号tin1可以具有与图5中的a相对应的脉冲宽度。加法器341的第一选择信号生成器450可以基于第三计数信号cnt3生成第一选择信号sel1。第一时间-数字转换器342可以接收第一时间输入信号tin1，以及输出具有与脉冲宽度a相对应的信息cc的第一数字码信号out1。选择器344可以基于第一选择信号sel1来输出第一数字码信号out1作为延迟控制信号dc。因为当延迟脉冲信号dpls被禁用时计数电路320不执行额外的计数操作，所以可以将延迟控制信号dc设置为具有与脉冲宽度a相对应的信息cc。

图6是示出图1所示的时钟延迟电路111与命令延迟电路123的配置的图。时钟延迟电路111可以包括延迟锁定环电路。时钟延迟电路111可以包括时钟延迟线610、复制延迟器620、相位检测电路630和延迟线控制电路640。命令延迟电路123可以包括命令延迟线650。时钟延迟线610可以通过将时钟信号clk延迟来生成延迟时钟信号clkd。时钟延迟线610可以接收时钟延迟设置信号cldc，以及具有基于时钟延迟设置信号cldc而设置的延迟量。复制延迟器620可以接收延迟时钟信号clkd，以及通过将延迟时钟信号clkd延迟建模的延迟量来生成反馈时钟信号clkf。建模的延迟量可以随机地设置。例如，可以通过对从半导体装置的外部输入时钟信号clk的时间点开始直到时钟信号clk输入给时钟延迟线610为止所需的延迟时间进行建模来设置建模的延迟量。

相位检测电路630可以通过比较时钟信号clk与反馈时钟信号clkf的相位来生成相位检测信号up/dn、第一锁定信号lock1和第二锁定信号lock2。相位检测电路630可以基于时钟信号clk与反馈时钟信号clkf的相位之间的比较结果来生成相位检测信号up/dn。在第一延迟锁定操作期间当时钟信号clk与反馈时钟信号clkf的相位彼此一致时，相位检测电路630可以生成第一锁定信号lock1。在第二延迟锁定操作期间当时钟信号clk和反馈时钟信号clkf的相位彼此一致时，相位检测电路630可以生成第二锁定信号lock2。

相位检测电路630可以包括相位检测器631和滤波器632。相位检测器631可以通过比较时钟信号clk与反馈时钟信号clkf的相位来生成检测信号pd。滤波器632可以接收检测信号pd，以及基于检测信号pd来生成相位检测信号up/dn、第一锁定信号lock1和第二锁定信号lock2。例如，滤波器632可以包括平均滤波器和移动平均滤波器中的一个或多个。相位检测信号up/dn可以包括上信号up和下信号dn。当连续生成具有相同逻辑电平的检测信号pd时，或者当具有一个逻辑电平的检测信号pd的生成的次数与具有另一个逻辑电平的检测信号pd的生成的次数之间的差达到阈值时，滤波器632可以生成上信号up和下信号dn。例如，上信号up可以用作用于增大时钟延迟设置信号cldc的值以增大时钟延迟线610的延迟量的信号，以及下信号dn可以用作用于减小时钟延迟设置信号cldc的值以减小时钟延迟线610的延迟量的信号。当具有不同逻辑电平的检测信号pd被交替生成时，滤波器632可以生成第一锁定信号lock1和第二锁定信号lock2。

延迟线控制电路640可以基于相位检测信号up/dn、延迟控制信号dc、第一锁定信号lock1和第二锁定信号lock2来生成时钟延迟设置信号cldc和命令延迟设置信号cmdc。命令延迟设置信号cmdc可以用作用以设置命令延迟线650的延迟量的信号。命令延迟线650可以通过将内部命令信号icmd延迟来生成输出命令信号cmdoe。延迟线控制电路640可以基于相位检测信号up/dn来改变时钟延迟设置信号cldc和命令延迟设置信号cmdc的值。延迟线控制电路640可以控制延迟锁定环电路以执行第一延迟锁定操作和第二延迟锁定操作。延迟线控制电路640可以基于第一锁定信号lock1来执行第一延迟锁定操作以设置时钟延迟设置信号cldc的值和命令延迟设置信号cmdc的值，以及可以保持时钟延迟设置信号cldc的值和命令延迟设置信号cmdc的值。此时，时钟延迟设置信号cldc和命令延迟设置信号cmdc可以被设置为第一值。

当第一延迟锁定操作完成时，延迟线控制电路640可以执行第二延迟锁定操作。第二延迟锁定操作可以是谐波延迟锁定操作。例如，延迟线控制电路640可以改变通过第一延迟锁定操作来设置的时钟延迟设置信号cldc的值。延迟线控制电路640可以增大时钟延迟设置信号cldc的值，以进一步将时钟延迟线610的延迟量增大与时钟信号clk和/或延迟时钟信号clkd的一个周期相对应的时间。当时钟延迟设置信号cldc的值增大时，第二延迟锁定操作可以被执行以将时钟延迟设置信号cldc的值更新为新值。时钟延迟设置信号cldc的更新值可以对应于第二值。当第二锁定信号lock2生成时，第二延迟锁定操作可以完成，以及延迟线控制电路640可以将时钟延迟设置信号cldc控制成具有第一值。延迟线控制电路640可以从第二值减去延迟控制信号dc，以及将命令延迟设置信号cmdc设置为与减法结果相对应的值。

延迟线控制电路640可以包括延迟控制器641、第一信号选择器642和第二信号选择器643。延迟控制器641可以接收上信号up、下信号dn、延迟控制信号dc、第一锁定信号lock1和第二锁定信号lock2，以及生成第一延迟码信号dsc1和第二延迟码信号dsc2。第一信号选择器642可以基于第二锁定信号lock2来输出第一延迟码信号dsc1和第二延迟码信号dsc2之中的一种作为时钟延迟设置信号cldc。第二信号选择器643可以基于第二锁定信号lock2输出第一延迟码信号dsc1和第二延迟码信号dsc2之中的一种作为命令延迟设置信号cmdc。

图7是示出图6所示的时钟延迟电路111和命令延迟电路123的操作的流程图，以及图8是示出通过图7的操作来设置的时钟延迟线610的延迟量和命令延迟线650的延迟量的图。参见图6至图8，时钟延迟电路111与命令延迟电路123的操作将描述如下。当监测信号dm被使能时，图1中所示的延迟监测电路130可以基于延迟时钟信号clkd和输出命令信号cmdoe之间的相位差来生成延迟控制信号dc和潜伏时间控制信号lc。在步骤s71中，时钟延迟电路111可以执行第一延迟锁定操作。复制延迟器620可以通过将延迟时钟信号clkd延迟来生成反馈时钟信号clkf。相位检测电路630可以通过比较时钟信号clk与反馈时钟信号clkf的相位来生成相位检测信号up/dn。延迟线控制电路640可以基于相位检测信号up/dn来改变第一延迟码信号dsc1的值与第二延迟码信号dsc2的值。当相位检测电路630使能第一锁定信号lock1时，在步骤s72中，第一延迟码信号dsc1和第二延迟码信号dsc2可以保持改变的值。第一延迟码信号dsc1和第二延迟码信号dsc2可以被设置为第一值。由于尚未生成第二锁定信号lock2，因此第一信号选择器642可以将第一延迟码信号dsc1作为时钟延迟设置信号cldc输出，以及第二信号选择器643可以将第二延迟码信号dsc2作为命令延迟设置信号cmdc输出。基于被设置为第一值的时钟延迟设置信号cldc和命令延迟设置信号cmdc，可以将时钟延迟线610的延迟量和命令延迟线650的延迟量设置为相同的延迟量。

当第一延迟锁定操作完成时，可以在步骤s73中执行第二延迟锁定操作。第二延迟锁定操作可以是谐波延迟锁定操作。延迟线控制电路640可以增大时钟延迟设置信号cldc的值以执行谐波延迟锁定操作。延迟线控制电路640可以基于通过相位检测电路630而生成的相位检测信号up/dn来更新第一延迟码信号dsc1。当相位检测电路630使能第二锁定信号lock2时，第一延迟码信号dsc1可以在步骤s74中保持改变的值。第一延迟码信号dsc1可以被设置为第二值。

在步骤s75中，延迟线控制电路640可以从被设置为第二值的第一延迟码信号dsc1中减去延迟控制信号dc的值。在步骤s76中，第一信号选择器642可以基于第二锁定信号lock2来将第二延迟码信号dsc2输出作为时钟延迟设置信号cldc，以及第二信号选择器643可以基于第二锁定信号lock2来将第一延迟码信号dsc1输出作为命令延迟设置信号cmdc。因此，时钟延迟线610的延迟量可以基于具有第一值的时钟延迟设置信号cldc来设置，以及命令延迟线650的延迟量可以基于具有从第二值减去延迟控制信号dc的值而获得的值的命令延迟设置信号cmdc来设置。

参见图8，时钟延迟线610和命令延迟线650可以具有相同的最大延迟量。当第一延迟锁定操作完成时，时钟延迟线610和命令延迟线650都可以被设置为具有与t1相对应的延迟量。当第二延迟锁定操作完成时，时钟延迟线610也可以被维持为具有与t1相对应的延迟量。命令延迟线650可以具有额外的延迟量也就是时间t1，该额外的延迟量与通过从与时钟信号clk和/或延迟时钟信号clkd的一个周期相对应的时间t2中减去与延迟控制信号dc相对应的时间t3而获得的时间相对应。因此，时钟延迟线610的延迟量可以被设置为t1，以及命令延迟线650的延迟量可以被设置为t1 t2-t3。时钟信号clk可以被延迟t1时间并且被输出作为延迟时钟信号clkd，以及内部命令信号icmd可以被延迟t1 t2-t3时间并且被输出作为输出命令信号cmdoe。

图9是示出图1所示的输出控制电路140的配置的图。在图9中，输出控制电路140可以包括减法器910和移位电路920。减法器910可以从潜伏时间信息cl/cwl和ncnt中减去潜伏时间控制信号lc。减法器910可以从潜伏时间信息cl/cwl和ncnt中减去潜伏时间控制信号lc，以及输出潜伏时间信号lat。潜伏时间信息可以包括n计数信号ncnt以及列地址选通潜伏时间cl和列地址选通写入潜伏时间cwl中的一个或多个。n计数信号ncnt可以是通过基于延迟时钟信号clkd而对时钟延迟线610的延迟量进行计数而获得的值。n计数信号ncnt可以是通过基于延迟时钟信号clkd而对在执行第一延迟锁定操作时设置的延迟量进行计数而获得的值。当第一延迟锁定操作完成时，可以通过图1所示的半导体装置100的另一内部电路来生成n计数信号ncnt。减法器910可以通过从列地址选通潜伏时间cl和列地址选通写入潜伏时间cwl中的一个或多个中减去n计数信号ncnt和潜伏时间控制信号lc来生成潜伏时间信号lat。

移位电路920可以接收输出命令信号cmdoe、延迟时钟信号clkd和潜伏时间信号lat。移位电路920可以同步于延迟时钟信号clkd而通过将输出命令信号cmdoe延迟与潜伏时间信号lat相对应的时间来生成输出使能信号oe。移位电路920可以使用延迟时钟信号clkd的下降沿来对输出命令信号采样，以及通过将输出命令cmdoe延迟与延迟时钟信号clkd的潜伏时间信号lat相对应的倍数来生成输出使能信号oe。例如，当列地址选通潜伏时间cl为10时，与n计数信号ncnt相对应的值为2，而与潜伏时间控制信号lc相对应的值为3。减法器910可以从10中减去5，以及生成具有对应于5的值的潜伏时间信号lat。与列地址选通潜伏时间cl、n计数信号ncnt、潜伏时间控制信号lc和潜伏时间信号lat相对应的值可以指示延迟时钟信号clkd的周期的倍数。因此，移位电路920可以同步于延迟时钟信号clkd而通过将输出命令信号cmdoe延迟所述延迟时钟信号clkd的五个周期来生成输出使能信号oe。

图10是示出根据本实施例的半导体装置100的操作的图。参见图1和图10，根据本实施例的半导体装置100的操作将描述如下。当执行半导体装置100的延迟监测操作时，可以如图8所示地设置时钟路径110的时钟延迟电路111的延迟量以及命令路径120的命令延迟电路123的延迟量。当命令信号cmd从半导体装置100的外部传送来时，在上电区间结束之后半导体装置100执行正常操作的同时，命令解码电路122可以在时钟信号clk的上升沿处锁存命令信号cmd。命令解码电路122可以通过对锁存的命令信号进行解码来生成内部命令信号icmd。命令延迟电路123可以通过将内部命令信号icmd延迟来生成输出命令信号cmdoe。时钟延迟电路111可以通过将时钟信号clk延迟来生成延迟时钟信号clkd。通过半导体装置100的延迟监测操作，输出命令信号cmdoe的边沿可以与延迟时钟信号clkd的边沿同步或者定位成靠近延迟时钟信号clkd的边沿。此后，假设潜伏时间信息cl/cwl和ncnt具有对应于3的值，以及潜伏时间控制信号lc具有对应于2的值。

普通的半导体装置不执行延迟监测操作，而是使用使输出命令信号cmdoep的时序和通过将延迟时钟信号clkd额外地延迟而获得的额外延迟时钟信号clkd_add的时序匹配的方法。在普通的半导体装置中，时钟延迟电路和命令延迟电路的延迟量被设置为相同的值。因此，在延迟时钟信号clkd和输出命令信号cmdoep之间可能存在相位差。因此，普通的半导体装置将延迟时钟信号clkd额外地延迟以转换输出命令信号cmdoep的域，以及使额外延迟时钟信号clkd_add与输出命令信号cmdoep彼此同步。此外，普通的半导体装置可以在经过与潜伏时间信息cl/cwl和ncnt的值相对应的时间之后生成输出使能信号oe。可以同步于额外延迟时钟信号clk_add的下降沿来对输出命令信号cmdoe采样，以及在经过与额外延迟时钟信号clk_add的三个周期相对应的时间之后将其输出作为输出使能信号oep。

然而，在根据本实施例的半导体装置100中，输出命令信号cmdoe的边沿可以接近延迟时钟信号clkd的边沿。因此，半导体装置100可以具有足够的余量用于将延迟时钟信号clkd与输出命令信号cmdoe同步，以及可以使用延迟时钟信号clkd对输出命令信号cmdoe执行准确的域转换操作。输出控制电路140可以在经过与通过从潜伏时间信息cl/cwl和ncnt中减去潜伏时间控制信号lc而获得的值相对应的时间之后输出所述输出使能信号oe。可以同步于延迟时钟信号clkd的下降沿来对输出命令信号cmdoe采样，以及在经过与延迟时钟信号clkd的一个周期相对应的时间之后将其输出为输出使能信号oe。因此，相比于普通的半导体装置，根据本实施例的半导体装置100可以在更早的时间点输出所述输出使能信号oe。

尽管上面已经描述了各种实施例，但是本领域技术人员将理解，所描述的实施例仅是示例。因此，不应基于所描述的实施例来限制本文描述的半导体装置。