低压降调节器中的功率泄漏阻断的制作方法

低压降调节器中的功率泄漏阻断


背景技术：

1.本公开涉及低压降调节器。
2.低压降调节器是当代电子设备中广泛使用的部件。低压降调节器的使用范围为从通信设备(包括有线和无线通信设备)到便携式电子产品，以及工业、航空电子、航海和汽车应用。
3.低压降调节器可以广泛地包括一类直流(dc)线性电压调节器，即使电源电压接近输出电压，其也能够调节输出电压。由于这种电压调节器不发生开关，因此在不期望开关噪声的情况下，这种电压调节器可能是有用的。


技术实现要素：

4.在一方面，一种电路可以包括电压生成电路，该电压生成电路包括在负输入处连接到参考电压并且向第一晶体管的栅极提供输出的放大器。第一晶体管的漏极电压可以反馈至放大器的正输入。电压生成电路可以在第一晶体管的源极处接收第一电压。电压生成电路可以在第一晶体管的漏极处供应第二电压。该电路还可以包括晶体管对。该晶体管对可以包括第二晶体管和第三晶体管。该晶体管对的相应衬底可以连接到第一晶体管的衬底。该晶体管对的栅极可以根据第一电压和第二电压之间的比较来控制，使得一次仅导通该晶体管对中的一个。
5.在另一方面，一种电路可以包括具有第一晶体管的低压降调节器。低压降调节器可以被配置为基于第一电压生成第二电压。该电路还可以包括晶体管对，该晶体管对包括第二晶体管和第三晶体管，该晶体管对的相应衬底连接到第一晶体管的衬底。该晶体管对的栅极可以根据第一电压和第二电压之间的比较来控制，使得一次仅导通该晶体管对中的一个。
6.在另一方面，一种用于功率泄漏阻断的方法可以包括向放大器的负输入提供参考电压。该方法还可以包括将放大器的输出提供给第一晶体管的栅极。该方法还可以包括将第一晶体管的漏极电压反馈到放大器的正输入。该方法还可以包括在第一晶体管的源极处接收第一电压。该方法还可以包括在第一晶体管的漏极处供应第二电压。该方法还可以包括使用包括第二晶体管和第三晶体管的晶体管对来阻断跨晶体管的泄漏电流，其中该晶体管对的相应衬底连接到第一晶体管的衬底。该方法另外可以包括根据第一电压和第二电压之间的比较来控制该晶体管对的栅极，使得一次仅导通该晶体管对中的一个。
7.在附加的方面，一种存储器设备可以包括用于存储数据的nand存储器阵列。存储器设备还可以包括耦合到nand存储器阵列并包括电压生成电路的外围电路。电压生成电路可以包括具有第一晶体管的低压降调节器。低压降调节器可以被配置为基于第一电压生成第二电压。低压降调节器还可以包括晶体管对，该晶体管对包括第二晶体管和第三晶体管，该晶体管对的相应衬底连接到第一晶体管的衬底。该晶体管对的栅极可以根据第一电压和第二电压之间的比较来控制，使得一次仅导通该晶体管对中的一个。
附图说明
8.并入本文并形成说明书的一部分的附图示出了本公开的各方面，并且与说明书一起进一步用于解释本公开的原理并使相关领域的技术人员能够做出和使用本公开。
9.图1示出了使用外部集成电路电源生成输出级逻辑电源电压的电路的电路图。
10.图2示出了基于检测器的功率泄漏阻断电路的电路图。
11.图3示出了根据本公开的一些方面的示例性功率泄漏阻断电路的电路图。
12.图4示出了根据本公开的一些方面的另一示例性功率泄漏阻断电路的电路图。
13.图5是泄漏电流的模拟结果的比较示例。
14.图6示出了根据本公开的一些方面的泄漏电流的模拟结果的示例。
15.图7示出了根据本公开的一些方面的用于功率泄漏阻断的示例性方法的流程图。
16.图8示出了根据本公开的一些方面的具有存储器设备的示例性系统的框图。
17.图9a示出了根据本公开的一些方面的具有存储器设备的示例性存储卡的图。
18.图9b示出了根据本公开的一些方面的具有存储器设备的示例性固态驱动器(ssd)的图。
19.图10示出了根据本公开的一些方面的示例性nand闪存设备。
20.将参考附图描述本公开。
具体实施方式
21.尽管讨论了具体的构造和布置，但是应当理解，这样做仅出于说明的目的。这样，在不脱离本公开的范围的情况下，可以使用其他构造和布置。而且，本公开还可以用于多种其他应用中。如在本公开中描述的功能和结构特征可以以未在附图中具体描绘的方式彼此组合、调整和修改，使得这些组合、调整和修改在本公开的范围内。
22.通常，可以至少部分地根据上下文中的使用来理解术语。例如，至少部分地取决于上下文，本文所使用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，至少部分地取决于上下文，诸如“一”或“所述”的术语可以同样被理解为传达单数用法或传达复数用法。另外，同样至少部分地取决于上下文，术语“基于”可以被理解为不一定旨在传达一组排他的因素，并且可以代替地允许存在不一定明确描述的附加因素。
23.在例如nand闪存或三维(3d)闪存的存储器设备中，例如，在超低引脚数(ulpc)中，可以经由外部集成电路电源电压(vcc)引脚从外部vcc生成输出级逻辑电源电压(vccq)。低压降(ldo)调节器电路可以用于从vcc生成vccq。尽管3d nand闪存是其中可以使用ldo的一种可能实施方式，但ldo可以用于其他种类的存储器设备和许多其他技术领域中的许多其他应用中。
24.图1示出了用于使用vcc生成vccq的电路的电路图。如图1所示，ldo功率级的放大器110可以控制pmos晶体管m0的栅极。pmos晶体管m0的栅极和源极可以连结到vcc，并且漏极可以连结到放大器的正输入。放大器的负输入可以是参考电压(vref)。图1所示的放大器可被视为误差放大器或一种形式的比较器。诸如误差放大器的放大器可以是电压调节器的元件，例如ldo的元件。这种放大器也可以称为运算放大器(op
‑
amp)。
25.在图1所示的电路中，当vccq高于vcc时，在vcc和vccq之间可能存在泄漏路径，这
由变灰的二极管120示出，其并非实际电路元件，只是用于示出泄漏路径的等效结构。
26.图2示出了基于检测器的功率泄漏阻断电路的电路图。如图2所示，四个pmos晶体管m1、m2、m3和m4、以及两个检测器vccq_dec和vcc_dec，可以被布置为帮助阻断从vccq到vcc的泄漏，即由于vmax与vcc和vccq之一或两者之间的差异而导致的跨晶体管m0至m0的衬底的泄漏。该电路的预期操作如下表1中的真值表所示：
[0027][0028]
表1
[0029]
由真值表推导出，当vccq为低(例如，地)且por_c＝0时，则m2关断；否则，当por_c＝1时，则m4关断。类似地，当vccq为高(显示为逻辑1，其可以对应于vccq的导通电压)且vcc为低时，则vccq_det＝0，则m3关断，否则当vccq_det＝1时，则m1关断。同样，当vccq为高并且vcc为高(显示为逻辑1，其可以对应于vcc的导通电压，与vccq的高电压不同)时，则当vcc>vccq时，m4关断，并且当vcc<vccq时，m1关断。互补信号vcc_det_n和por_c_n可以分别是vccq_det和por_c的互补，使得如果vcc_det为高，vcc_det_n为低，反之亦然，并且当por_c为高时，por_c_n为低，反之亦然。
[0030]
因此，理论上，在每种状况下，m1到m4中的至少一个似乎总是关断，因此，从vccq到vcc的泄漏路径可能总是被阻断。然而，实际上，检测器的检测水平可能只是固定水平，其无法跟踪工艺拐角和温度变化。因此，可能会出现电压条件不确定的情况。例如，检测器的阈值电压可以分别为vcc_dec的1.2v和vccq_dec的0.85v。当vcc为1.1v并且vcc为0.5v时，m2和m4的栅极偏置电压可能未知，因为vccq检测器可能无法以超低电压正常工作。此外，在如图2所示的电路中，当ldo被禁用时，m0的栅极电压应该被上拉到vcc和vccq中较高者的电平，从而避免泄漏电流通过m0。
[0031]
然而，在这样的电路中，在阈值电压附近，可能存在从vcc到vccq的大的泄漏电流，例如，大约300微安(ua)。
[0032]
本公开的某些实施方式提供用于管芯上ldo中的功率泄漏阻断的通用解决方案。这些实施方式可以提供简化的体开关结构，其可以处理工艺拐角和温度变化，并且可以独立于vcc检测器和/或vccq检测器。
[0033]
图3示出了根据本公开的一些方面的示例性功率泄漏阻断电路的电路图。在该实施方式中，可能存在接收vcc和vccq作为输入并生成vb
vccq
和vb
vcc
作为高侧比较器320的偏置电压的泄漏跟踪偏置生成器310。因此，可以跟踪m0的泄漏电流的泄漏跟踪偏置生成器310可以生成vb
vccq
和vb
vcc
，它们可以用作高侧比较器320的偏置电压。高侧比较器320可以输出信号以控制m1和m2的导通/关断状态。可以在控制信号和m2之间提供反相器330，使得每当m1导通时，m2关断，反之亦然。任何可以接收vcc和vccq作为输入并且可以基于此生成vb
vccq
和vb
vcc
的电路都可以被认为是泄漏跟踪偏置生成器的示例。
[0034]
当vcc大于vccq时，m1可以导通，m2可以关断，并且由于vbulk和vcc之间的任何差
异所产生的任何电流都可以通过m1而不是在m0中产生泄漏，而vbulk和vccq之间的路径可以被m2阻断。当vccq大于vcc时，m1可以关断，m2可以导通，并且由于vbulk和vccq之间的任何差异所产生的电流都可以通过m2而不是在m0中产生泄漏，而vbulk和vcc之间的路径可以被m1阻断。在这两种情况下，可以避免vcc和vccq之间的泄漏路径以及vccq和vcc之间的泄漏电流。这样，可以保护m0免受泄漏电流的影响。
[0035]
高侧比较器320可以被认为是对应于高电压源的比较器电路的示例。在未示出的另一个选项中，可以类似地使用低侧比较器。
[0036]
图4示出了根据本公开的一些方面的另一示例性功率泄漏阻断电路的电路图。图4可以被认为是与图3的方法大体一致的更详细的实施方式。在图4中，如在图3中一样，晶体管m1和m2可以为晶体管m0提供阻断。如图。如在图1中一样，变灰的二极管d1、d2和d3代表潜在的泄漏路径。放大器405与晶体管m0一起可以被视为低压降调节器，更广泛地被视为电压生成电路，或更广泛地被视为功率生成电路的示例。尽管低压降调节器是功率生成电路的一个示例以及电压生成电路的一个示例，并且尽管图1和图4提供低压降调节器的示例；然而，这些仅仅是说明性的示例而不是限制。其他低压降调节器和其他类别的电压生成电路和/或功率生成电路也是允许的。与图1中的放大器110一样，图4中的放大器405可以是误差放大器或运算放大器。放大器405可以提供有参考电压(vref)。
[0037]
在图4所示的方法中，可以选择电阻器r1来仿效通过d1或d1、d2和d3的组合或其任何子组合的潜在泄漏电流。
[0038]
电路410可以被称为类似比较器的电路或电压选择电路。因此，电路410可以执行与泄漏跟踪偏置生成器310和高侧比较器320类似的功能，尽管这些方法之间可能不存在精确的一对一映射。可以为包括电阻器r1的电路410提供vmax。如图2所示的方法一样，晶体管对m1和m2可以提供vcc或vccq中的较高者与vmax之间的路径。该电压vmax可以等效于图3中所示的vbulk，为了方便起见而不是作为限制，可以将其称为vmax。电路410的输出可以是节点1处的电压电平，其可以分别为高或低，指示vcc大于vccq或vcc小于vccq。节点1处的电压可以视为控制电压。
[0039]
如图4所示，mp0、mp1、mp2和mp4的衬底可以被提供与放大器405的电源电压vmax相同的电压。mp0、mp1、mp2和mp4的栅极可以由跨r1的电压控制。mp1和mp2的栅极和漏极可以彼此连接。同时，mn0的源极和栅极可以彼此连接并连接到mn1的栅极。因此，当在mn0和mn1的栅极处提供足够高的电压时，节点1被拉向地。另一方面，当在mn0和mn1的栅极处提供足够低的电压，并且mp4导通时，则节点1被向着vcc拉高。
[0040]
电路420可以采取节点1处的控制电压，并且沿着对应于vcc大于vccq的情况的vcc_gt_vccq或对应于vccq大于vcc的情况的vcc_lt_vccq提供信号。电路420可以称为信号对生成电路。
[0041]
电路420可以比作图3的部分，其基于图3中的高侧比较器320的输出提供反相和非反相信号。因此，当vcc大于vccq时，m1可以导通，并且m2可以关断。同样，当vcc小于vccq时，m2可以导通，并且m1可以关断。
[0042]
与图3的情况一样，可以有效地阻断泄漏电流，因为电流可以通过晶体管对m1、m2中的一个晶体管，从而可以有效地阻断泄漏电流。
[0043]
当vcc大于vccq时，ml可以导通，m2可以关断，并且vmax和vcc之间的任何差异所产
生的任何电流都可以通过ml而不是在m0中产生泄漏，而vmax和vccq之间的路径可以被m2阻断。当vccq大于vcc时，m1可以关断，m2可以导通，并且vmax和vccq之间的任何差异所产生的电流可以通过m2而不是在m0中产生泄漏，而vmax和vcc之间的路径可以被m1阻断。在这两种情况下，可以避免vcc和vccq之间的泄漏路径以及vccq和vcc之间的泄漏电流。这样，可以保护m0免受泄漏电流的影响。
[0044]
即使在检测器的亚阈值区域中，该方法也可以以超低vcc和/或vccq工作。因此，一些实施方式可以避免在基于检测器的解决方案中可能出现的泄漏电流。
[0045]
电路410的类似比较器的结构可以在产生指示信号方面提供高精度。这可以通过向电路410施加相同的vcc和vccq信号并通过对泄漏电流进行仿真来实现。
[0046]
在这种情况下，可以使用其他pmos器件来生成指示信号(vcc_gt_vccq和vcc_lt_vccq)。泄漏电流可以用电阻r1来模仿。r1的选择可以基于预期的泄漏电流进行，这可能取决于m0的物理特性。指示信号可以跟踪工艺拐角和温度变化。
[0047]
r1可以非常大以使mp2在低偏置电流水平和亚阈值区域中工作。如上所述，r1的大小可以基于包括m0和mp2的晶体管的配置。
[0048]
此外，一些实施方式可以使用指示符信号来简化体开关结构。例如，代替使用图2的具有四个晶体管m1、m2、m3和m4、以及两个检测器的电路，图3或图4的电路可能依赖于两个晶体管m1和m2、连同伴随的电路。此外，来自图3中的高侧比较器320的单电平输出或图4中的节点1处的单个电压电平可以代替图2中提供的四个电压电平(两对)。因此，相对于其他实施方式，可以简化指示符信号和阻断晶体管结构。
[0049]
因此，一些实施方式可以具有各种益处和/或优点，包括但不限于减少跨m0的泄漏电流。其他益处可以包括简化的结构和潜在的较小的管芯尺寸。此外，一些实施方式可以在跟踪vcc和vccq方面提供更高的准确性。
[0050]
此外，鉴于减少的泄漏电流，一些实施方式可以具有更好的功率效率和更少的来自热量的能量浪费。在没有相对较高安培的泄漏电流的情况下，m0的工作寿命也可以得到改善。从vcc生成vccq的质量也可以得到提高。
[0051]
此外，一些实施方式可以提高相应设备的温度额定值。例如，一些实施方式可能能够在120华氏度下操作，而不是限于较冷的温度。也可能存在其他益处和优点。
[0052]
在一些实施方式中，泄漏电流在最坏情况下可以为约300纳安(na)，而在典型情况下为约30na。泄漏电流的这种三个数量级的减少可以被认为是有效地阻断了泄漏电流。泄漏电流不一定要精确为零安培才能被认为是被阻断。
[0053]
图5是泄漏电流的模拟结果的比较示例。如图5所示，当vcc约为1.2v且vccq接地时，在图2所示电路的典型情况中的跨m0的电流可以被视为具有高达300微安的尖峰。电路中的衬底开关pmos也可能存在具有类似形状尖峰的泄漏电流，但该电流可能小得多，例如大约110纳安。该规模在衬底pmos和m0的轨迹之间非常不同。
[0054]
图6示出了根据一些实施方式的泄漏电流的模拟结果的示例。此处的众多轨迹示出了一些实施方式中的泄漏电流的温度依赖性的差异。如图所示，在27摄氏度的操作温度的典型情况下，泄漏电流为30.9纳安。在温度为125摄氏度的最坏情况下，泄漏电流为305.9纳安。在这两种情况下，这些也代表了vcc处于其最大值3.6的情况。该图表还示出了不同vccq值处的不同轨迹，不仅仅是当vccq接地时。
[0055]
图6中没有的内容是约1.2v的任何功率尖峰。因此，可以得出结论，根据这些模拟结果，通过使用上述电路的一些实施方式和以下方法，泄漏电流得到了显著改善。
[0056]
图7示出了根据本公开的一些方面的用于功率泄漏阻断的示例性方法的流程图。图7的方法可以包括：在710处，向放大器的负输入提供参考电压。这可以是图4中所示的vref。
[0057]
图7的方法还可以包括：在720处，向第一晶体管的栅极提供放大器的输出。这可以是图3和图4中所示的晶体管m0的栅极。
[0058]
图7的方法还可以包括：在730处，将第一晶体管的漏极电压反馈到放大器的正输入。这可以是至图4所示的放大器的正端子的反馈路径。
[0059]
图7的方法还可以包括：在740处，在第一晶体管的源极处接收第一电压。第一电压可以是图3和图4所示的vcc。
[0060]
图7的方法还可以包括：在750处，在第一晶体管的漏极处供应第二电压。第二电压可以是图3和图4所示的vccq。
[0061]
图7的方法还可以包括：在760处，使用晶体管对来阻断跨晶体管的泄漏电流。该晶体管对可以包括第二晶体管(例如，图3和图4中的m1)和第三晶体管(例如，图3和图4中的m2)。该晶体管对的相应衬底可以连接到第一晶体管(例如，图3和图4中的m0)的衬底。
[0062]
图7的方法还可以包括：在770处，根据第一电压和第二电压之间的比较来控制该晶体管对的栅极，使得一次仅导通该晶体管对中的一个晶体管。这可以使用来自图3中的高侧比较器320的信号和反相信号来实现。这也可以通过使用信号vcc_gt_vccq和vcc_lt_vccq来实现，如图4所示。也允许其他技术，这两个示例用作说明而非限制。
[0063]
虽然图7的特征被示为一系列操作，可以以不同的顺序执行图7的操作，并且可以彼此并行地执行各种操作。图7的方法可以使用诸如图3或图4所示的电路来执行，并且可以在存储器系统中实施。更广泛地说，图7的方法以及图3和图4的电路可以在提供低压降调节或类似电压提升的任何系统中实施。
[0064]
图8示出了根据本公开的一些方面的具有存储器设备的示例性系统800的框图。系统800可以是移动电话、台式计算机、膝上型计算机、平板电脑、车载计算机、游戏机、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(vr)设备、增强现实(ar)设备、或其中具有存储装置的任何其他合适的电子设备。
[0065]
如图8所示，系统800可以包括主机808和具有一个或多个存储器设备804和存储器控制器806的存储器系统802。主机808可以是电子设备的处理器(例如中央处理单元(cpu))、或片上系统(soc)(例如应用处理器(ap))。主机808可以被配置为向存储器设备804发送数据或从存储器设备804接收数据。
[0066]
存储器设备804可以是任何存储器设备，例如nand闪存设备。在一些实施方式中，每个存储器设备804包括具有如本文所公开的一个或多个用于功率泄漏阻断的电路的外围电路。
[0067]
根据一些实施方式，存储器控制器806耦合到存储器设备804和主机808并且被配置为控制存储器设备804。存储器控制器806可以管理存储在存储器设备804中的数据并与主机808通信。在一些实施方式中，存储器控制器806被设计用于在低占空比环境中操作，所述低占空比环境例如是安全数字(sd)卡、紧凑型闪存(cf)卡、通用串行总线(usb)闪存驱动
器、或用于电子设备(例如个人计算机、数码相机、移动电话等)中的其他介质。在一些实施方式中，存储器控制器806被设计用于在高占空比环境中操作，所述高占空比环境例如是用作诸如智能手机、平板电脑、膝上型计算机等的移动设备的数据存储装置的ssd或嵌入式多媒体卡(emmc)、以及企业存储阵列。存储器控制器806可以被配置为控制存储器设备804的操作，例如读取、擦除和编程操作。存储器控制器806还可以被配置为管理与存储或将要存储在存储器设备804中的数据有关的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡，在一些实施方式中，存储器控制器806还被配置为处理关于从存储器设备804读取或写入到存储器设备804的数据的纠错码(ecc)。存储器控制器806也可以执行任何其他合适的功能，例如，对存储器设备804进行格式化。存储器控制器806可以根据特定的通信协议与外部设备(例如，主机808)通信。例如，存储器控制器806可以通过各种接口协议中的至少一种与外部设备通信，所述接口协议例如usb协议、mmc协议、外围部件互连(pci)协议、pci快速(pci
‑
e)协议、高级技术附件(ata)协议、串行ata协议、并行ata协议、小型计算机小型接口(scsi)协议、增强型小型磁盘接口(esdi)协议、集成驱动电子(ide)协议、火线协议等。
[0068]
存储器控制器806和一个或多个存储器设备804可以集成到各种类型的存储器设备中，例如，包括在同一封装中，例如包括在通用闪存存储(ufs)封装或emmc封装中。即，可以实施存储器系统802并将其封装到不同类型的最终电子产品中。在如图9a所示的一个示例中，存储器控制器806和单个存储器设备804可以集成到存储卡902中。存储卡902可以包括pc卡(pcmcia，个人计算机存储卡国际协会)、cf卡、智能媒体(sm)卡、存储棒、多媒体卡(mmc、rs
‑
mmc、mmcmicro)、sd卡(sd、minisd、microsd、sdhc)、ufs等。存储卡902还可以包括将存储卡902与主机(例如，图8中的主机808)耦合的存储卡连接器904。在如图9b所示的另一示例中，存储器控制器806和多个存储器设备804可以集成到ssd 906中。ssd 906可以还包括将ssd 906与主机(例如，图8中的主机808)耦合的ssd连接器908。在一些实施方式中，ssd 906的存储容量和/或操作速度大于存储卡902的存储容量和/或操作速度。
[0069]
图10示出了根据本公开的一些方面的示例性nand闪存设备1000。nand闪存1000可以是或包括三维(3d)nand存储器设备。如图10所示，nand闪存1000可以包括nand存储器阵列1001，其包括nand存储器串的形式的nand存储器单元的阵列。nand闪存1000还可以包括外围电路，其被配置为促进nand存储器单元的操作，例如读取、编程和擦除。外围电路可以包括例如页缓冲器1004、列解码器/位线驱动器1006、行解码器/字线驱动器1008、电压生成器1010、控制逻辑单元1012、寄存器1014、接口1016和数据总线1018。应当理解，在一些示例中，也可以包括附加的外围电路。可以在包括电压生成器1010的各种地方实施用于功率泄漏阻断的电路。
[0070]
页缓冲器1004可以被配置为根据控制逻辑单元1012的控制从nand存储器阵列1001读取数据和将数据编程到nand存储器阵列1001。在一个示例中，页缓冲器1004可以存储要被编程到nand存储器阵列1001的一页中的一页编程数据(写入数据)。在另一示例中，页缓冲器1004还执行编程验证操作以确保数据已被正确编程到耦合到选定字线的存储器单元中。行解码器/字线驱动器1008可以被配置为由控制逻辑单元1012控制并且选择nand存储器阵列1001的块和选定块的字线。行解码器/字线驱动器1008还可以被配置为使用从电压生成器1010生成的字线电压来驱动选定字线。电压生成器1010可以被配置为由控制逻
辑单元1012控制并生成要供应给nand存储器阵列1001的字线电压(例如，读取电压、编程电压、通过电压、局部电压和验证电压)。列解码器/位线驱动器1006可以被配置为由控制逻辑单元1012控制并通过施加从电压生成器1010生成的位线电压来选择一个或多个nand存储器串。例如，列解码器/位线驱动器1006可以施加列信号以从页缓冲器1004中选择要在读取操作中输出的一组n位数据。
[0071]
控制逻辑单元1012可以耦合到每个外围电路并且被配置为控制外围电路的操作。寄存器1014可以耦合到控制逻辑单元1012并且包括用于存储用于控制每个外围电路的操作的状态信息、命令操作代码(op代码)和命令地址的状态寄存器、命令寄存器和地址寄存器。
[0072]
接口1016可以耦合到控制逻辑单元1012并且充当控制缓冲器来缓冲从主机(未示出)接收的控制命令并将其转发到控制逻辑单元1012，并且缓冲从控制逻辑单元1012接收的状态信息并将其转发到主机。接口1016还可以经由列解码器/位线驱动器1006耦合到页缓冲器1004，并充当i/o接口和数据缓冲器来缓冲从主机(未示出)接收的编程数据并将其转发到页缓冲器1004，并且缓冲来自页缓冲器1004的读取数据并将其转发到主机。如图10所示，双向数据总线1018可以连接接口1016和列解码器/位线驱动器1006，以用于向和从nand存储器阵列1001传输数据。本文(例如，在图3和图4中)公开的用于功率泄漏阻断的电路可以为电压生成器1010提供电压生成。用于功率泄漏阻断的电路也可以用于在存储器设备的其他部分或不是存储器设备的其他设备中生成电压，这些用例是作为示例和说明提供的，而不是作为限制。
[0073]
根据本公开的一个方面，一种用于功率泄漏阻断的电路可以包括电压生成电路，该电压生成电路包括在负输入处连接到参考电压并且向第一晶体管的栅极提供输出的放大器。第一晶体管的漏极电压可以反馈至放大器的正输入。电压生成电路可以在第一晶体管的源极处接收第一电压。电压生成电路可以在第一晶体管的漏极处提供第二电压。该电路还可以包括晶体管对。该晶体管对可以包括第二晶体管和第三晶体管。该晶体管对的相应衬底可以连接到第一晶体管的衬底。该晶体管对的栅极可以根据第一电压和第二电压之间的比较来控制，使得一次仅导通该晶体管对中的一个。
[0074]
在一些实施方式中，该电路还可以包括比较器电路，该比较器电路被配置为比较由第一电压引起的第一偏置电压和由第二电压引起的第二偏置电压，并且当第一电压较高时输出第一电压，并且当第二电压较高时输出第二电压。该晶体管对的栅极可以由比较器电路的输出控制。
[0075]
在一些实施方式中，该电路还可以包括泄漏跟踪偏置生成器电路，该泄漏跟踪偏置生成器电路被配置为跟踪第一晶体管的泄漏电流并且基于第一电压和第二电压生成第一偏置电压和第二偏置电压。
[0076]
在一些实施方式中，比较器电路可以被配置为生成单个输出信号。该电路还可以包括在比较器电路和该晶体管对中的一个的栅极之间的反相器。反相器的反相侧可以连接到该晶体管对中的所述一个的栅极，并且反相器的源侧可以连接到该晶体管对中的另一个的栅极。
[0077]
在一些实施方式中，该电路还可以包括电压选择电路，该电压选择电路被配置为基于第一电压和第二电压来给出控制电压。该晶体管对的栅极的控制可以基于控制电压。
[0078]
在一些实施方式中，电压选择电路可以包括四个p沟道金属氧化物半导体(pmos)晶体管和两个n沟道金属氧化物半导体(nmos)晶体管。
[0079]
在一些实施方式中，两个nmos晶体管的相应漏极可以连接到地，并且两个nmos晶体管的相应栅极可以彼此连接。
[0080]
在一些实施方式中，两个nmos晶体管的源极可以连接到四个pmos晶体管中的两个的相应漏极。两个pmos晶体管可以包括第一pmos晶体管和第二pmos晶体管。第一pmos晶体管的源极可以被供应第一电压，并且第二pmos晶体管的源极可以被供应第二电压。
[0081]
在一些实施方式中，四个pmos晶体管还可以包括第三pmos晶体管和第四pmos晶体管。第三pmos晶体管可以具有耦合到第一pmos晶体管的栅极的栅极和漏极。第四pmos晶体管可以具有耦合到第二pmos晶体管的栅极的栅极和漏极。第三pmos晶体管的源极可以被供应第一电压。第四pmos晶体管的源极可以被供应第二电压。
[0082]
在一些实施方式中，该电路还包括被配置为模仿第一晶体管中的泄漏电流的电阻器。电阻可以耦合在地与第三pmos晶体管和第四pmos晶体管的漏极之间。
[0083]
在一些实施方式中，第二pmos晶体管的漏极和第二pmos晶体管的源极之间的节点可以包括电压选择电路的输出。该晶体管对的栅极的控制可以基于该节点处的控制电压。
[0084]
在一些实施方式中，信号对生成电路可以被配置为从电压选择电路接收控制电压并且生成分别连接到第二晶体管和第三晶体管的栅极的一对信号电压。
[0085]
在一些实施方式中，当第一电压大于第二电压时，该对信号电压可以被配置为导通第二晶体管和关断第三晶体管，并且当第一电压低于第二电压时，该对信号电压可以被配置为关断第二晶体管并且导通第三晶体管。
[0086]
在一些实施方式中，信号对生成电路可以包括四个晶体管，包括第五pmos晶体管、第六pmos晶体管、第三nmos晶体管和第四nmos晶体管。
[0087]
在一些实施方式中，第五pmos晶体管和第六pmos晶体管的源极可以彼此连接，并且第三nmos晶体管和第四nmos晶体管的漏极可以连接到地。
[0088]
在一些实施方式中，第五pmos晶体管的漏极可以连接到第三nmos晶体管的源极，并且第六pmos晶体管的漏极可以连接到第四nmos晶体管的源极。
[0089]
在一些实施方式中，信号对生成电路的第一输出可以取自第六pmos晶体管的漏极和第四nmos晶体管的源极之间的节点。第一输出可以连接到第三晶体管的栅极。
[0090]
在一些实施方式中，信号对生成电路的第二输出可以取自第四nmos晶体管的栅极。第二输出可以连接到第二晶体管的栅极。
[0091]
根据本公开的另一方面，一种电路可以包括具有第一晶体管的低压降调节器。低压降调节器被配置为基于第一电压生成第二电压。该电路还可以包括晶体管对，即第二晶体管和第三晶体管，该晶体管对的相应衬底连接到第一晶体管的衬底。该晶体管对的栅极可以根据第一电压和第二电压之间的比较来控制，使得一次仅导通该晶体管对中的一个。
[0092]
在一些实施方式中，该电路还可以包括比较器电路，该比较器电路被配置为比较由第一电压引起的第一偏置电压和由第二电压引起的第二偏置电压，并且当第一电压较高时输出第一电压，并且当第二电压较高时输出第二电压。该晶体管对的栅极可以由比较器电路的输出控制。
[0093]
在一些实施方式中，该电路还可以包括电压选择电路，该电压选择电路被配置为
基于第一电压和第二电压来给出控制电压。该晶体管对的栅极的控制可以基于控制电压。
[0094]
在一些实施方式中，该电路还可以包括信号对生成电路，该信号对生成电路被配置为从电压选择电路接收控制电压并生成分别连接到第二晶体管和第三晶体管的栅极的信号电压对。
[0095]
根据本公开的另一方面，一种用于功率泄漏阻断的方法可以包括向放大器的负输入提供参考电压。该方法还可以包括将放大器的输出提供给第一晶体管的栅极。该方法还可以包括将第一晶体管的漏极电压反馈到放大器的正输入。该方法可以另外包括在第一晶体管的源极处接收第一电压。该方法还可以包括在第一晶体管的漏极处供应第二电压。该方法还可以包括使用包括第二晶体管和第三晶体管的晶体管对来阻断跨晶体管的泄漏电流，其中该晶体管对的相应衬底连接到第一晶体管的衬底。该方法另外可以包括根据第一电压和第二电压之间的比较来控制该晶体管对的栅极，使得一次仅导通该晶体管对中的一个。
[0096]
根据本公开的另一个方面，一种存储器设备可以包括用于存储数据的nand存储器阵列。存储器设备还可以包括耦合到nand存储器阵列并包括电压生成电路的外围电路。电压生成电路可以包括具有第一晶体管的低压降调节器。低压降调节器可以被配置为基于第一电压生成第二电压。低压降调节器还可以包括晶体管对，该晶体管对包括第二晶体管和第三晶体管，并且该晶体管对的相应衬底连接到第一晶体管的衬底。该晶体管对的栅极可以根据第一电压和第二电压之间的比较来控制，使得一次仅导通该晶体管对中的一个。
[0097]
特定实施方式的前述描述可以容易地被修改和/或改编以用于各种应用。因此，基于本文提出的教导和指导，这样的改编和修改旨在处于所公开的实施方式的等同物的含义和范围内。
[0098]
本公开的广度和范围不应由任何上述示例性实施方式来限制，而应仅根据所附权利要求及其等同物来限定。