半导体结构和形成半导体器件的方法与流程

1.本技术的实施例涉及半导体结构和形成半导体器件的方法。


背景技术：

2.半导体集成电路(ic)工业经历了指数级增长。ic材料和设计中的技 术进步已经产生了多代ic，其中每一代都具有比上一代更小且更复杂的电 路。在ic发展的过程中，功能密度(即，每芯片面积的互连器件的数量) 普遍增加，而几何尺寸(即，可以使用制造工艺产生的最小组件(或线)) 已经减小。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本 来提供益处。这种缩小也增加了处理和制造ic的复杂性，并且为了实现这 些进步，需要在ic处理和制造中进行类似的发展。
3.例如，已经努力引入多栅极器件，以通过增加栅极
‑
沟道耦合、减小截 止状态电流以及减小短沟道效应(sce)来改善栅极控制。一种这样的多 栅极器件是纳米片器件，诸如全环栅(gaa)晶体管，它的栅极结构在它 的提供至所有侧上的沟道区域的访问的水平沟道区域周围延伸。纳米片晶 体管与传统的互补金属氧化物半导体(cmos)工艺兼容，允许它们积极 缩小尺寸，同时保持栅极控制并且减轻sce。但是，传统的纳米片器件难 以控制它的阈值电压(vt)，这是由于诸如较小的耗尽区域和较小的沟道 体积以及由重掺杂引起的迁移率降低的问题。因此，虽然传统的纳米片器 件通常已经足以满足它们的预期目的，但是它们不是在每个方面都令人满 意。


技术实现要素：

4.本技术的一些实施例提供了一种形成半导体器件的方法，包括：提供 衬底，所述衬底具有设置在所述衬底上方的多个第一半导体层和多个第二 半导体层，其中，所述第一半导体层和所述第二半导体层具有不同的材料 成分，并且在垂直方向上相对于彼此交替设置；图案化所述第一半导体层 和所述第二半导体层以形成第一鳍和第二鳍；从所述第一鳍和所述第二鳍 去除所述第一半导体层，从而使得所述图案化的第二半导体层的第一部分 成为所述第一鳍中的第一悬浮纳米结构，并且使得所述图案化的第二半导 体层的第二部分成为所述第二鳍中的第二悬浮纳米结构；将阈值修改杂质 掺杂至所述第一鳍的所述第一悬浮纳米结构中；在所述第一鳍上方形成第 一栅极堆叠件，其中，所述第一栅极堆叠件的部分包裹所述第一悬浮纳米 结构，从而形成具有第一阈值电压的第一晶体管；以及在所述第二鳍上方 形成第二栅极堆叠件，其中，所述第二栅极堆叠件的部分包裹所述第二悬 浮纳米结构，从而形成具有比所述第一阈值电压大的第二阈值电压的第二 晶体管。
5.本技术的另一些实施例提供了一种形成半导体器件的方法，包括：在 第一鳍中形成多个第一悬浮层，并且在第二鳍中形成多个第二悬浮层，其 中，所述第一悬浮层和所述第二悬浮层包括相同的第一半导体材料；实施 第一蚀刻工艺以同时去除所述第一悬浮层和所述第二悬浮层的部分，从而 减小所述第一悬浮层和所述第二悬浮层的厚度；实施第二蚀刻工艺以去除 所述第二悬浮层的额外部分而不蚀刻所述第一悬浮层，从而进一步减小
所 述第二悬浮层的厚度；以及形成分别接合所述第一悬浮层和所述第二悬浮 层的第一栅极堆叠件和第二栅极堆叠件。
6.本技术的又一些实施例提供了一种半导体结构，包括：衬底；第一鳍， 设置在所述衬底上，所述第一鳍包括彼此垂直堆叠的多个第一悬浮纳米结 构；第一栅极堆叠件，接合所述第一悬浮纳米结构；第二鳍，设置在所述 衬底上，所述第二鳍包括彼此垂直堆叠的多个第二悬浮纳米结构；以及第 二栅极堆叠件，接合所述第二悬浮纳米结构，其中，所述第一悬浮纳米结 构的中间部分中的锗的浓度比所述第二悬浮纳米结构的中间部分中的锗的 浓度高。
附图说明
7.当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方 面。需要强调，根据工业中的标准实践，各个部件未按比例绘制。实际上， 为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
8.图1a、图1b和图1c是根据本发明的各个方面的形成半导体器件的 方法的流程图。
9.图2、图13和图23是根据本发明的各个方面提供的半导体结构的立 体图。
10.图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图 14、图15、图16、图17、图18、图19、图20、图21、图22、图24、图 25、图26、图27、图28、图29、图30、图31和图32是根据本发明的一 些实施例的根据图1a至图1c中的相应的方法构造的处于各个制造阶段的 半导体器件的截面图。
具体实施方式
11.以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或 实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅 是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者 上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并 且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得 第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实 例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本 身不指示所讨论的各个实施例和/或配置之间的关系。
12.此外，在以下本发明中，在另一部件上、连接至和/或耦接至另一部件 的部件的形成可以包括其中部件以直接接触的形式形成的实施例，并且可 以包括其中可以在部件之间介入额外部件从而使得部件可以不直接接触的 实施例。此外，使用例如“下部”、“上部”、“水平”、“垂直”、“在
…ꢀ
之上”、“在
…
上方”、“在
…
下方”、“在
…
之下”、“向上”、“向 下”、“顶部”、“底部”等空间相对术语以及它们的衍生词(例如，“水 平地”、“向下地”、“向上地”等)以易于理解本发明的一个部件与另 一部件的关系。空间相对术语旨在包括部件的器件的不同方位。此外，当 用“约”、“大约”等描述数值或数值范围时，该术语旨在涵盖在包括数 值的合理范围内的数值，诸如在数值的 /
‑
10％内或本领域技术人员所理解 的其他值。例如，术语“约5nm”涵盖从4.5nm至5.5nm的尺寸范围。
13.本发明总体上涉及半导体器件及其形成方法。更具体地，本发明涉及 纳米片器件(例如，全环栅(gaa)器件)中的阈值电压(vt)调节。
14.纳米片器件包括具有形成在沟道区域的四侧上(例如，围绕沟道区域 的部分)的它的栅极结构或它们的部分的任何器件。首先应该理解，纳米 片器件的沟道区域可以由沟道构件形成，诸如纳米片以及纳米线、纳米棒 和/或其它合适的结构。在一些实施例中，纳米片器件的沟道区域具有垂直 间隔的多个水平纳米线、纳米片和/或纳米棒，使得纳米片器件成为堆叠的 水平纳米片器件。沟道构件由于它们的纳米级尺寸也可以称为纳米结构(或 悬浮纳米结构)。本文提出的纳米片器件包括p型金属氧化物半导体纳米 片器件或n型金属氧化物半导体纳米片器件。此外，纳米片器件具有与单 个、连续的栅极结构或多个栅极结构相关联的一个或多个沟道(例如，纳 米线)。本领域普通技术人员可以认识到可以从本发明的方面中受益的半 导体器件的其它实例。
15.本文介绍的是用于实现具有位于两个靠近的鳍上的垂直堆叠的n型沟 道和p型沟道的n型和p型晶体管的纳米片器件的实施例，其通常称为使 用互补和对称的p型和n型晶体管对的互补金属氧化物半导体场效应晶体 管(mosfet)。由gaa器件实现的互补mosfet在许多集成电路(ic) 中是有用的，但是随着器件尺寸的缩小，一些制造方法会遇到各种问题。 例如，用于互补晶体管对中的p型晶体管的阈值电压调节变得困难，这是 由于诸如较小的耗尽区域和较小的沟道体积以及由重掺杂引起的迁移率降 低的问题。类似地，如何在不同区域(例如，低vt(lvt)区域、标准vt (svt)区域和/或高vt(hvt)区域)中实现用于p型晶体管的不同的阈 值电压仍然是挑战。一些方法需要复杂的金属功函结构以调节用于p型晶 体管的阈值电压。但是，这样的方法通常增加了工艺的难度(例如，难以 在高高宽比的栅极沟槽中沉积复杂的金属功函层)并且导致缺陷。
16.本发明通过提供在多个鳍上形成纳米片晶体管的改善的方法来解决以 上问题。根据一些实施例，在形成用于n型gaa晶体管的第一鳍的悬浮纳 米结构和用于p型gaa晶体管的第二鳍的悬浮纳米结构之后，方法将阈值 修改杂质注入至p型gaa晶体管的悬浮纳米结构中。在一些实施例中，阈 值修改杂质是锗(ge)。注入阈值修改杂质在p型沟道内形成独特的分布。 此外，可以修整用于p型gaa晶体管的悬浮纳米结构的临界尺寸(cd)， 以调整阈值电压。可以结合cd修整和阈值修改杂质掺杂以实现更宽的阈 值电压调节范围。本发明的实施例中的各种方法可以应用于ic中的每个p 型fet区域以实现相同的阈值电压调整，或应用于具体的p型fet区域以 在不同区域(诸如形成lvt区域、svt区域和/或hvt区域)中实现多个阈 值电压。因此，可以利用简化的制造工艺来实现p型gaa晶体管中的阈值 电压调节。
17.图1a是根据本发明的各个方面的形成半导体器件200(也称为器件200) 的方法100的流程图。方法100仅仅是实例，并不旨在将本发明限制在权 利要求中明确叙述的范围之外。可以在方法100之前、期间和之后提供额 外的操作，并且对于该方法的额外的实施例，可以替换、消除或移动所描 述的一些操作。下面结合图2至图12描述方法100的一些实施例。图2是 器件200的立体图。图3至图12是器件200的沿图2所示的a
‑
a切线和 b
‑
b切线的截面图(并排列出)，其沿晶体管的纵向方向(在y
‑
z平面中) 穿过相应的沟道区域。图12中也描绘了沿器件200的额外的p型gaa晶 体管的纵向方向穿过沟道区域的截面图。
18.在操作102中，方法100(图1a)提供包括第一器件结构206a和第二 器件结构206b的器件200，如图2所示。器件结构206a和206b的每个包 括衬底208、隔离结构210、包括垂直堆叠的交替半导体层220和222(也 称为堆叠鳍212a或212b)的鳍212a或212b以及接合堆叠
鳍212a和212b 的伪栅极结构216。如下面更详细解释的，示例性n型gaa晶体管将由第 一器件结构206a形成，并且示例性p型gaa晶体管将由第二器件结构206b 形成。提供器件200是为了说明的目的，并不一定将本发明的实施例限制 为任何数量的器件、任何数量的区域或者结构或区域的任何配置。此外， 器件200是在处理ic或它的部分期间制造的中间器件，可以包括：静态随 机存取存储器(sram)和/或逻辑电路；无源组件，诸如电阻器、电容器 和电感器；以及有源组件，诸如p型场效应晶体管(pfet)、n型fet(nfet)、 多栅极fet(诸如finfet)、金属氧化物半导体场效应晶体管(mosfet)、 互补金属氧化物半导体(cmos)晶体管、双极晶体管、高压晶体管、高 频晶体管、其它存储器单元和它们的组合。
19.在一些实施例中，衬底208包括硅。可选地或额外地，衬底208包括： 另一元素半导体，诸如锗；化合物半导体，诸如碳化硅、砷化镓、磷化镓、 磷化铟、砷化铟和/或锑化铟；合金半导体，诸如硅锗(sige)、gaasp、 alinas、algaas、gainas、gainp和/或gainasp；或它们的组合。在一些 实施方式中，衬底208包括一种或多种iii
‑
v族材料、一种或多种ii
‑
iv族 材料或它们的组合。在一些实施方式中，衬底208是绝缘体上半导体衬底， 诸如绝缘体上硅(soi)衬底、绝缘体上硅锗(sgoi)衬底或绝缘体上锗 (goi)衬底。绝缘体上半导体衬底可以使用注氧隔离(simox)、晶圆 接合和/或其它合适的方法来制造。衬底208可以包括根据半导体器件200 的设计要求配置的各个掺杂区域。p型掺杂区域可以包括p型掺杂剂，诸 如硼、铟、其它p型掺杂剂或它们的组合。n型掺杂区域可以包括n型掺 杂剂，诸如磷、砷、其它n型掺杂剂或它们的组合。在一些实施方式中， 衬底208包括利用p型掺杂剂和n型掺杂剂的组合形成的掺杂区域。可以 直接在衬底208上和/或中形成各个掺杂区域，例如，提供p阱结构、n阱 结构、双阱结构、凸起结构或它们的组合。可以实施离子注入工艺、扩散 工艺和/或其它合适的掺杂工艺以形成各个掺杂区域。在一些实施例中，在 n型阱上方形成p型gaa器件和p型finfet器件，而在p型阱上方形成 n型gaa器件和n型finfet器件。器件结构206a和206b的每个可以分 别是n型或p型器件。
20.隔离结构210可以包括氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐 玻璃(fsg)、低k介电材料和/或其它合适的绝缘材料。隔离结构210可 以是浅沟槽隔离(sti)部件。诸如场氧化物、硅的局部氧化(locos) 和/或其它合适的结构的其它隔离结构也是可能的。隔离结构210可以包括 例如具有一个或多个热氧化物衬垫层的多层结构。
21.堆叠鳍212a和212b的每个具有以交错或交替方式的半导体层220和 222的堆叠件(例如，半导体层220设置在半导体层222上方，然后另一 半导体层222设置在半导体层220上方，依此类推)。在一些实施例中， 半导体层220和222交替设置在垂直方向上，形成半导体堆叠件。在各个 实施例中，堆叠件包括任何数量的交替设置的半导体层220和222。在一 些实施例中，半导体层220和222具有不同的厚度。此外，半导体层220 可以从一层至另一层具有不同的厚度，并且半导体层222可以从一层至另 一层具有不同的厚度。在一些实施例中，半导体层220和222的每个的厚 度在几纳米至几十纳米的范围内。在实施例中，每个半导体层220具有在 约5nm至约10nm范围内的厚度，并且每个半导体层222具有在约5nm至 约10nm范围内的厚度。
22.两种类型的半导体层220和222具有不同的成分。在各个实施例中， 半导体层222具有提供与半导体层220不同的氧化速率和/或不同的蚀刻选 择性的成分。在实施例中，半导体层222包括硅锗(si1‑
x
ge
x
)，而半导体 层220包括硅(si)。在实施例中，每个半导体层
220是未掺杂的硅或基 本不含掺杂剂(即，具有约0cm
‑3至约1
×
10
17
cm
‑3的非本征掺杂剂浓度)， 其中当形成(例如，硅的)半导体层220时，不实施有意掺杂。可选地， 有意掺杂每个半导体层220。在实例中，半导体层220由掺杂有p型掺杂 剂(诸如硼(b)、铝(al)、铟(in)和镓(ga))或n型掺杂剂(诸如 磷(p)、砷(as)、锑(sb))的硅制成。在一些实施例中，每个半导体 层222是包括摩尔比为小于50％(x＜0.5)的ge的si1‑
x
ge
x
。例如，ge包 括摩尔比为si1‑
x
ge
x
的半导体层222的约15％至约35％。此外，半导体层 222可以在它们之间包括不同的成分，并且半导体层220可以在它们之间 包括不同的成分。
23.在各个实施例中，半导体层220和222中的任一个包括其它材料，诸 如化合物半导体(例如，碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或 锑化铟)或合金半导体(例如，gaasp、alinas、algaas、ingaas、gainp 和/或gainasp)或它们的组合。可以基于提供不同的氧化速率和/或蚀刻选 择性来选择半导体层220和222的材料。半导体层220和222可以是掺杂 的或未掺杂的，如以上所讨论。
24.在一些实施例中，半导体层220和222从衬底208的顶面逐层外延生 长。在实例中，半导体层220和222的每个通过分子束外延(mbe)工艺、 化学汽相沉积(cvd)工艺(诸如金属有机cvd(mocvd)工艺)和/ 或其它合适的外延生长工艺来生长。在外延生长期间，衬底208的晶体结 构向上延伸，产生具有与衬底208相同的晶体取向的半导体层220和222。
25.堆叠鳍212a和212b可以通过在衬底208上方外延生长半导体层220 和222来形成，并且然后通过任何合适的方法来图案化以形成单独的堆叠 鳍212a和212b。例如，可以使用包括双重图案化或多重图案化工艺的一种 或多种光刻工艺来图案化堆叠鳍212a和212b。通常，双重图案化或多重图 案化工艺结合光刻和自对准工艺，从而允许创建例如间距小于使用单个、 直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底上方 形成并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层 旁边形成间隔件。然后去除牺牲层，并且然后剩余的间隔件或心轴可以用 于通过蚀刻初始半导体层220、222和衬底208来图案化堆叠鳍212a和212b。 蚀刻工艺可以包括干蚀刻、湿蚀刻、反应离子蚀刻(rie)和/或其它合适 的工艺。在所示的实施例中，堆叠鳍212a和212b在相同方向上纵向延伸 (纵轴平行)。
26.伪栅极结构216保留用于金属栅极堆叠件的区域，并且包括伪界面层 231、伪栅电极232、第一栅极硬掩模层234和第二栅极硬掩模层236。在 堆叠鳍212a和212b的每个的顶面和侧壁表面上方以及隔离结构210的顶 面上方形成伪界面层231。伪界面层231可以包括诸如氧化物层(例如， sio2)或氮氧化物层(例如，sion)的介电材料，并且可以通过化学氧化、 热氧化、原子层沉积(ald)、化学汽相沉积(cvd)和/或其它合适的方 法来沉积。
27.伪栅电极232可以包括多晶硅(poly
‑
si)，并且可以通过诸如低压化 学汽相沉积(lpcvd)和等离子体增强cvd(pecvd)的合适的沉积工 艺来形成。栅极硬掩模层234和236的每个可以包括一层或多层诸如氧化 硅和/或氮化硅的介电材料，并且可以通过cvd或其它合适的方法来形成。 例如，第一栅极硬掩模层234可以包括与伪栅电极232相邻的氧化硅层， 并且第二栅极硬掩模层236可以包括氮化硅层。各个层231、232、234和 236可以通过光刻和蚀刻工艺来图案化。
28.在操作104中，方法100(图1a)在伪栅极结构216的侧壁上方形成 栅极间隔件238，如图3所示。栅极间隔件238可以包括介电材料，诸如 氧化硅、氮化硅、氮氧化硅、碳化硅、其
230a和230b中，去除半导体层220。因此，半导体层220的在沟道区域230a 和230b中的部分悬浮在相应的开口中。因此，在操作110之后，半导体层220也称为悬浮纳米结构220。
33.在实施例中，要去除的半导体层通过选择性湿蚀刻工艺来蚀刻，而具 有不同成分的其它半导体层保持基本不变。在一些实施例中，选择性湿蚀 刻工艺包括氟化氢(hf)或nh4oh蚀刻剂。在半导体层222包括sige并 且半导体层220包括si的实施例中，选择性去除sige层222包括sige氧 化工艺以及随后的sigeo
x
去除。在实例中，sige氧化工艺包括形成并且图 案化各个掩蔽层，从而使得控制氧化至sige层222。在其它实施例中，sige 氧化工艺是选择性氧化，这是由于半导体层220和222的不同的成分。在 一些实例中，通过将器件200暴露于湿氧化工艺、干氧化工艺或它们的组 合来实施sige氧化工艺。之后，通过诸如nh4oh或稀释的hf的蚀刻剂 去除包括sigeo
x
的氧化的半导体层222。半导体层也可以通过选择性干蚀 刻工艺去除，而具有不同成分的其它半导体层保持基本不变。在一些实施 例中，选择性干蚀刻工艺包括氟化氢(hf)、氟化物(f2)、氟化碳(cf
x
)、 基于氢(h2)的蚀刻剂。
34.可以通过金属功函层来设置n型fet的阈值电压。为了实现适当的阈 值电压p型fet，然后方法100继续微调第二器件结构206b的沟道区域 230b，以精细调节要形成的p型fet的阈值电压。沟道区域230b中的微 调包括各个过程和操作，诸如下一步描述的操作112和114。
35.在操作112中，方法100(图1a)在器件200的顶面上形成图案化的 掩模。如图7所示，图案化的掩模覆盖第一器件结构206a并且包括暴露第 二器件结构206b的开口。在一个实施例中，图案化的掩模包括设置在第一 器件结构206a上的硬掩模252(而不是软掩模，诸如图案化的抗蚀剂层)。 在一些实例中，硬掩模252包括氧化硅、氮化硅、氮氧化硅、碳化硅、碳 氮化硅、碳氮氧化硅、其它半导体材料和/或其它介电材料。在实施例中， 硬掩模252具有在约1nm至约40nm的范围内的厚度。硬掩模252通过热 氧化、化学汽相沉积(cvd)、原子层沉积(ald)或任何其它适当的方 法来形成。使用诸如光刻工艺的任何合适的方法来图案化硬掩模252，该 方法可以包括：在硬掩模252上形成抗蚀剂层；通过光刻曝光工艺曝光抗 蚀剂；实施曝光后烘烤工艺；显影光刻胶层以形成暴露硬掩模252的一部 分的图案化的光刻胶层；图案化硬掩模252；以及最终去除图案化的抗蚀 剂层。光刻工艺可以可选地由其它合适的技术替换，诸如电子束写入、离 子束写入、无掩模图案化或分子印刷。
36.在操作114中，方法100(图1a)将阈值修改杂质掺杂至沟道区域230b 中以调整第二器件结构206b的阈值电压。在一些实施例中，阈值修改杂质 包括锗。在一个实例中，在硅材料中形成悬浮纳米结构220的情况下，锗 掺杂剂可以与硅材料形成偶极子。偶极子形成可以用于调节使用悬浮纳米 结构220作为沟道层形成的fet晶体管的阈值电压。在一个实例中，可以 通过控制悬浮纳米结构220中锗浓度的剂量来改变fet晶体管的阈值电压， 其中阈值电压变化的幅度可以与剂量成正比。例如，当要形成的fet晶体 管是p型fet时，锗掺杂剂注入可以减小场效应晶体管的阈值电压，从而 使得更高的剂量使得阈值电压的更大减小。
37.在操作114的一个实施例中，掺杂阈值修改杂质包括锗注入工艺254， 如图8所示。注入工艺可以在约0.5kev和约30kev之间的能量下实施。在 实施例中，注入工艺是基本垂直的注入(例如，垂直于衬底的顶面)。在 实施例中，注入工艺是倾斜注入。倾斜角度可以在约0度和约30度之间。 注入的锗的剂量在约1x10
15
/cm2和约5x10
15
/cm2之间变化，并且p型
fet 的阈值电压可以成比例地降低约10mv至约120mv。锗注入可以在升高的 温度(例如，大于400℃)下实施，以防止在注入期间悬浮纳米结构220 的非晶化。例如，锗注入发生的环境可以加热至大于约450℃的温度，并 且器件200本身(例如，包括衬底208)可以在锗注入期间加热至大于约 400℃的温度。在另一实施例中，掺杂锗包括低温等离子体掺杂工艺，该工 艺将锗离子驱入至悬浮纳米结构220中。在一个实例中，实施等离子体掺 杂工艺，该等离子体掺杂工艺在约2mhz时具有小于约1000w的rf源， 并且在约0.5
‑
10khz时具有小于约10kv的脉冲dc偏置，并且该等离子 体掺杂工艺在约6mtorr至约200mtorr的压力下以及在小于约100℃的温 度下实施。
38.在操作114的又一实施例中，方法200在位于第二器件结构206b中(但 不在第一器件结构206a中的那些)的悬浮纳米结构220的每个的周围形成 半导体层258形成半导体层258，如图9所示。半导体层258包含阈值修 改杂质，并且具有与悬浮纳米结构220不同的成分。在实施例中，半导体 层258包括硅锗(si1‑
x
ge
x
)，而悬浮纳米结构220包括硅(si)。例如， 每个层258是包括摩尔比为约10％至约100％(0.1≤x≤1)的ge的si1‑
x
ge
x
。 在另一实施例中，半导体层258包括锗锡(ge
x
sn1‑
x
)，而悬浮纳米结构220 包括硅(si)。例如，每个层258是包括摩尔比为约10％至约100％(0.1 ≤x≤1)的ge的ge
x
sn1‑
x
。每个层258中的足够量的ge有助于减小第二 器件结构206b中的沟道区域230b的阈值电压。例如，ge可以包括摩尔比 为si1‑
x
ge
x
或ge
x
sn1‑
x
的层258的约60％至约80％。这样的ge范围(结合 随后处理步骤)有效地减小了第二器件结构206b的沟道区域230b的阈值 电压。此外，半导体层258可以在它们之间包括其它不同的成分。
39.仍然参考图9，在一些实施例中，半导体层258从半导体层220的表 面外延生长。例如，每个半导体层258通过mbe工艺、诸如mocvd工 艺的cvd工艺和/或其它合适的外延生长工艺来生长。外延生长方法允许 半导体层258中的材料形成与半导体层220的那些一致的晶格。在一些实 施例中，每个半导体层258是具有基本均匀厚度的共形层。在一个实例中， 每个半导体层258具有约1nm至约4nm的厚度。在一些实施例中，半导体 层258和它的围绕的半导体层220之间的厚度比率为约1:4至约1:2。换句 话说，半导体层258比它的对应半导体层220薄。这样的厚度比率提供用 于阈值调整所需的合适量的锗。
40.如图9所示，每个半导体层220包括在栅极沟槽246中暴露的中间部 分和栅极间隔件238下面的两端部分。中间部分悬浮在间隔中(并且在随 后步骤中由金属栅极堆叠件包裹)，并且端部分由内部间隔件224和栅极 间隔件238接合(例如，围绕或包裹)。在实施例中，因为仅暴露中间部 分，所以仅在中间部分中并且不在悬浮纳米结构220的端部分中外延生长 半导体层258。换句话说，半导体层258仅在栅极接触区域处形成，并且 在栅极间隔件238和内部间隔件224处停止。
41.参考图10，方法100在操作114中进一步从器件200去除图案化的掩 模(例如，硬掩模252)，并且可选地实施退火工艺以将包含在半导体层258中的锗驱入至它们的对应半导体层220中。器件200暴露于包含氮(n)、 磷或其它合适元素的气体。为了避免氧化半导体层252(例如，硅锗或锗 锡)，在一些实施例中，气体不包含氧。调整退火工艺的条件以控制所得 沟道的轮廓和特性。在实例中，退火工艺在约700℃至约1200℃之间的温 度下实施。退火工艺可以实施相对长的时间段，诸如10秒至100秒(称为
ꢀ“
匀热”)，或相对短的时间段，诸如数百毫秒至几秒(例如200毫秒至 2秒)(称为“尖峰”)。
一路迁移至核心)。在一些实施例中，悬浮纳米结构220的边缘部分包括 薄的含锡外层，作为包含ge
x
sn1‑
x
的半导体层258的残余。
45.在操作116中，方法100(图1a)继续分别在第一器件结构206a和第 二器件结构206b的沟道区域230a和230b上方形成栅极堆叠件260a和260b。 栅极堆叠件260a接合n型沟道区域230a，从而在第一器件结构206a上形 成n型gaa晶体管。栅极堆叠件260b接合p型沟道区域230b，从而在第 二器件结构206b上形成p型gaa晶体管。参考图11的实例，栅极堆叠件 230a和230b填充沟道区域中的开口并且包裹悬浮纳米结构220的每个。栅 极堆叠件260a和260b具有类似的结构，但是在一些实施例中，使用不同 的金属和/或不同的层厚度。在本实施例中，栅极堆叠件260a和260b包括 栅极介电层262，该栅极介电层262可以包括开口的内表面上的一层或多 层介电材料，并且直接包裹在悬浮纳米结构220的每个的上方。栅极介电 层262包括诸如氧化硅或氮氧化硅的介电材料，并且通过化学氧化、热氧 化、ald、cvd和/或其它合适的方法来形成。在一些实施例中，栅极介电 层262也包括高k介电层，诸如氧化铪、氧化锆、氧化镧、氧化钛、氧化 钇、钛酸锶、其它合适的金属氧化物或它们的组合；并且通过ald和/或 其它合适的方法形成。栅极堆叠件260a和260b还包括栅极金属层264，该 栅极金属层264可以包括栅极介电层262上方的一个或多个金属功函层以 及金属功函层上方的金属填充层。在一些实施例中，金属功函层是n型金 属功函层或p型金属功函层。n型金属功函层包括选自但不限于钛、铝、 碳化钽、碳氮化钽、氮化硅钽或它们的组合的组的金属。p型金属功函层 包括选自但不限于氮化钛、氮化钽、钌、钼、钨、铂或它们的组合的组的 金属。在一些实施例中，p型或n型金属功函层包括通过cvd、pvd和/ 或其它合适的工艺沉积的多个层。通过利用阈值修改杂质掺杂p型fet的 沟道层，可以精细调节阈值电压，而不需要p型fet中复杂的金属功函结 构。金属填充层包括铝、钨、钴、铜和/或其它合适的材料，并且通过cvd、 pvd、镀和/或其它合适的工艺形成。在一些实施例中，栅极堆叠件260a 和260b包裹垂直堆叠的水平取向的沟道半导体层。因此，器件200是堆叠 的水平全环栅(s
‑
hgaa)器件。在实施例中，在沉积栅极堆叠件之后， 实施cmp工艺以平坦化器件200的顶面。
46.在各个实施例中，方法100可以可选地跳过操作114中的修整工艺， 而不减小第二器件结构206b的p型沟道中的悬浮纳米结构220的厚度和/ 或宽度。因此，p型gaa晶体管中的悬浮纳米结构220的截面面积可以比 n型gaa晶体管中的悬浮纳米结构220的截面面积大。因为p型沟道依赖 于用于导电的空穴(其具有比n型沟道中的电子慢的迁移率)，所以p型 沟道中较大的截面积有助于增加沟道有效宽度，并且因此具有更高的电流 和更好的晶体管性能。
47.在以上的讨论中，方法100(图1a)在操作114中可以将阈值修改杂 质(例如，锗)全局掺杂至器件200中的所有p型区域。可选地，方法100 在操作114中可以将阈值修改杂质掺杂至选择性p型区域中，以在p型fet 之间产生阈值电压差。器件200可以具有不同阈值电压的两个或更多个区 域，诸如至少标准阈值电压(svt)区域和低阈值电压(lvt)区域。在图 12的实例中，用于形成n型fet的第一器件结构206a和用于形成第一p 型fet的第二器件结构206b位于svt区域中。在图12中也描绘了用于在 lvt区域中形成第二p型fet的第三器件结构206c。与位于svt区域中的 晶体管相比，位于lvt区域中的晶体管具有较低的阈值电压并且操作更快。 因此，lvt区域中的晶体管可以适用于高速应用。方法100(图1a)在操 作
112中可以相应地形成覆盖具有暴露第三器件结构206c的开口的第一器 件结构206a和第二器件结构206b的硬掩模252。因此，掺杂工艺(例如， 锗注入、低温等离子体掺杂或含锗的外延层生长和退火驱入)限于第三器 件结构206c的沟道区域230c。因此，不调整形成在第二器件结构206b上 的第一p型fet的阈值电压，而形成在第三器件结构206c上的第二p型 fet的阈值电压具有比形成在第二器件结构206b上的第一p型fet低的 阈值电压。
48.仍然参考图12，在又一实施例中，方法100(图1a)在操作114中可 以包括两个杂质掺杂工艺。硬掩模252可以首先覆盖具有暴露第二器件结 构206b的沟道区域230b和第三器件结构206c的沟道区域230c的开口的 第一器件206a。方法100在操作114中实施将总剂量的部分掺杂至沟道区 域230b和230c中的第一杂质掺杂工艺。随后，形成新的硬掩模以覆盖具 有暴露第三器件结构206c的开口的第一器件206a和第二器件206b。然后， 方法100在操作114中实施将总剂量的剩余部分掺杂至沟道区域230c中的 第二杂质掺杂工艺。例如，如果要输送的总剂量是2x10
15
/cm2，则第一杂 质掺杂工艺可以用于将1x10
15
/cm2的锗剂量输送至器件200上的全局所有p 型fet区域中，并且第二杂质掺杂工艺可以用于仅输送1x10
15
/cm2的锗剂 量至lvt区域。以这种方式，形成的所有p型fet将具有减小的阈值电压， 而由于较高的接收剂量，lvt区域中的p型fet具有较低的vt。
49.现在注意力转至方法300。图1b示出了根据本发明的各个方面的方法 300的流程图。在整个本发明中，类似的参考标号在成分和形成方面表示 相同的部件。如果已经结合方法100描述了类似的细节，则可以简化或省 略方法300中的操作的一些细节。方法300仅仅是实例，并不旨在将本发 明限制在权利要求中明确叙述的范围之外。可以在方法300之前、期间和 之后提供额外的操作，并且对于该方法的额外的实施例，可以替换、消除 或四处移动所描述的一些操作。下面结合图13至图22描述方法300的一 些实施例。图13是器件200的立体图。图14至图22是器件200的沿图 13所示的b
‑
b切线和c
‑
c切线的截面图(并排列出)，其沿p型晶体管的 纵向方向(在y
‑
z平面中)穿过相应的沟道区域。图22中也描绘了沿器件 200的额外的p型晶体管的纵向方向穿过沟道区域的截面图。
50.在操作302中，方法300(图1b)提供了包括不同阈值电压的两个或 更多个区域的器件200，诸如至少标准阈值电压(svt)区域和低阈值电压 (lvt)区域。在图13的实例中，用于形成n型fet的第一器件结构206a 和用于形成第一p型fet的第二器件结构206b位于svt区域中。在图13 中也描绘了用于在lvt区域中形成第二p型fet的第三器件结构206c。如 图13所示，器件结构206a
‑
206c的每个包括衬底208、隔离结构210、每 个包括垂直堆叠的交替半导体层220和222(也称为堆叠鳍212a
‑
212c)的 鳍212a
‑
212c以及接合堆叠鳍212a
‑
212c的伪栅极结构216。因为上面已经 描述了衬底202、隔离结构210、半导体层220和222以及伪栅极结构216， 所以在此省略它们的详细描述。
51.在操作304中，方法300(图1b)在伪栅极结构216的侧壁上方形成 栅极间隔件238，如图14所示(为了简单起见，这里省略了用于形成n型fet的第一器件结构206a的a
‑
a切线)。因为操作304类似于以上描述的 操作104，所以为了简洁，省略它们的详细描述。
52.在操作306中，方法300(图1b)形成内部间隔件224和s/d部件240， 如图15所示。由于在形成腔以在其中沉积内部间隔件224中的横向蚀刻工 艺，横向蚀刻也可以去除半导体层220的一小部分。因此，半导体层220 的端部分的厚度t1比半导体层220的在牺牲栅极结构下面的其它部分的厚 度t0小。因为操作306类似于以上描述的操作106，所以为了简洁省
略它 们的详细描述。
53.在操作308中，方法300(图1b)去除伪栅极堆叠件216以形成栅极 沟槽246，如图16所示。因为操作308类似于以上描述的操作108，所以 为了简洁省略它们的详细描述。
54.在操作310中，方法300(图1b)在暴露的沟道区域中释放悬浮纳米 结构220，如图17所示。因为操作310类似于以上描述的操作110，所以 为了简洁省略它们的详细描述。
55.在操作312中，方法300(图1b)实施修整工艺270，以减小沟道区 域230b和230c中(但不在用于n型fet的沟道区域230a中)的悬浮纳 米结构202的厚度，如图18所示。在修整工艺270之后，沟道区域212b 和212c中的悬浮纳米结构220具有基本相同的尺寸(厚度和/或宽度)。 修整操作使用任何合适的蚀刻工艺，诸如干蚀刻、湿蚀刻和/或rie。在修 整工艺270期间，栅极间隔件238保护其下方的悬浮纳米结构202免于蚀 刻。修整工艺270选择性去除悬浮纳米结构202的与栅极沟槽246垂直对 准的部分，同时留下基本未蚀刻的悬浮纳米结构202的两端部分。悬浮纳 米结构202的中间部分的修整厚度表示为t2。在所示实施例中，悬浮纳米 结构202的直接在栅极间隔件238下面但不被内部间隔件224夹在中间的 一小部分可以仍然保持原始厚度t0，厚度t0比两端部分的厚度t1和中间 部分的修整厚度t2大，诸如大约1nm至约3nm。在各个实施例中，修整 厚度t2可以小于或大于两端部分的厚度t1。在一个实施例中，修整厚度 t2基本等于厚度t1。悬浮纳米结构220的减小的厚度增加了相应沟道区域 中的阈值电压，从而使得悬浮纳米结构的较小的修整厚度t2使得阈值电压 的较大的增加。在一些实施例中，通过按比例修整悬浮纳米结构的中间部 分约1nm至约3nm(t0
‑
t2)可以实现约20mv至约100mv范围内的增加。
56.在操作314中，方法300(图1b)在器件200的顶面上形成图案化的 掩模，诸如以上描述的硬掩模252，如图19所示。图案化的掩模覆盖第三 器件结构206c并且具有暴露第二器件结构206b的开口。因为操作314类 似于以上描述的操作112，所以为了简洁省略它们的详细描述。
57.在操作316中，方法300(图1b)实施第二修整工艺272，以进一步 减小第二器件结构206b的沟道区域230b中的悬浮纳米结构202的厚度， 如图20所示。修整操作使用任何合适的蚀刻工艺，诸如干蚀刻、湿蚀刻和 /或rie。在修整工艺272期间，硬掩模252保护第三器件结构206c中的悬 浮纳米结构202免于蚀刻。修整工艺272选择性去除第二器件结构206b中 的悬浮纳米结构202的与栅极沟槽246垂直对准的额外部分，同时留下基 本未蚀刻的悬浮纳米结构202的两端部分。由于修整工艺272，沟道区域 230b中的悬浮纳米结构202的中间部分的修整厚度进一步减小，表示为t3。 在所示实施例中，悬浮纳米结构202的直接在栅极间隔件238下面但不被 内部间隔件224夹在中间的一小部分可以仍然保持原始厚度t0，t0比两端 部分的厚度t1和中间部分的修整厚度t3大，诸如大约1nm至约4nm。沟 道区域230b中的修整厚度t3比沟道区域230c中的修整厚度t2小约1nm 至约3nm。在各个实施例中，修整厚度t3可以小于或大于两端部分的厚度 t1。在一个实施例中，修整厚度t3基本等于厚度t1。在特定的实例中， 沟道区域230b中的中间部分的修整厚度t3小于端部分的厚度t1，而沟道 区域230c中的中间部分的修整厚度t2大于端部分的厚度t1。因为悬浮纳 米结构的减小的厚度进一步增加了相应沟道区域中的阈值电压，所以形成 在第二器件结构230b上的svt区域中的p型fet具有比形成在第三器件 结构230c上的lvt区域中的p型fet大的阈值电压。在操作316之后， 在合适的蚀刻工艺中除去硬掩模252。
58.在操作318中，方法300(图1)继续在相应的沟道区域上方形成栅极 堆叠件，如图21所示。因为操作318类似于以上描述的操作116，所以为 了简洁省略它们的详细描述。应该指出，由于去除第二器件结构206b的悬 浮纳米结构220的额外部分，栅极堆叠件260b中的栅极金属层264具有比 栅极堆叠件230c中的栅极金属层264大的体积。通过修整p型fet的沟 道层，可以精细调节阈值电压，而不需要p型fet的栅极堆叠件中的复杂 的金属功函结构。
59.参考图22，可选地，器件200可以进一步包括除了svt区域和lvt区 域之外的高阈值电压(hvt)区域以及用于在hvt区域中形成第三p型fet 的第四器件结构206d。因为悬浮纳米结构的减小的厚度进一步增加了对应 场效应晶体管的阈值电压，所以方法300可以对所有三个器件结构 206b
‑
206d实施第一修整工艺270，然后对器件结构206b和206d实施第二 修整工艺272(通过利用图案化的掩模覆盖器件结构206c)，并且随后仅 在hvt区域中对第四器件结构206d实施第三修整工艺274(通过形成另一 图案化的掩模以覆盖器件结构206b
‑
206c)。因此，第四器件结构206d接 收三个修整工艺并且具有最小的厚度，表示为t4。厚度t0、t2、t3和t4 具有关系t0>t2>t3>t4。以这种方式，由于接收至少一个修整工艺，三个 区域中的所有p型fet将具有增加的vt，而由于接收额外的修整工艺和相 应地更小的沟道层厚度，svt区域中的p型fet具有比lvt区域中的p型 fet高的阈值电压，并且由于接收两个额外的修整工艺并且相应地最小的 沟道层厚度，hvt区域中的p型fet具有最高的阈值电压。在一个实施例 中，t1大于t3和t4，但是小于t2。
60.现在注意力转至方法500。图1c示出了根据本发明的各个方面的方法 500的流程图。在整个本发明中，类似的参考标号在成分和形成方面表示 相同的部件。如果已经结合方法100和300描述了类似的细节，则可以简 化或省略方法500中的操作的一些细节。方法500仅仅是实例，并不旨在 将本发明限制在权利要求中明确叙述的范围之外。可以在方法500之前、 期间和之后提供额外的操作，并且对于该方法的额外的实施例，可以替换、 消除或四处移动所描述的一些操作。下面结合图23至图32描述方法500 的一些实施例。图23是器件200的立体图。图24至图32是器件200的沿 图23所示的b
‑
b切线、c
‑
c切线和d
‑
d切线的截面图(并排列出)，其 沿p型晶体管的纵向方向(在y
‑
z平面中)穿过相应的沟道区域。
61.在操作502中，方法500(图1c)提供包括三个不同阈值电压区域的 器件200，即，标准阈值电压(svt)区域、低阈值电压(lvt)区域和高 阈值电压(hvt)区域。在图23的实例中，用于形成n型fet的第一器件 结构206a和用于形成第一p型fet的第二器件结构206b位于svt区域中。 用于形成第二p型fet的第三器件结构206c位于lvt区域中。用于形成 第三p型fet的第四器件结构206d位于hvt区域中。如图23所示，器件 结构206a
‑
206d的每个包括衬底208、隔离结构210、每个包括垂直堆叠的 交替半导体层220和222(也称为堆叠鳍212a
‑
212d)的鳍212a
‑
212d以及 接合堆叠鳍212a
‑
212d的伪栅极结构216。因为上面已经描述了衬底202、 隔离结构210、半导体层220和222以及伪栅极结构216，所以这里省略它 们的详细描述。
62.在操作504中，方法500(图1c)在伪栅极结构216的侧壁上方形成 栅极间隔件238，如图24所示(为了简单起见，这里省略了用于形成n型 fet的第一器件结构206a的a
‑
a切线)。因为操作504类似于以上描述的 操作104，所以为了简洁，省略它们的详细描述。
63.在操作506中，方法500(图1c)形成内部间隔件224和s/d部件240， 如图25所示。由
于在形成凹槽以在其中沉积内部间隔件224中的横向蚀刻 工艺，横向蚀刻也可以去除半导体层220的一小部分。因此，半导体层220 的横向端的厚度t1比半导体层220的在牺牲栅极结构下面的其它部分的厚 度t0小。因为操作506类似于以上描述的操作104，所以为了简洁省略它 们的详细描述。
64.在操作508中，方法500(图1c)去除伪栅极堆叠件216以形成栅极 沟槽246，如图26所示。因为操作508类似于以上描述的操作108，所以 为了简洁省略它们的详细描述。
65.在操作510中，方法500(图1c)在暴露的沟道区域释放悬浮纳米结 构220，如图27所示。因为操作510类似于以上描述的操作108，所以为 了简洁省略它们的详细描述。
66.在操作512中，方法500(图1c)实施修整工艺270，以减小所有三 个沟道区域230b
‑
230d中(但不在用于n型fet的沟道区域230a中)的悬 浮纳米结构220的厚度，如图28所示。在修整工艺270之后，沟道区域 212b
‑
212d中的悬浮纳米结构220具有基本相同的尺寸(厚度和/或宽度)。 修整操作使用任何合适的蚀刻工艺，诸如干蚀刻、湿蚀刻和/或rie。在修 整工艺270期间，栅极间隔件238保护其下方的悬浮纳米结构202免于蚀 刻。修整工艺270选择性去除悬浮纳米结构202的与栅极沟槽246垂直对 准的部分，同时留下基本未蚀刻的悬浮纳米结构202的两端部分。悬浮纳 米结构202的中间部分的修整厚度表示为t2。在所示实施例中，悬浮纳米 结构202的直接在栅极间隔件238下面但不被内部间隔件224夹在中间的 一小部分可以仍然保持原始厚度t0，厚度t0比两端部分的厚度t1和中间 部分的修整厚度t2大，诸如大约1nm至约3nm。在各个实施例中，修整 厚度t2可以小于或大于两端部分的厚度t1。在一个实施例中，修整的厚 度t2基本等于厚度t1。悬浮纳米结构的减小的厚度可以增加场效应晶体 管的阈值电压，从而使得悬浮纳米结构的较小的厚度使得阈值电压的较大 的增加。在一些实施例中，通过按比例修整悬浮纳米结构的中间部分约1nm 至约3nm(t0
‑
t2)可以实现约20mv至约100mv范围内的增加。
67.在操作514中，方法500(图1c)在器件200的顶面上形成图案化的 掩模，诸如硬掩模252，如图29所示。图案化的掩模覆盖第二器件结构206b 和第四器件结构206d，并且具有暴露第三器件结构206c的开口。因为操作 514类似于以上描述的操作112，所以为了简洁省略它们的详细描述。
68.在操作516中，方法500(图1c)将阈值修改杂质掺杂至沟道区域230c 中以调整第三器件结构206c的阈值电压，诸如图30所示。掺杂阈值修改 杂质(例如，锗注入、低温等离子体掺杂或含锗的外延层生长和退火驱入) 限于第三器件结构206c的沟道区域230c。因此，不再进一步调整形成在 svt区域中的第二器件结构206b上的第一p型fet和形成在hvt区域中 的第四器件结构206d上的第三p型fet的阈值电压，而形成在lvt区域 中的第三器件结构206c上的第二p型fet现在具有最低的阈值电压。因为 操作516类似于以上描述的操作114，所以为了简洁省略它们的详细描述。 如以上结合操作114所讨论的，接收阈值修改杂质掺杂的悬浮纳米结构的 中间部分可以在厚度上生长。沟道区域230c中的悬浮纳米结构的中间部分 的厚度(表示为t2’)可以相应地比其他沟道区域230b和230d中的厚度 t2大。方法500在操作516中也可以可选地实施修整操作以将厚度t2
’ꢀ
减小至t2，从而使得所有三个区域中的悬浮纳米结构220基本具有相同的 尺寸。
69.在操作518中，方法500(图1c)实施第二修整工艺272，以进一步 减小hvt区域中的沟道区域230d中的悬浮纳米结构220的厚度，如图31 所示。方法500在操作518中首先形成
图案化的掩模以覆盖具有开口以暴 露第四器件结构206d的第二器件结构206b和第三器件结构206c。然后， 方法500在操作518中实施合适的蚀刻工艺，诸如干蚀刻、湿蚀刻和/或rie， 以从悬浮纳米结构220的在沟道区域230d中的中间部分去除额外部分。因 为操作518类似于以上描述的操作316，所以为了简洁省略它们的详细描 述。由于修整工艺272，悬浮纳米结构202的中间部分的修整厚度进一步 减小，表示为t3。t3小于t2和t2’。与结合方法300(图1b)接收三个 修整工艺的图22中的hvt晶体管中的厚度t4相比，图31中的hvt晶体 管中的厚度t3是由于接收了两个修整工艺，t3大于t4并且具有用于悬浮 纳米结构的较强的机械强度。因为悬浮纳米结构的减小的厚度进一步增加 了相应的沟道区域中的阈值电压，所以形成在第四器件结构230d上的hvt 区域中的p型晶体管因此具有比形成在svt区域中的第二器件结构230b上 的p型晶体管和形成在lvt区域中的第三器件结构230c上的p型晶体管大 的阈值电压。
70.在操作520中，方法500(图1c)继续在相应的沟道区域上方形成栅 极堆叠件，如图32所示。因为操作520类似于以上描述的操作116，所以 为了简洁省略它们的详细描述。应该指出，由于去除第四器件结构206d的 悬浮纳米结构220的额外部分，栅极堆叠件260d中的栅极金属层264具有 比栅极堆叠件230b中的栅极金属层264和栅极堆叠件230c中的栅极金属 层264大的体积。与第二器件结构206b和第四器件结构206d相比，第三 器件结构206c的沟道层也进一步包括阈值修改杂质。通过掺杂阈值修改杂 质并且修整相应的沟道层，可以精细调节阈值电压而不需要p型fet的栅 极堆叠件中的复杂的金属功函结构。
71.在方法100、300或方法500中，可以实施进一步工艺以完成制造器件 200。例如，该方法可以继续在gaa晶体管上方形成配置为连接各个部件 以形成可以包括一个或多个多栅极器件的功能电路的接触开口、接触金属 以及各个接触件、通孔、布线和多层互连部件(例如，金属层和层间电介 质)。
72.虽然不旨在限制，但是本发明的一个或多个实施例为半导体器件及其 形成工艺提供了许多益处。根据一些实施例，利用简化的制造工艺实现p 型gaa fet的阈值电压。在一些实施例中，基于器件性能考虑，p型gaafet的各个阈值电压可以在不同区域中分别精细调节，以形成svt、lvt 和/或hvt fet。此外，本发明的实施例可以集成至现有的cmos制造流程 中，提供改善的工艺窗口。
73.在一个示例性方面，本发明提供形成半导体器件的方法。方法包括： 提供衬底，衬底具有设置在衬底上方的多个第一半导体层和多个第二半导 体层，其中，第一半导体层和第二半导体层具有不同的材料成分，并且在 垂直方向上相对于彼此交替设置；图案化第一半导体层和第二半导体层以 形成第一鳍和第二鳍；从第一鳍和第二鳍去除第一半导体层，从而使得图 案化的第二半导体层的第一部分成为第一鳍中的第一悬浮纳米结构，并且 使得图案化的第二半导体层的第二部分成为第二鳍中的第二悬浮纳米结构； 将阈值修改杂质掺杂至第一鳍的第一悬浮纳米结构中；在第一鳍上方形成 第一栅极堆叠件，其中，第一栅极堆叠件的部分包裹第一悬浮纳米结构， 从而形成具有第一阈值电压的第一晶体管；以及在第二鳍上方形成第二栅 极堆叠件，其中，第二栅极堆叠件的部分包裹第二悬浮纳米结构，从而形 成具有比第一阈值电压大的第二阈值电压的第二晶体管。在一些实施例中， 阈值修改杂质为ge。在一些实施例中，掺杂阈值修改杂质包括：在第一鳍 的第一悬浮纳米结构上形成多个第三半导体层；以及实施退火工艺以将包 含在第三半导体层中的阈值修改
杂质驱入至第一鳍中的第一悬浮纳米结构 中。在一些实施例中，形成第三半导体层包括外延生长第三半导体层的每 个以围绕第一鳍中的对应的第一悬浮纳米结构，并且其中，第三半导体层 具有与第二半导体层不同的材料成分。在一些实施例中，第三半导体层包 括sige和gesn中的一种。在一些实施例中，掺杂阈值修改杂质包括应用 低温等离子体增强掺杂工艺。在一些实施例中，方法还包括：将阈值修改 杂质掺杂至第二鳍的第二悬浮纳米结构中，其中，阈值修改杂质在第一鳍 中的第一悬浮纳米结构中具有比在第二鳍中的第二悬浮纳米结构中高的浓 度。在一些实施例中，将阈值修改杂质掺杂至第一鳍中的第一悬浮纳米结 构中包括：将阈值修改杂质同时首先掺杂至第一鳍的第一悬浮纳米结构和 第二鳍的第二悬浮纳米结构中；以及将阈值修改杂质其次掺杂至第一鳍中 的第一悬浮纳米结构中，但不掺杂至第二鳍中的第二悬浮纳米结构中。在 一些实施例中，方法还包括：在将阈值修改杂质掺杂至第一悬浮纳米结构 中之前，修整第一悬浮纳米结构和第二悬浮纳米结构以减小它们的厚度。 在一些实施例中，方法还包括：在将阈值修改杂质掺杂至第一悬浮纳米结 构中之后，修整第二悬浮纳米结构以进一步减小它们的厚度。
74.在另一示例性方面，本发明提供方法。方法包括：在第一鳍中形成多 个第一悬浮层，并且在第二鳍中形成多个第二悬浮层，其中，第一悬浮层 和第二悬浮层包括相同的第一半导体材料；实施第一蚀刻工艺以同时去除 第一悬浮层和第二悬浮层的部分，从而减小第一悬浮层和第二悬浮层的厚 度；实施第二蚀刻工艺以去除第二悬浮层的额外部分而不蚀刻第一悬浮层， 从而进一步减小第二悬浮层的厚度；以及形成分别接合第一悬浮层和第二 悬浮层的第一栅极堆叠件和第二栅极堆叠件。在一些实施例中，第一栅极 堆叠件和第一悬浮层位于低阈值电压(lvt)区域中，并且第二栅极堆叠件 和第二悬浮层位于标准阈值电压(svt)区域中。在一些实施例中，方法还 包括：将杂质掺杂至第一悬浮层中，其中，第二悬浮层基本没有杂质。在 一些实施例中，第一栅极堆叠件和第一悬浮层位于低阈值电压(lvt)区域 中，并且第二栅极堆叠件和第二悬浮层位于高阈值电压(hvt)区域中。在 一些实施例中，将杂质掺杂至第一悬浮层中包括：在第一悬浮层上外延生 长多个第三层，其中，第三层包括与第一半导体材料不同的第二半导体材 料；以及驱入第二半导体材料中包含的杂质从第三层迁移至第一悬浮层中。 在一些实施例中，方法还包括：在第三鳍中形成多个第三悬浮层，其中， 第三悬浮层包括第一半导体材料；以及实施第三蚀刻工艺以去除第三悬浮 层的部分而不蚀刻第一悬浮层和第二悬浮层，其中，第一蚀刻工艺和第二 蚀刻工艺也去除第三悬浮层的其它部分，其中，在实施第三蚀刻工艺之后， 第一悬浮层比第二悬浮层厚，并且第二悬浮层比第三悬浮层厚。
75.在又一示例性方面，本发明提供了半导体结构。半导体结构包括：衬 底；第一鳍，设置在衬底上，第一鳍包括彼此垂直堆叠的多个第一悬浮纳 米结构；第一栅极堆叠件，接合第一悬浮纳米结构；第二鳍，设置在衬底 上，第二鳍包括彼此垂直堆叠的多个第二悬浮纳米结构；以及第二栅极堆 叠件，接合第二悬浮纳米结构，其中，第一悬浮纳米结构的中间部分中的 锗的浓度比第二悬浮纳米结构的中间部分中的锗的浓度高。在一些实施例 中，第一悬浮纳米结构的中间部分中的锗的浓度比第一悬浮纳米结构的两 端部分中的锗的浓度高。在一些实施例中，第一悬浮纳米结构的中间部分 的厚度比第二悬浮纳米结构的中间部分的厚度大。在一些实施例中，第二 悬浮纳米结构的中心部分的厚度比第二悬浮纳米结构的两端部分的厚度小。
76.上面概述了若干实施例的特征，使得本领域普通技术人员可以更好地 理解本发明的方面。本领域普通技术人员应该理解，它们可以容易地使用 本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和 /或实现相同优势的其它工艺和结构。本领域普通技术人员也应该意识到， 这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神 和范围的情况下，本文中它们可以做出多种变化、替换以及改变。