FinFET器件及其形成方法与流程

finfet器件及其形成方法
技术领域
1.本公开涉及finfet器件及其形成方法。


背景技术：

2.半导体器件用于各种电子应用中，例如，个人计算机、手机、数码相机和其他电子设备。通常通过以下方式来制造半导体器件：在半导体衬底之上依次沉积材料的绝缘层或电介质层、导电层和半导体层，并使用光刻来图案化各种材料层以在其上形成电路组件和元件。
3.半导体工业通过不断减小最小特征尺寸来继续提高各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多的组件集成到给定区域中。但是，随着最小特征尺寸的减小，出现了应当解决的其他问题。


技术实现要素：

4.本公开的一个实施例提供了一种半导体器件，包括：衬底；第一隔离结构和第二隔离结构，在所述衬底之上；半导体鳍，在所述衬底之上并且在所述第一隔离结构和所述第二隔离结构之间，所述半导体鳍的顶表面高于所述第一隔离结构的顶表面和所述第二隔离结构的顶表面；以及第三隔离结构，延伸穿过所述半导体鳍并且在所述第一隔离结构和所述第二隔离结构之间，所述第三隔离结构包括：第一电介质材料；以及第二电介质材料，在所述第一电介质材料之上，其中，所述第一电介质材料与所述第二电介质材料之间的界面低于所述第一隔离结构的顶表面和所述第二隔离结构的顶表面。
5.本公开的另一实施例提供了一种半导体器件，包括：衬底；半导体鳍，从所述衬底的顶表面延伸；栅极堆叠，沿着所述半导体鳍的顶表面和侧壁延伸；源极/漏极区域，延伸到所述半导体鳍中、与所述栅极堆叠相邻；以及隔离结构，延伸到所述半导体鳍中、与所述源极/漏极区域相邻，所述源极/漏极区域介于所述隔离结构与所述栅极堆叠之间，所述隔离结构包括：第一电介质材料；以及第二电介质材料，在所述第一电介质材料之上，其中，所述第一电介质材料与所述第二电介质材料之间的界面低于所述半导体鳍的顶表面。
6.本公开的又一实施例提供了一种用于形成半导体器件的方法，包括：在衬底之上形成半导体鳍；在所述半导体鳍之上形成虚设栅极结构；在所述虚设栅极结构的相对侧壁上形成间隔件；去除所述虚设栅极结构以在所述间隔件之间形成沟槽，所述沟槽暴露所述半导体鳍；对所述半导体鳍执行蚀刻工艺以将所述沟槽延伸到所述半导体鳍中；用第一电介质材料填充所述沟槽；对所述第一电介质材料进行回蚀刻；以及在所述沟槽中并且在所述第一电介质材料之上沉积第二电介质材料。
附图说明
7.当结合附图阅读时，根据以下详细描述可以最好地理解本公开的各方面。注意，根据工业中的标准实践，各种特征不是按比例绘制的。实际上，为了讨论的清楚，可以任意增
加或减小各种特征的尺寸。
8.图1以三维视图示出了根据一些实施例的finfet的示例。
9.图2、图3、图4、图5、图6、图7、图8a、图8b、图9a、图9b、图10a、图10b、图10c、图10d、图11a、图11b、图12a、图12b、图13a、图13b、图14a、图14b、图15a、图15b、图16a、图16b、图17a、图17b、图18a、图18b、图19a、图19b、图20a、图20b、图21a、图21b、图22a、图22b、图23a、图23b、图23c、图24a、图24b、图25a、图25b、图26a、图26b、图27a、图27b、图28a、图28b、图29a和图29b是根据一些实施例的制造finfet器件的中间阶段的截面图。
具体实施方式
10.以下公开内容提供了用于实现本发明的不同特征的许多不同实施例或示例。下面描述了组件和布置的特定示例以简化本公开。当然，这些仅是示例，并不旨在进行限制。例如，在下面的描述中，在第二特征上方或之上形成第一特征可包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复参考数字和/或字母。该重复是出于简单和清楚的目的，并且其本身不指示所讨论的各种实施例和/或配置之间的关系。
11.此外，本文可使用空间相对关系术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个元件或特征相对于另外(一个或多个)元件或(一个或多个)特征的关系。这些空间相关术语旨在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可被相应地解释。
12.将针对特定上下文来描述实施例，即，finfet器件及其形成方法。在本文中提出的各种实施例是在使用后栅极(gate
‑
last)工艺形成的finfet器件的背景下讨论的。在其他实施例中，可以使用先栅极(gate
‑
first)工艺。本文讨论的各种实施例允许改善在鳍切割工艺期间形成的沟槽的电介质材料间隙填充性能，减少或避免由于沟槽内的电介质材料中的接缝和/或空隙形成而引起的问题，减少或避免接触插塞之间的短路，并改善器件和良率性能。在一些实施例中，在鳍切割工艺期间形成的沟槽被填充有多种电介质材料。在一些实施例中，沟槽填充工艺可以包括：用第一电介质材料填充沟槽，从沟槽部分地去除第一电介质材料，使得沟槽的上部未填充有电介质材料，以及用第二电介质材料来填充沟槽的上部。第二电介质材料可以与第一电介质材料相同或不同。
13.图1以三维视图示出了根据一些实施例的finfet的示例。finfet包括衬底50(例如，半导体衬底)上的鳍52。隔离区域56布置在衬底50中，并且鳍52在相邻sti区域56上方并从相邻sti区域56之间突出。尽管sti区域56被描述/示出为与衬底50分离，但是如本文所使用的，术语“衬底”可以用于仅指代半导体衬底或包括隔离区域的半导体衬底。另外，尽管鳍52被示出为与衬底50相同的单一连续材料，但是鳍52和/或衬底50可以包括单一材料或多种材料。在此上下文中，鳍52是指在相邻sti区域56之间延伸的部分。
14.栅极电介质层92沿着鳍52的侧壁并在鳍52的顶表面之上，并且栅极电极94在栅极电介质层92之上。源极/漏极区域70被设置在鳍52的相对于栅极电介质层92和栅极电极94的相对侧中。图1还示出了在后面的图中使用的参考截面。截面a
‑
a沿着栅极电极94的纵轴
并且在例如垂直于finfet的外延源极/漏极区域70之间的电流流动方向的方向上。截面b
‑
b垂直于截面a
‑
a，并且沿着鳍52的纵轴并且在例如finfet的外延源极/漏极区域70之间的电流流动的方向上。截面c
‑
c平行于截面a
‑
a，并且延伸穿过finfet的源极/漏极区域70。为了清楚起见，后续附图参考这些参考截面。
15.图2、图3、图4、图5、图6、图7、图8a、图8b、图9a、图9b、图10a、图10b、图10c、图10d、图11a、图11b、图12a、图12b、图13a、图13b、图14a、图14b、图15a、图15b、图16a、图16b、图17a、图17b、图18a、图18b、图19a、图19b、图20a、图20b、图21a、图21b、图22a、图22b、图23a、图23b、图23c、图24a、图24b、图25a、图25b、图26a、图26b、图27a、图27b、图28a、图28b、图29a和图29b是根据一些实施例的制造finfet器件的中间阶段的截面图。图2至图7示出了沿着图1所示的参考截面a
‑
a的截面图，不同在于多个鳍。图8b
‑
29b和图23c是沿着图1所示的参考截面b
‑
b示出的，不同在于多个栅极结构。图10c和图10d是沿着图1所示的参考截面c
‑
c示出的，不同在于多个鳍和多个源极/漏极区域。图8a
‑
29a是分别沿着图8b
‑
29b所示的参考截面a
‑
a示出的。
16.在图2中，设置了衬底50。衬底50可以是半导体衬底，例如体半导体、绝缘体上半导体(soi)衬底等，其可以是掺杂的(例如，掺杂有p型或n型掺杂剂)或未掺杂的。衬底50可以是晶圆，例如硅晶圆。通常，soi衬底是形成在绝缘体层上的半导体材料层。绝缘体层可以是例如掩埋氧化物(box)层、氧化硅层等。绝缘体层被设置在通常为硅或玻璃衬底的衬底上。也可以使用其他衬底，例如多层或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括sige、gaasp、alinas、algaas、gainas、gainp和/或gainasp；或其组合。
17.在一些实施例中，衬底50可以具有n型区域和p型区域(未单独示出)。n型区域用于形成n型器件，例如nmos晶体管(例如，n型finfet)。p型区域用于形成p型器件，例如pmos晶体管(例如，p型finfet)。n型区域可以与p型区域实体分开，并且可以在n型区域和p型区域之间布置任何数量的器件特征(例如，其他有源器件、掺杂区域、隔离结构等)。
18.在图3中，鳍52形成在衬底50中。鳍52是半导体条带。在一些实施例中，可以通过在衬底50中蚀刻沟槽而在衬底50中形成鳍52。该蚀刻可以是任何可接受的蚀刻工艺，例如反应离子蚀刻(rie)、中性束蚀刻(nbe)、其组合等。蚀刻工艺可以是各向异性的。鳍52从衬底50的未图案化部分的上表面50t延伸。衬底50的未图案化部分可以被称为衬底。
19.鳍52可以通过任何适当的方法形成。例如，可以使用一种或多种光刻工艺(包括双图案化或多图案化工艺)来形成鳍52。通常，双图案化工艺或多图案化工艺组合光刻工艺和自对准工艺，允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底之上形成牺牲层并使用光刻工艺将该牺牲层图案化。使用自对准工艺在经图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以将剩余的间隔件用作掩模以形成鳍52。
20.在图4中，绝缘材料54被形成在衬底50之上并且在相邻鳍52之间。绝缘材料54可以是氧化物(例如，氧化硅)、氮化物、其组合等，并且可以通过以下方式而形成：高密度等离子体化学气相沉积(hdp
‑
cvd)、可流动cvd(fcvd)(例如，远程等离子体系统中的基于cvd的材料沉积和后固化以使其转换成另一种材料(例如，氧化物))、其组合等。可以使用通过任何可接受的工艺形成的其他绝缘材料。在所示的实施例中，绝缘材料54是通过fcvd工艺形成
的氧化硅。一旦形成绝缘材料，就可以执行退火工艺。在实施例中，形成绝缘材料54，使得多余的绝缘材料54覆盖鳍52。尽管绝缘材料54被示为单层，但是一些实施例可以利用多层。例如，在一些实施例中，可以首先沿着衬底50和鳍52的表面形成衬里(未示出)。此后，可以在衬里之上形成诸如上述填充材料之类的填充材料。
21.在图5中，对绝缘材料54应用去除工艺，以去除鳍52之上的绝缘材料54的多余部分。在一些实施例中，可以利用平坦化工艺，例如化学机械抛光(cmp)工艺、回蚀刻工艺，其组合等。平坦化工艺暴露鳍52，使得鳍52的顶表面和绝缘材料54的顶表面在平坦化工艺完成之后基本上是水平的或共面的(在工艺变化之内)。
22.在图6中，绝缘材料54(见图5)被凹陷以形成浅沟槽隔离(sti)区域56。绝缘材料54被凹陷，使得鳍52的上部从相邻sti区域56之间突出。此外，sti区域56的顶表面可以具有如图所示的平坦表面、凸表面、凹表面(例如，碟形)或其组合。sti区域56的顶表面可以通过适当的蚀刻而形成为平坦的、凸的和/或凹的。可以使用可接受的蚀刻工艺使sti区域56凹陷，例如对绝缘材料54的材料具有选择性的蚀刻工艺(例如，以比鳍52的材料更快的速率蚀刻绝缘材料54的材料)。例如，可以使用化学氧化物去除，该化学氧化物去除利用采用例如稀氢氟(dhf)酸的适当的蚀刻工艺。
23.参考图2至图6描述的工艺仅是可以如何形成鳍52的一个示例。在一些实施例中，可以通过外延生长工艺来形成鳍。例如，可以在衬底50的顶表面之上形成电介质层，并且可以穿过该电介质层蚀刻沟槽以暴露下面的衬底50。可以在该沟槽中外延生长同质外延结构，并且可以使该电介质层凹陷，使得同质外延结构从电介质层突出以形成鳍。另外，在一些实施例中，异质外延结构可以用于鳍。例如，可以使图5中的鳍52凹陷，并且可以在凹陷的鳍52之上外延生长与鳍52不同的材料。在这样的实施例中，鳍包括凹陷材料以及布置在凹陷材料之上的外延生长材料。在另一实施例中，可以在衬底50的顶表面之上形成电介质层，并且可以穿过该电介质层蚀刻沟槽。然后，可以使用与衬底50不同的材料在沟槽中外延生长异质外延结构，并且可以使电介质层凹陷，使得异质外延结构从电介质层突出以形成鳍。在其中同质外延或异质外延结构被外延生长的一些实施例中，外延生长的材料可以在生长期间被原位掺杂，这可以避免先前和后续的注入，但是原位掺杂和注入掺杂可以一起使用。
24.此外，在衬底的n型区域中外延生长与衬底50的p型区域中的材料不同的材料可能是有利的。在各个实施例中，鳍52的上部可以由硅锗(si
x
ge1‑
x
，其中x可以在0至1的范围内)、碳化硅、纯或基本上纯的锗、iii
‑
v族化合物半导体、ii
‑
vi族化合物半导体等形成。例如，用于形成iii
‑
v族化合物半导体的可用材料包括但不限于inas、alas、gaas、inp、gan、ingaas、inalas、gasb、alsb、alp、gap等。
25.此外，在图6中，可以在鳍52和/或衬底50中形成适当的阱(未示出)。在一些实施例中，可以在衬底50的n型区域中形成p阱，并且可以在衬底50的p型区域中形成n阱。在一些实施例中，在衬底50的n型和p型区域两者中形成p阱或n阱。在具有不同的阱类型的实施例中，可以使用光致抗蚀剂或其他掩模(未示出)来实现衬底50的n型区域和p型区域的不同注入步骤。例如，可以在衬底50的n型区域和p型区域两者中的鳍52和sti区域56之上形成第一光致抗蚀剂。对第一光致抗蚀剂进行图案化以暴露衬底50的p型区域。第一光致抗蚀剂可以通过使用旋涂技术来形成并且可以使用可接受的光刻技术来图案化。一旦第一光致抗蚀剂被图案化，则在衬底50的p型区域中执行n型杂质注入，而第一光致抗蚀剂的剩余部分用作掩
模以基本上防止n型杂质被注入到衬底50的n型区域。n型杂质可以是磷、砷、锑等，以等于或小于10
15
cm
‑2(例如，在约10
12
cm
‑2与约10
15
cm
‑2之间)的剂量注入到该区域中。在一些实施例中，可以以约1kev至约10kev的注入能量来注入n型杂质。在注入之后，例如通过可接受的灰化工艺，然后是湿法清洁工艺，去除第一光致抗蚀剂。
26.在衬底50的p型区域的注入之后，在衬底50的p型区域和n型区域两者中的鳍52和sti区域56之上形成第二光致抗蚀剂。第二光致抗蚀剂被图案化以暴露衬底50的n型区域。第二光致抗蚀剂可以通过使用旋涂技术来形成，并且可以使用可接受的光刻技术来图案化。一旦第二光致抗蚀剂被图案化，则可以在衬底50的n型区域中执行p型杂质注入，而第二光致抗蚀剂的剩余部分用作掩模以基本上防止p型杂质被注入到衬底50的p型区域中。p型杂质可以是硼、bf2、铟等，以等于或小于10
15
cm
‑2(例如，在约10
12
cm
‑2与约10
15
cm
‑2之间)的剂量注入到该区域中。在一些实施例中，可以以约1kev至约10kev的注入能量来注入p型杂质。在注入之后，可以例如通过可接受的灰化工艺，然后是湿法清洁工艺来去除第二光致抗蚀剂。
27.在执行衬底50的n型区域和p型区域的注入之后，可以执行退火工艺以激活注入的p型和/或n型杂质。在一些实施例中，外延鳍的生长材料可以在生长期间被原位掺杂，这可以消除注入，但是原位掺杂和注入掺杂可以一起使用。
28.在图7中，在鳍52上形成虚设电介质层60。虚设电介质层60可以是例如氧化硅、氮化硅、其组合等，并且可以根据可接受的技术来沉积或热生长。随后，在虚设电介质层60之上形成虚设栅极层62。虚设栅极层62可以被沉积在虚设电介质层60之上，并且然后使用例如cmp工艺将其平坦化。虚设栅极层62可以是导电材料，并且可以选自包括以下项的组：非晶硅、多晶硅(polysilicon)、多晶硅锗(poly
‑
sige)、金属氮化物、金属硅化物、金属氧化物、金属及其组合等。可以通过物理气相沉积(pvd)、cvd、溅射沉积或本领域中已知用于沉积导电材料的其他技术来沉积虚设栅极层62。虚设栅极层62可以由与sti区域56的材料相比具有高蚀刻选择性的其他材料制成。注意，仅出于说明目的而将虚设电介质层60示出为仅覆盖鳍52。在一些实施例中，可以沉积虚设电介质层60，使得虚设电介质层60覆盖sti区域56，在虚设栅极层62和sti区域56之间延伸。
29.图8a、图8b、图9a、图9b、图10a、图10b、图10c、图10d、图11a、图11b、图12a、图12b、图13a、图13b、图14a、图14b、图15a、图15b、图16a、图16b、图17a、图17b、图18a、图18b、图19a、图19b、图20a、图20b、图21a、图21b、图22a、图22b、图23a、图23b、图23c、图24a、图24b、图25a、图25b、图26a、图26b、图27a、图27b、图28a、图28b、图29a和图29b示出了根据一些实施例的制造finfet器件中的各种附加步骤。图8a、图8b、图9a、图9b、图10a、图10b、图10c、图10d、图11a、图11b、图12a、图12b、图13a、图13b、图14a、图14b、图15a、图15b、图16a、图16b、图17a、图17b、图18a、图18b、图19a、图19b、图20a、图20b、图21a、图21b、图22a、图22b、图23a、图23b、图23c、图24a、图24b、图25a、图25b、图26a、图26b、图27a、图27b、图28a、图28b、图29a和图29b示出了衬底50的n型区域和p型区域中的任一个中的特征。例如，图8a、图8b、图9a、图9b、图10a、图10b、图10c、图10d、图11a、图11b、图12a、图12b、图13a、图13b、图14a、图14b、图15a、图15b、图16a、图16b、图17a、图17b、图18a、图18b、图19a、图19b、图20a、图20b、图21a、图21b、图22a、图22b、图23a、图23b、图23c、图24a、图24b、图25a、图25b、图26a、图26b、图27a、图27b、图28a、图28b、图29a和图29b中所示的结构可以适用于衬底50的n型区
域和p型区域两者。在附图的文字中描述了衬底50的n型区域和p型区域的结构的差异(如果存在的话)。
30.在图8a和图8b中，对虚设栅极层62(见图7)进行图案化以形成虚设栅极64。可以使用可接受的光刻和蚀刻技术来对虚设栅极层62进行图案化。在一些实施例中，蚀刻技术可以包括一种或多种各向异性蚀刻工艺，例如rie、nbe、其组合等。虚设栅极64覆盖鳍52的沟道区域58。经图案化的掩模的图案可以用于将每个虚设栅极64与相邻的一个虚设栅极64实体分离。虚设栅极64还可以具有与鳍52中的相应一个的纵向方向基本垂直的纵向方向。如下文更详细地描述的，虚设栅极64是牺牲栅极，并且随后被替换栅极所替换。因此，虚设栅极64也可以被称为牺牲栅极。在其他实施例中，一些虚设栅极64未被替换，并且保留在所得到的finfet器件的最终结构中。虚设栅极64具有顶表面，这些顶表面被布置为高于鳍52一个从鳍52的顶表面测量的高度h1。在一些实施例中，高度h1在约90nm与约120nm之间。
31.此外，在图8a和图8b中，可以在虚设栅极64和/或鳍52的暴露表面上形成栅极密封间隔件66。热氧化或沉积以及随后的各向异性蚀刻可以形成栅极密封间隔件66。栅极密封间隔件66可以包括氧化硅、氮化硅、sicn、sioc、siocn、其组合等。在形成栅极密封间隔件66之后，可以执行用于轻掺杂源极/漏极(ldd)区域(未明确示出)的注入。在具有不同器件类型的实施例中，类似于上面在图6中讨论的注入，可以在n型区域之上形成掩膜(例如，光致抗蚀剂)，同时暴露p型区域，并且可以将适当类型(例如，p型)的杂质注入到p型区域中的暴露的鳍52中。然后可以去除掩模。随后，可以在p型区域之上形成掩模(例如，光致抗蚀剂)，同时暴露n型区域，并且可以将适当类型(例如，n型)的杂质注入到n型区域中的暴露的鳍52中。然后可以去除掩模。n型杂质可以是先前讨论的任何n型杂质，并且p型杂质可以是先前讨论的任何p型杂质。轻掺杂源极/漏极区域可以具有从约10
12
cm
‑2至约10
16
cm
‑2的杂质剂量。在一些实施例中，可以以约1kev至约10kev的注入能量来注入适当的杂质。可以使用退火来激活所注入的杂质。
32.在图9a和图9b中，在沿着虚设栅极64的侧壁的栅极密封间隔件66上形成栅极间隔件68。可以通过共形地沉积绝缘材料并随后各向异性地蚀刻该绝缘材料来形成栅极间隔件68。栅极间隔件68的绝缘材料可以包括氧化硅、氮化硅、sicn、sioc、siocn、其组合等。在一些实施例中，栅极间隔件68可以包括多个层(未示出)，使得这些层包括不同的材料。在一些实施例中，栅极间隔件68和栅极密封间隔件66可以包括相同的材料。在其他实施例中，栅极间隔件68和栅极密封间隔件66可以包括不同的材料。
33.注意，以上公开内容总体上描述了形成间隔件和ldd区域的工艺。可以使用其他工艺和顺序。例如，可以利用更少或额外的间隔件，可以利用不同的步骤顺序(例如，可以在形成栅极间隔件68之前不蚀刻栅极密封间隔件66，从而产生“l形”栅极密封间隔件，可以形成和去除间隔件等)。此外，可以使用不同的结构和步骤来形成n型和p型器件。例如，可以在形成栅极密封间隔件66之前形成用于n型器件的ldd区域，而可以在形成栅极密封间隔件66之后形成用于p型器件的ldd区域。
34.在图10a和图10b中，在鳍52中形成外延源极/漏极区域70，以在各个沟道区域58中施加应变，从而改善器件性能。在鳍52中形成外延源极/漏极区域70，使得每个虚设栅极64被布置在外延源极/漏极区域70的各个相邻对之间。在一些实施例中，外延源极/漏极区域70可以延伸到鳍52中。在一些实施例中，栅极间隔件68用于将外延源极/漏极区域70与虚设
栅极64隔开适当的横向距离，使得外延源极/漏极区域70不会使所得到的finfet器件的随后形成的栅极短路。
35.衬底50的n型区域中的外延源极/漏极区域70可以通过以下方式来形成：掩蔽衬底50的p型区域并在衬底50的n型区域中蚀刻鳍52的源极/漏极区域以在鳍52中形成凹槽。然后，在凹槽中外延生长衬底50的n型区域中的外延源极/漏极区域70。外延源极/漏极区域70可以包括任何可接受的材料，例如适合于n型finfet的材料。例如，如果鳍52是硅，则衬底50的n型区域中的外延源极/漏极区域70可以包括在沟道区域58中施加拉伸应变的材料，例如硅、sic、sicp、sip、其组合等。衬底50的n型区域中的外延源极/漏极区域70可以具有从鳍52的相应表面凸起的表面并且可以具有小平面。
36.衬底50的p型区域中的外延源极/漏极区域70可以通过以下方式来形成：掩蔽衬底50的n型区域并在衬底50的p型区域中蚀刻鳍52的源极/漏极区域以在鳍52中形成凹槽。然后，在凹槽中外延生长衬底50的p型区域中的外延源极/漏极区域70。外延源极/漏极区域70可以包括任何可接受的材料，例如适合于p型finfet的材料。例如，如果鳍52是硅，则衬底50的p型区域中的外延源极/漏极区域70可以包括在沟道区域58中施加压缩应变的材料，例如sige、sigeb、ge、gesn、其组合等。衬底50的p型区域中的外延源极/漏极区域70还可以具有从鳍52的相应表面凸起的表面并且可以具有小平面。
37.外延源极/漏极区域70和/或鳍52可以注入有掺杂剂，类似于先前讨论的用于形成轻掺杂源极/漏极区域，然后进行退火的工艺。外延源极/漏极区域70可以具有约10
19
cm
‑3与约10
21
cm
‑3之间的杂质浓度。外延源极/漏极区域70的n型和/或p型杂质可以是先前讨论的任何杂质。在一些实施例中，外延源极/漏极区域70可以在生长期间被原位掺杂。
38.作为用于在衬底50的n型区域和p型区域中形成外延源极/漏极区域70的外延工艺的结果，外延源极/漏极区域的上表面具有横向向外扩展超过鳍52的侧壁的小平面。在这些实施例中，如图10c所示，这些小平面使同一finfet的相邻外延源极/漏极区域70合并。在其他实施例中，如图10d所示，在外延工艺完成之后，相邻外延源极/漏极区域70保持分离。在图10c和图10d所示的实施例中，栅极间隔件68被形成为覆盖鳍52的侧壁的在sti区域56上方延伸的部分，从而阻挡外延生长。在其他实施例中，可以调整用于形成栅极间隔件68的间隔件蚀刻以从鳍52的侧壁去除间隔件材料，从而允许外延生长的区域延伸到sti区域56的表面。
39.在图11a和图11b中，层间电介质(ild)74被沉积在图10a和图10b所示的结构之上。ild 74可以由电介质材料形成，并且可以通过诸如cvd、等离子体增强cvd(pecvd)、fcvd、其组合等之类的任何合适的方法来沉积。电介质材料可以包括磷硅酸盐玻璃(psg)、硼硅酸盐玻璃(bsg)、掺杂硼的磷硅酸盐玻璃(bpsg)、未掺杂的硅酸盐玻璃(usg)、其组合等。还可以使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，蚀刻停止层(esl)72被布置在ild 74与外延源极/漏极区域70和栅极间隔件68之间。esl 72可以包括蚀刻速率与上面的ild 74的材料不同的电介质材料，例如氮化硅、氧化硅、氮氧化硅、其组合等。
40.在图12a和图12b中，可以执行诸如cmp工艺之类的平坦化工艺，以使ild 74的顶表面与esl 72的最顶表面齐平。在执行平坦化工艺之后，在虚设栅极64、ild 74和esl 72之上形成硬掩模层76。在一些实施例中，硬掩模层76可以包括一层或多层氧化硅、sin、sion、其组合等，并且可以使用ald、cvd、pecvd、其组合等来形成。
41.图13a、图13b、图14a、图14b、图15a、图15b、图16a、图16b、图17a和图17b示出了根据一些实施例的在图12a和图12b的结构上执行的鳍切割工艺。在图13a和图13b中，在硬掩模层76上执行图案化工艺以在虚设栅极64a之上的硬掩模层76中形成沟槽78。沟槽78暴露虚设栅极64a。在一些实施例中，使用适当的光刻和蚀刻工艺来图案化硬掩模层76。蚀刻工艺可以包括一种或多种湿法蚀刻工艺、一种或多种干法蚀刻工艺、其组合等。蚀刻工艺可以是各向异性蚀刻工艺。在一些实施例中，用于蚀刻硬掩模层76的蚀刻剂可以包括ch
x
f
y
(其中，x在1与3之间，y在1与3之间，并且x y等于4)、o2、ar、he、其组合等。在一些实施例中，图案化工艺还去除虚设栅极64a的一部分和栅极密封间隔件66的部分。在这样的实施例中，沟槽78在硬掩模层76的底表面下方延伸。在一些实施例中，沟槽78具有倾斜侧壁，使得沟槽78的宽度随着沟槽78朝虚设栅极64a延伸而减小。在一些实施例中，沟槽78具有在硬掩模层76的顶表面处的宽度w1和从硬掩模层76的顶表面测量的深度d1。在一些实施例中，宽度w1在约26nm与约30nm之间。在一些实施例中，深度d1在约35nm与约50nm之间。在一些实施例中，d1/w1的比率在约1.17与约1.92之间。
42.在图14a和图14b中，去除由沟槽78暴露的虚设栅极64a(见图13b)，使得沟槽78朝衬底50延伸并暴露虚设电介质层60。在一些实施例中，通过适当的蚀刻工艺来去除虚设栅极64a。例如，蚀刻工艺可以包括使用(一种或多种)蚀刻剂气体的干法蚀刻工艺，该蚀刻工艺选择性地蚀刻虚设栅极64a的材料而不蚀刻栅极密封间隔件66和虚设电介质层60。在一些实施例中，蚀刻剂气体可以包括cf4、ar、hbr、o2、he、nf3、h2、其组合等。当蚀刻虚设栅极64a时，可以将虚设电介质层60用作蚀刻停止层。在一些实施例中，用于去除虚设栅极64a的蚀刻工艺还可以蚀刻硬掩模层76，使得硬掩模层76的厚度减小。
43.在图15a和图15b中，在去除虚设栅极64a(见图13a和13b)之后，去除虚设电介质层60。在一些实施例中，可以使用一种或多种适当的蚀刻工艺来去除虚设电介质层60，该蚀刻工艺选择性地蚀刻虚设电介质层60，而不蚀刻栅极密封间隔件66和鳍52。适当的蚀刻工艺可以是一种或多种干法蚀刻工艺、一种或多种湿法蚀刻工艺、其组合等。在一些实施例中，用于蚀刻虚设电介质层60的蚀刻剂可以包括cf4、ar、he、其组合等。在一些实施中，用于去除虚设电介质60的蚀刻工艺也可以蚀刻硬掩模层76，使得硬掩模层76的厚度进一步减小。
44.在图16a和图16b中，在去除虚设电介质层60之后，去除鳍52的沟道区域58的暴露部分，使得沟槽78朝衬底50延伸。在一些实施例中，可以使用一种或多种适当的蚀刻工艺来去除鳍52的沟道区域58的暴露部分，该蚀刻工艺选择性地蚀刻鳍52的材料而不蚀刻栅极密封间隔件66和sti区域56。在一些实施例中，通过各向异性干法蚀刻工艺来去除鳍52的沟道区域58的暴露部分。在一些实施例中，使用诸如si
x
cl
y
、o2、hbr、ar、he、其组合等之类的蚀刻剂气体来执行各向异性干法蚀刻工艺。在一些实施例中，在去除鳍52的沟道区域58的暴露部分之后，沟槽78具有从鳍52的顶表面测量的深度d2和从sti区域56的顶表面测量的深度d3。在一些实施例中，深度d2在约20nm与约30nm之间。在一些实施例中，深度d3在约15nm与约25nm之间。在一些实施例中，用于去除鳍52的沟道区域58的暴露部分的蚀刻工艺也可以蚀刻硬掩模层76，使得硬掩模层76的厚度进一步减小。
45.在图17a和图17b中，在去除鳍52的沟道区域58的暴露部分之后，去除鳍52的暴露部分和衬底50的在鳍52的暴露部分下方的部分，使得沟槽78延伸到衬底50中。在一些实施例中，去除工艺可以包括一种或多种适当的蚀刻工艺，其选择性地蚀刻鳍52的材料而不蚀
刻栅极密封间隔件66和sti区域56。在一些实施例中，适当的蚀刻工艺可以包括各向异性干法蚀刻工艺。在一些实施例中，使用诸如o2、hbr、ar、he、其组合等之类的蚀刻剂气体来执行各向异性干法蚀刻工艺。在一些实施例中，在去除鳍52的暴露部分和衬底50的在鳍52的暴露部分下方的部分之后，沟槽78具有从衬底50的上表面50t测量的深度d4、从硬掩模层76的顶表面测量的d5和在硬掩模层76的顶表面处的宽度w2。在一些实施例中，深度d4在约30nm与约50nm之间。在一些实施例中，深度d5在约250nm与约300nm之间。在一些实施例中，宽度w2在约22nm与约26nm之间。在一些实施例中，被定义为深度d5与宽度w2的比率(d5/w2)的沟槽78的纵横比在约9.62与约13.6之间。在一些实施例中，用于去除鳍52的暴露部分和衬底50的在鳍52的暴露部分下方的部分的蚀刻工艺也可以蚀刻硬掩模层76，使得硬掩模层76的厚度进一步减小。
46.此外，在图17a和图17b中，沟槽78将每个鳍52切割成两个不连续部分。如下面更详细描述的，沟槽78被填充有一种或多种电介质材料以电隔离鳍52的不连续部分。因此，由鳍52的不连续部分形成的器件也被电隔离。
47.图18a、图18b、图19a、图19b、图20a、图20b、图21a和图21b示出了根据一些实施例的在沟槽78(见图17a和图17b)上执行的电介质间隙填充工艺。在图18a和图18b中，电介质材料80被沉积在沟槽78(见图17b)中以及硬掩模层76之上。在一些实施例中，电介质材料80包括氧化物材料(例如，氧化硅等)、氮化物材料(例如，氮化硅等)、氮氧化物材料(例如，氮氧化硅等)、其组合等，并且可以使用ald、cvd、pecvd、其组合等来形成。在一些实施例中，由于沟槽78的高纵横比，沟槽78内的电介质材料80中可能形成接缝82或空隙(未示出)。在一些实施例中，接缝82在鳍52的顶表面下方延伸。
48.在图19a和图19b中，在一些实施例中，在电介质材料80上执行平坦化工艺。平坦化工艺可以包括cmp工艺、回蚀刻工艺、其组合等。在一些实施例中，平坦化工艺暴露虚设栅极64，例如电介质材料80的顶表面，在完成平坦化工艺之后，虚设栅极64的顶表面和ild层74的顶表面基本上是齐平的(在工艺变化之内)。在这些实施例中，平坦化工艺去除硬掩模层76和esl 72的在虚设栅极64之上的部分。在一些实施例中，平坦化工艺还去除虚设栅极64、栅极密封间隔件66、栅极间隔件68和ild74的部分。在这样的实施例中，在执行平坦化工艺之后，虚设栅极64具有顶表面，该顶表面被布置为高于鳍52一个从鳍52的顶表面测量的高度h2。在一些实施例中，高度h2小于高度h1(见图8b)。在一些实施例中，高度h2在约80nm与约90nm之间。
49.在图20a和图20b中，在一些实施例中，使电介质材料80凹陷到低于鳍52的顶表面。在所示的实施例中，在使电介质材料80凹陷之后，电介质材料80的顶表面低于相邻外延源极/漏极区域70的底表面。在其他实施例中，电介质材料80的顶表面可以高于相邻外延源极/漏极区域70的底表面。在一些实施例中，使电介质材料80凹陷到低于鳍52的顶表面一个深度d6。在一些实施例中，深度d6在约150nm与约170nm之间。在一些实施例中，使电介质材料80凹陷到低于sti区域56的顶表面一个深度d7。在一些实施例中，深度d7在约120nm与约150nm之间。在一些实施例中，凹陷工艺包括适当的蚀刻工艺，该蚀刻工艺选择性地蚀刻电介质材料80而不显著蚀刻栅极密封间隔件66、虚设栅极64、esl 72和ild 74。适当的蚀刻工艺可以包括干法蚀刻工艺、湿法蚀刻工艺、其组合等。在一些实施例中，使用诸如nf3、hf、nh3、其组合等之类的蚀刻剂来执行用于使电介质材料80凹陷的蚀刻工艺。
50.在一些实施例中，通过将电介质材料80的一部分留在沟槽78中，减小了沟槽78的未填充部分的纵横比。沟槽78的未填充部分具有在沟槽78的顶部处的宽度w3，以及从虚设栅极64的顶表面测量的深度d8。在一些实施例中，深度d8在约200nm与约250nm之间。在一些实施例中，沟槽78的未填充部分的、被定义为深度d8与宽度w3的比率(d8/w3)的纵横比在约9与约12之间。在一些实施例中，电介质材料80的凹陷工艺还可以使ild 74凹陷，使得ild 74的顶表面低于虚设栅极64的顶表面。在一些实施例中，ild 74被凹陷到低于虚设栅极64的顶表面一个深度d9。在一些实施例中，深度d9在约15nm与约30nm之间。
51.在一些实施例中，凹陷工艺还去除虚设栅极64、栅极密封间隔件66、栅极间隔件68和esl 72的部分。在这样的实施例中，在执行凹陷工艺之后，虚设栅极64具有顶表面，该顶表面被布置为高于鳍52一个从鳍52的顶表面测量的高度h3。在一些实施例中，高度h3小于高度h2(见图19b)。在一些实施例中，高度h3在约70nm与约75nm之间。
52.在图21a和图21b中，电介质材料84沉积在沟槽78(见图20b)中，以及ild 74和虚设栅极64之上。在一些实施例中，电介质材料84包括氧化物材料(例如，氧化硅等)、氮化物材料(例如，氮化硅等)、氮氧化物材料(例如，氮氧化硅等)、其组合等，并且可以使用ald、cvd、其组合等来形成。在一些实施例中，电介质材料80和电介质材料84包括不同的材料。在其他实施例中，电介质材料80和电介质材料84包括相同的材料。在一些实施例中，通过如上文参考图20a和图20b所述减小沟槽78的未填充部分的纵横比，可以减小沟槽78内的接缝或空隙的形成。在一些实施例中，通过将沟槽78的未填充部分的纵横比(d8/w3)减小到约9与约12之间，可以在沟槽78(见图20b)内的电介质材料84中形成接缝86，使得接缝86不延伸到低于鳍52的顶表面。在一些实施例中，接缝86的最底部部分被布置为高于鳍52一个从鳍52的顶表面测量的高度h4。在一些实施例中，高度h4在约20nm与约35nm之间。
53.在一些实施例中，在电介质材料84上执行平坦化工艺。平坦化工艺可以包括cmp工艺、回蚀刻工艺、其组合等。平坦化工艺暴露虚设栅极64，使得在平坦化工艺完成之后，虚设栅极64的顶表面和电介质材料84的顶表面基本上齐平(在工艺变化之内)。电介质材料80和84的布置在沟槽78(见图20b)内的部分也可以称为隔离结构。在一些实施例中，平坦化工艺还去除虚设栅极64、栅极密封间隔件66、栅极间隔件68和esl72的部分。在这样的实施例中，在执行平坦化工艺之后，虚设栅极64具有顶表面，该顶表面被布置为高于鳍52一个从鳍52的顶表面测量的高度h5。在一些实施例中，高度h5小于高度h3(见图20b)。在一些实施例中，高度h5在约50nm与约65nm之间。
54.在图22a和图22b中，在一个或多个蚀刻步骤中去除虚设栅极64和相应虚设电介质层60(见图21a和21b)，使得形成开口88。在一些实施例中，通过适当的蚀刻工艺来去除虚设栅极64。例如，蚀刻工艺可以包括使用(一种或多种)反应气体的干法蚀刻工艺，该蚀刻工艺选择性地蚀刻虚设栅极64而不蚀刻ild 74或栅极间隔件68。蚀刻工艺可以是各向异性的。每个开口88暴露相应鳍52的沟道区域58。每个沟道区域58被布置在外延源极/漏极区域70的相邻对之间。在去除期间，当蚀刻虚设栅极64时，虚设电介质层60可以用作蚀刻停止层。随后，通过适当的蚀刻工艺来去除虚设电介质层60。
55.在一些实施例中，用于去除虚设栅极64和虚设电介质层60的工艺还可以去除电介质材料84、栅极密封间隔件66、栅极间隔件68和esl 72的部分。在这样的实施例中，减小在ild 74之上的电介质材料84的厚度，使得电介质材料84的顶表面被布置为高于鳍52一个从
鳍52的顶表面测量的高度h6。在一些实施例中，高度h6小于高度h5(见图21b)。在一些实施例中，高度h6在约50nm与约60nm之间。
56.在图23a和图23b中，在开口88(见图22a和图22b)中形成界面层90、栅极电介质层92和栅极电极94，以形成替换栅极堆叠96。图23c示出了图23b的区域98的详细视图。在一些实施例中，在开口88(见图22a和图22b)中形成界面层90。界面层90可以包括氧化硅并且可以使用诸如ald、cvd、pecvd等之类的化学沉积工艺或者使用氧化工艺来形成。在其中使用沉积工艺来形成界面层90的一些实施例中，界面层90沿着鳍52、sti区域56和栅极密封间隔件66的暴露表面延伸。在其中使用氧化工艺来形成界面层90的一些实施例中，界面层90沿着鳍52的暴露表面延伸，并且不沿着sti区域56和栅极密封间隔件66的暴露表面延伸。
57.在一些实施例中，栅极电介质层92被沉积在开口88(见图22a和图22b)中的界面层90之上。在一些实施例中，栅极电介质层92可以包括氧化硅、氮化硅或其多层等。在一些实施例中，栅极电介质层92可以包括高k电介质材料，并且在这些实施例中，栅极电介质层92可以具有大于约7.0的k值，并且可以包括铪、铝、锆、镧、锰、钡、钛、铅及其组合等的金属氧化物或硅酸盐。可以使用ald、cvd等来形成栅极电介质层92。
58.此外，在图23a和图23b中，栅极电极94被沉积在栅极电介质层92之上，并填充开口88(见图22a和图22b)的剩余部分。尽管在图23b中示出了单层栅极电极94，但是如图23c所示，每个栅极电极94可以包括任意数量的衬里层94a、任意数量的功函数调整层94b和导电填充层94c。衬里层94a可以包括tin、tio、tan、tac、其组合、其多层等，并且可以使用pvd、cvd、ald、其组合等来形成。在衬底50的n型区域中，功函数调整层94b可以包括ti、ag、al、tial、tialn、tialc、tac、tacn、tasin、taalc、mn、zr、其组合、其多层等，并且可以使用pvd、cvd、ald、其组合等来形成。在衬底50的p型区域中，功函数调整层94b可以包括tin、wn、tan、ru、co、其组合、其多层等，并且可以使用pvd、cvd、ald、其组合等来形成。在一些实施例中，导电填充层94c可以包括co、ru、al、ag、au、w、ni、ti、cu、mn、pd、re、ir、pt、zr、其合金、其组合、其多层等，并且可以使用pvd、cvd、ald、其组合等来形成。
59.在填充开口88(见图22a和图22b)之后，可以执行诸如cmp工艺之类的平坦化工艺以去除栅极电介质层92、栅极电极94和/或界面层90的多余部分，这些多余部分在电介质材料84的顶表面之上。栅极电极94、栅极电介质层92和界面层90的剩余部分由此形成所得到的finfet的替换栅极堆叠96。栅极堆叠96可以沿着鳍52的沟道区域58的侧壁延伸。在一些实施例中，平坦化工艺还可以去除电介质材料84、栅极密封间隔件66、栅极间隔件68和esl 72的部分。在这样的实施例中，在执行平坦化工艺之后，栅极堆叠96具有顶表面，该顶表面被布置为高于鳍52一个从鳍52的顶表面测量的高度h7。在一些实施例中，高度h7小于高度h6(见图22b)。在一些实施例中，高度h7在约40nm与约50nm之间。
60.在衬底50的n型区域和p型区域中形成栅极电介质层92可以同时发生，使得每个区域中的栅极电介质层92由相同的材料形成。在其他实施例中，每个区域中的栅极电介质层92可以通过不同的工艺形成，使得不同区域中的栅极电介质层92可以由不同的材料形成。在衬底50的n型区域和p型区域中形成导电填充层94c可以同时发生，使得每个区域中的导电填充层94c由相同的材料形成。在其他实施例中，每个区域中的导电填充层94c可以通过不同的工艺形成，使得不同区域中的导电填充层94c可以由不同的材料形成。当使用不同的工艺时，可以使用各种掩蔽步骤来掩蔽和暴露适当的区域。
61.在图24a和图24b中，使栅极堆叠96凹陷，使得在栅极堆叠96正上方并在栅极密封隔离件66的相对部分之间形成凹槽100。在一些实施例中，凹陷工艺包括适当的蚀刻工艺，其选择性蚀刻栅极堆叠96的材料而不显著蚀刻栅极密封间隔件66。适当的蚀刻工艺可以包括干法蚀刻工艺、湿法蚀刻工艺、其组合等。在一些实施例中，使用诸如cf4、chf3、hbr、n2、h2、o2、其组合等之类的蚀刻剂来执行用于使栅极堆叠96凹陷的蚀刻工艺。在其他实施例中，使用诸如具有溶解的臭氧(dio3)、h2so4、nh4oh、其组合等的去离子(di)水之类的蚀刻剂来执行用于使栅极堆叠96凹陷的蚀刻工艺。
62.在一些实施例中，在执行凹陷工艺之后，栅极堆叠96具有顶表面，该顶表面被布置为高于鳍52一个从鳍52的顶表面测量的高度h8。在一些实施例中，高度h8小于高度h4(见图21b)。在一些实施例中，高度h8在约10nm与约20nm之间。
63.在一些实施例中，凹陷工艺还可以去除电介质材料84、栅极密封间隔件66、栅极间隔件68和esl 72的部分。在这样的实施例中，在ild 74之上的电介质材料84的厚度进一步减小，使得电介质材料84的顶表面被布置为高于鳍52一个从鳍52的顶表面测量的高度h9。在一些实施例中，高度h9小于高度h7(见图23b)。在一些实施例中，高度h9在约30nm与约40nm之间。
64.在图25a和图25b中，包括一层或多层电介质材料(例如，氮化硅、氮氧化硅、其组合等)的栅极掩模102被填充在凹槽100(见图24a和图24b)中，随后进行平坦化工艺以去除电介质材料的在ild 74之上延伸的多余部分。平坦化工艺可以包括cmp工艺、蚀刻工艺、其组合等。在一些实施例中，接缝104可以形成在凹槽100(见图24a和图24b)内的栅极掩模102中。在一些实施例中，平坦化工艺还可以去除ild 74、栅极密封间隔件66、栅极间隔件68和esl 72的部分。在这样的实施例中，在执行平坦化工艺之后，栅极掩模102具有顶表面，该顶表面被布置为高于鳍52一个从鳍52的顶表面测量的高度h10。在一些实施例中，高度h10小于高度h9(见图24b)。在一些实施例中，高度h10在约25nm与约35nm之间。
65.在图26a和图26b中，对ild 74和esl 72(见图25a和图25b)进行图案化，以形成暴露外延源极/漏极区域70的开口106。图案化工艺暴露外延源极/漏极区域70和栅极间隔件68。在一些实施例中，图案化工艺包括选择性地蚀刻ild 74和esl 72的材料的一种或多种适当的蚀刻工艺。适当的蚀刻工艺可以包括干法蚀刻工艺、湿法蚀刻工艺、其组合等。在一些实施例中，图案化工艺包括用于对ild 74进行图案化的第一蚀刻工艺，随后是用于对esl 72进行图案化的第二蚀刻工艺。在一些实施例中，使用诸如c4f6、c4f8、o2、co、其组合等之类的蚀刻剂来执行第一蚀刻工艺。在一些实施例中，使用诸如hf、nh3、nf3、其组合等之类的蚀刻剂来执行第二蚀刻工艺。
66.在图27a和图27b中，通过开口106在外延源极/漏极区域70之上形成硅化物层108。在一些实施例中，金属材料被沉积在外延源极/漏极区域70之上。金属材料可以包括ti、co、ni、nico、pt、nipt、ir、ptir、er、yb、pd、rh、nb、其组合等，并且可以使用pvd、ald、cvd、其组合等来形成。随后，执行退火工艺以形成硅化物层108。在其中外延源极/漏极区域70包括硅的一些实施例中，退火工艺使金属材料与硅反应以在金属材料与外延源极/漏极区域70之间的界面处形成金属材料的硅化物。例如，在形成硅化物层108之后，使用适当的去除工艺(例如，适当的蚀刻工艺)来去除金属材料的未反应部分。
67.在图28a和图28b中，在开口106(见图27a和图27b)中形成源极/漏极接触件114。在
一些实施例中，通过在开口106中形成衬里110和导电材料112来形成源极/漏极接触件114。衬里110可以是扩散阻挡层、粘附层等。衬里层110可以包括钛、氮化钛、钽、氮化钽、其组合等，并且可以使用pvd、溅射、电镀、其组合等来形成。导电材料112可以包括铜、铜合金、银、金、钨、钴、铝、镍、其组合等，并且可以使用pvd、cvd、溅射、电镀、其组合等来形成。在一些实施例中，衬里110和导电材料112的部分可以穿透到接缝86(见图27b)中。然而，由于接缝86没有延伸到低于鳍52的顶表面，因此减小了渗透材料的量。
68.在一些实施例中，可以执行诸如cmp工艺之类的平坦化工艺以去除衬里110和导电材料112的多余部分并暴露栅极掩模102的顶表面。衬里110和导电材料112的剩余部分形成源极/漏极接触件114。源极/漏极接触件114通过硅化物层108电耦合到相应外延源极/漏极区域70。在一些实施例中，在平坦化工艺完成之后，栅极掩模102的顶表面和源极/漏极接触件114的顶表面基本上是齐平的或共面的(在工艺变化之内)。
69.在一些实施例中，平坦化工艺还去除栅极掩模102、栅极密封间隔件66、栅极间隔件68和电介质材料84的部分，使得完全去除电介质材料84中的接缝86(见图27b)。在一些实施例中，通过去除接缝86(见图27b)，还去除了导电材料的在源极/漏极接触件114的形成期间可能已经穿透到接缝86中的部分。因此，避免了布置在电介质材料84的相对侧上的源极/漏极接触件114的短路。在一些实施例中，在执行平坦化工艺之后，栅极掩模102具有顶表面，该顶表面被布置为高于鳍52一个从鳍52的顶表面测量的高度h11。在一些实施例中，高度h11小于高度h10(见图25b)。在一些实施例中，高度h11小于或等于高度h4(见图21b)。在一些实施例中，高度h11在约20nm与约30nm之间。
70.在图29a和图29b中，在执行平坦化工艺之后，ild 116被沉积在栅极堆叠96和源极/漏极接触件114之上。在一些实施例中，可以使用与以上参考图11a和图11b描述的ild 74类似的材料和方法来形成ild 116，并且在此不再重复描述。在一些实施例中，ild 74和ild 116包括相同的材料。在其他实施例中，ild 74和ild 116包括不同的材料。
71.在形成ild 116之后，穿过ild 116和栅极掩模102形成用于栅极接触件118的开口。可以使用可接受的光刻和蚀刻技术来形成开口。随后，在开口中形成栅极接触件118。在一些实施例中，使用与以上参考图28a 和图28b描述的源极/漏极接触件114类似的材料和方法来形成栅极接触件118，并且在此不再重复描述。
72.实施例可以实现优点。本文讨论的各种实施例允许改善在鳍切割工艺期间形成的沟槽的电介质材料间隙填充性能、减少或避免由于沟槽内的电介质材料中的接缝和/或空隙形成而引起的问题、减少或避免接触插塞之间的短路、并改善器件和良率性能。在一些实施例中，在鳍切割工艺期间形成的沟槽被填充有多种电介质材料。在一些实施例中，沟槽填充工艺可以包括：用第一电介质材料来填充沟槽，从沟槽部分地去除第一电介质材料，使得沟槽的上部未填充有电介质材料，以及用第二电介质材料来填充沟槽的上部。第二电介质材料可以与第一电介质材料相同或不同。
73.根据实施例，一种器件包括：衬底，在衬底之上的第一隔离结构和第二隔离结构，在衬底之上并且在第一隔离结构与第二隔离结构之间的半导体鳍，以及延伸穿过半导体鳍并且在第一隔离结构与第二隔离结构之间的第三隔离结构。半导体鳍的顶表面高于第一隔离结构的顶表面和第二隔离结构的顶表面。第三隔离结构包括第一电介质材料和在第一电介质材料之上的第二电介质材料。第一电介质材料与第二电介质材料之间的界面低于第一
隔离结构的顶表面和第二隔离结构的顶表面。在实施例中，第一电介质材料延伸到低于第一隔离结构的底表面和第二隔离结构的底表面。在实施例中，第二电介质材料沿着第一隔离结构的顶表面和侧壁延伸并与第一隔离结构的顶表面和侧壁实体接触。在实施例中，第三隔离结构的顶表面高于第一隔离结构的顶表面和第二隔离结构的顶表面。在实施例中，第三隔离结构的顶表面高于半导体鳍的顶表面。在实施例中，该器件还包括在半导体鳍之上并且与第三隔离结构相邻的栅极堆叠，该栅极堆叠的顶表面低于第三隔离结构的顶表面。在实施例中，第一电介质材料不同于第二电介质材料。
74.根据另一实施例，一种器件包括：衬底，从衬底的顶表面延伸的半导体鳍，沿着半导体鳍的顶表面和侧壁延伸的栅极堆叠，延伸到半导体鳍中、与栅极堆叠相邻的源极/漏极区域，以及延伸到半导体鳍中、与源极/漏极区域相邻的隔离结构。源极/漏极区域介于隔离结构与栅极堆叠之间。隔离结构包括第一电介质材料和在第一电介质材料之上的第二电介质材料。第一电介质材料与第二电介质材料之间的界面低于半导体鳍的顶表面。在实施例中，第一电介质材料不同于第二电介质材料。在实施例中，第一电介质材料延伸到衬底中。在实施例中，第一电介质材料与第二电介质材料之间的界面高于衬底的顶表面。在实施例中，第二电介质材料的顶表面高于栅极堆叠的顶表面。在实施例中，第一电介质材料与第二电介质材料之间的界面低于源极/漏极区域的底表面。在实施例中，该器件还包括沿着隔离结构的侧壁延伸的间隔件结构，其中，该间隔件结构与第二电介质材料实体接触。
75.根据又一实施例，一种方法包括：在衬底之上形成半导体鳍。在半导体鳍之上形成虚设栅极结构。在虚设栅极结构的相对侧壁上形成间隔件。去除虚设栅极结构以在间隔件之间形成沟槽。沟槽暴露半导体鳍。对半导体鳍执行蚀刻工艺以将沟槽延伸到半导体鳍中。沟槽填充有第一电介质材料。对第一电介质材料进行回蚀刻。在沟槽中并且在第一电介质材料之上沉积第二电介质材料。在实施例中，蚀刻工艺还将沟槽延伸到衬底中。在实施例中，在回蚀刻第一电介质材料之后，第一电介质材料的顶表面低于半导体鳍的顶表面。在实施例中，第一电介质材料不同于第二电介质材料。在实施例中，第二电介质材料在沟槽内具有接缝。在实施例中，去除接缝。
76.以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
77.示例1是一种半导体器件，包括：衬底；第一隔离结构和第二隔离结构，在所述衬底之上；半导体鳍，在所述衬底之上并且在所述第一隔离结构和所述第二隔离结构之间，所述半导体鳍的顶表面高于所述第一隔离结构的顶表面和所述第二隔离结构的顶表面；以及第三隔离结构，延伸穿过所述半导体鳍并且在所述第一隔离结构和所述第二隔离结构之间，所述第三隔离结构包括：第一电介质材料；以及第二电介质材料，在所述第一电介质材料之上，其中，所述第一电介质材料与所述第二电介质材料之间的界面低于所述第一隔离结构的顶表面和所述第二隔离结构的顶表面。
78.示例2是示例1所述的器件，其中，所述第一电介质材料延伸到低于所述第一隔离结构的底表面和所述第二隔离结构的底表面。
79.示例3是示例1所述的器件，其中，所述第二电介质材料沿着所述第一隔离结构的顶表面和侧壁延伸并与所述第一隔离结构的顶表面和侧壁实体接触。
80.示例4是示例1所述的器件，其中，所述第三隔离结构的顶表面高于所述第一隔离结构的顶表面和所述第二隔离结构的顶表面。
81.示例5是示例1所述的器件，其中，所述第三隔离结构的顶表面高于所述半导体鳍的顶表面。
82.示例6是示例1所述的器件，还包括：栅极堆叠，在所述半导体鳍之上并且与所述第三隔离结构相邻，所述栅极堆叠的顶表面低于所述第三隔离结构的顶表面。
83.示例7是示例1所述的器件，其中，所述第一电介质材料不同于所述第二电介质材料。
84.示例8是一种半导体器件，包括：衬底；半导体鳍，从所述衬底的顶表面延伸；栅极堆叠，沿着所述半导体鳍的顶表面和侧壁延伸；源极/漏极区域，延伸到所述半导体鳍中、与所述栅极堆叠相邻；以及隔离结构，延伸到所述半导体鳍中、与所述源极/漏极区域相邻，所述源极/漏极区域介于所述隔离结构与所述栅极堆叠之间，所述隔离结构包括：第一电介质材料；以及第二电介质材料，在所述第一电介质材料之上，其中，所述第一电介质材料与所述第二电介质材料之间的界面低于所述半导体鳍的顶表面。
85.示例9是示例8所述的器件，其中，所述第一电介质材料不同于所述第二电介质材料。
86.示例10是示例8所述的器件，其中，所述第一电介质材料延伸到所述衬底中。
87.示例11是示例8所述的器件，其中，所述第一电介质材料与所述第二电介质材料之间的界面高于所述衬底的顶表面。
88.示例12是示例8所述的器件，其中，所述第二电介质材料的顶表面高于所述栅极堆叠的顶表面。
89.示例13是示例8所述的器件，其中，所述第一电介质材料与所述第二电介质材料之间的界面低于所述源极/漏极区域的底表面。
90.示例14是示例8所述的器件，还包括：间隔件结构，沿着所述隔离结构的侧壁延伸，其中，所述间隔件结构与所述第二电介质材料实体接触。
91.示例15是一种用于形成半导体器件的方法，包括：在衬底之上形成半导体鳍；在所述半导体鳍之上形成虚设栅极结构；在所述虚设栅极结构的相对侧壁上形成间隔件；去除所述虚设栅极结构以在所述间隔件之间形成沟槽，所述沟槽暴露所述半导体鳍；对所述半导体鳍执行蚀刻工艺以将所述沟槽延伸到所述半导体鳍中；用第一电介质材料填充所述沟槽；对所述第一电介质材料进行回蚀刻；以及在所述沟槽中并且在所述第一电介质材料之上沉积第二电介质材料。
92.示例16是示例15所述的方法，其中，所述蚀刻工艺还将所述沟槽延伸到所述衬底中。
93.示例17是示例15所述的方法，其中，在回蚀刻所述第一电介质材料之后，所述第一电介质材料的顶表面低于所述半导体鳍的顶表面。
94.示例18是示例15所述的方法，其中，所述第一电介质材料不同于所述第二电介质材料。
95.示例19是示例15所述的方法，其中，所述第二电介质材料在所述沟槽内具有接缝。
96.示例20是示例19所述的方法，还包括去除所述接缝。