半导体结构及其制造方法与流程

1.本公开涉及半导体技术领域，具体涉及半导体结构及其制造方法。


背景技术：

2.fosub(fan
‑
out结合substrate)是目前结合fan
‑
out(扇出层/重布线层) 与substrate(基板)的一种方法，具体地，通过adhesion film(粘合层/胶层)结 合fan
‑
out与substrate，再通过via(导通孔)联通fan
‑
out与substrate之间的 电性通道。
3.如图1所示，fosub整体厚度包括重布线层的厚度h1、胶层的厚度h2以及 基板的厚度h3。然而，目前所使用胶层的厚度h2约为30～60微米，导致fosub 整体厚度无法减薄。


技术实现要素：

4.本公开提供了半导体结构及其制造方法。
5.第一方面，本公开提供了一种半导体结构，该半导体结构包括：基板，具有 第一表面以及与第一表面相对的第二表面，基板具有开孔；第一重布线结构，设 于基板的第一表面上以及开孔中，第一重布线结构接触开孔的侧壁。
6.在一些可选的实施方式中，该半导体结构还包括：第二重布线结构，设于第 二表面上以及开孔中，第二重布线结构接触开孔的侧壁并电连接第一重布线结构 电。
7.在一些可选的实施方式中，第一重布线结构和/或第二重布线结构为多层重布 线结构；多层重布线结构中的至少一层重布线层设于开孔中。
8.在一些可选的实施方式中，该半导体结构还包括：电子组件，设于第一重布 线结构上并电连接第一重布线结构。
9.在一些可选的实施方式中，该半导体结构还包括：天线设备，设于第一重布 线结构上并电连接第一重布线结构。
10.在一些可选的实施方式中，该半导体结构还包括：导电衬垫，设于第一重布 线结构的外表面和/或第二重布线结构的外表面，并电连接第一重布线结构和/或 第二重布线结构和/或基板。
11.第二方面，本公开提供了一种半导体结构的制造方法，该方法包括：提供基 板，基板具有相对的第一表面和第二表面，基板具有开孔；在第一表面上以及开 孔中形成第一重布线结构，以使第一重布线结构接触开孔的侧壁，第一重布线结 构是以曝光显影方式形成的。
12.在一些可选的实施方式中，在在第一表面上以及开孔中形成第一重布线结构 之前，方法还包括：
13.在第二表面上以及开孔中形成第二重布线结构，以使第二重布线结构接触开 孔的侧壁，第二重布线结构是以曝光显影方式形成的。
14.在一些可选的实施方式中，在第二表面上以及开孔中形成第二重布线结构， 包括：
15.提供第二载体；
16.在第二载体上形成第二线路层；
17.在第二线路层上设置第二介电材；
18.将核心基板设于第二介电材上，曝光固化得到第二介电层，在第二介电层上 形成第三线路层，第二线路层、第二介电层以及第三线路层共同形成第二重布线 结构。
19.在一些可选的实施方式中，在第一表面上以及开孔中形成第一重布线结构， 包括：
20.提供第一载体；
21.在第一载体上形成第一线路层；
22.在第二重布线结构上以及开孔中设置第一介电材；
23.将第一线路层翻转并设于第一介电材上，曝光固化得到第一介电层，第一线 路层和第一介电层共同形成第一重布线结构。
24.在一些可选的实施方式中，该方法还包括：在第一重布线结构和第二重布线 结构上形成导电衬垫。
25.为了解决目前fosub由于所使用胶层的厚度约为30～60微米而导致fosub 整体厚度无法减薄的技术问题，本公开提供的半导体结构及其制造方法，去掉粘 合层，并将重布线层设置于基板所定义的通孔中，以减小fosub的整体厚度。另 外，本公开提供的半导体结构可以是双面封装结构，不仅可以提高基板的利用率， 减小整体封装尺寸，还可以提高i/o的数量和密度。
附图说明
26.通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本公开的 其它特征、目的和优点将会变得更明显：
27.图1是现有技术中半导体结构的结构示意图；
28.图2
‑
图8是根据本公开的半导体结构的第一结构示意图至第七结构示意图；
29.图9a到图9n是根据本公开的半导体结构的制造过程中的结构示意图。
30.符号说明：
[0031]1‑
基板，11
‑
开孔，12
‑
导电衬垫，13
‑
外部电连接件，2
‑
第一重布线结构，21
‑ꢀ
第一线路层，22
‑
第一介电层，23
‑
第一介电材，3
‑
第二重布线结构，31
‑
第二线路 层，32
‑
第二介电层，33
‑
第二介电材，4
‑
电子组件，5
‑
天线设备，6
‑
导通孔，7
‑ꢀ
第二载体，8
‑
第一载体，9
‑
掩模层，10
‑
第三线路层，a
‑
第一区域，b
‑
第二区域， c
‑
第三区域。
具体实施方式
[0032]
下面结合附图和实施例对说明本公开的具体实施方式，通过本说明书记载的 内容本领域技术人员可以轻易了解本公开所解决的技术问题以及所产生的技术 效果。可以理解的是，此处所描述的具体实施例仅仅用于解释相关发明，而非对 该发明的限定。另外，为了便于描述，附图中仅示出了与有关发明相关的部分。
[0033]
需要说明的是，说明书附图中所绘示的结构、比例、大小等，仅用于配合说 明书所记载的内容，以供本领域技术人员的了解与阅读，并非用以限定本公开可 实施的限定条
件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变 或大小的调整，在不影响本公开所能产生的功效及所能达成的目的下，均应仍落 在本公开所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如
ꢀ“
上”、“第一”、“第二”及“一”等用语，也仅为便于叙述的明了，而非用以限定本 公开可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，应当 也视为本公开可实施的范畴。
[0034]
另外，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互组 合。下面将参考图2并结合实施例来详细说明本公开。
[0035]
请参考图2
‑
图8，图2
‑
图8示出了根据本公开的半导体结构的第一结构示意 图至第七结构示意图。
[0036]
图2示出了本公开的半导体结构的第一结构示意图。如图2所示的半导体结 构可以包括基板1、第一重布线结构2以及第二重布线结构3。其中，基板1可 以具有第一表面以及与第一表面相对的第二表面。基板1可以具有开孔11。第一 重布线结构2可以设于基板的第一表面上以及开孔11中。第一重布线结构2可 以接触开孔11的侧壁。第一重布线结构2可以与第二重布线结构3电性连接。 第二重布线结构3可以设于第二表面上以及开孔11中。
[0037]
在本实施例中，基板1可以包含聚酰亚胺(polyimide，pi)、abf基材(ajinomotobuild
‑
up film，abf)、模塑料(moldingcompounds)、预浸渍复合纤维(pre
‑
impregnatedcomposite fibers)(例如，预浸材料)、硼硅酸盐玻璃(borophosphosilicate glass， bpsg)、氧化硅(silicon oxide)、氮化硅(silicon nitride)、氮氧化硅(silicon oxynitride)、 经掺杂硅酸盐玻璃(undopedsilicate glass，usg)、及其中之组合、或其他类似物。 基板还可以包含金(au)、银(ag)、铝(al)、镍(ni)、钯(pd)、铜(cu)或 其合金。基板1可以包括中低密度线路层，具有高性能，例如高功率、高电流或 高散热等。基板1可以是核心基板。
[0038]
在本实施例中，第一重布线结构2和第二重布线结构3相对于基板1，结构 平衡，由此可以形成双面封装结构。第一重布线结构2和第二重布线结构3可以 包含高密度线路层，以提供更多的i/o数量，进而可以实现更多功能。
[0039]
在本实施例中，图2所示的半导体结构还可以包括导电衬垫12。导电衬垫 12可以设于第一重布线结构2的外表面和/或第二重布线结构3的外表面，并可 以与第一重布线结构2和/或第二重布线结构3和/或基板1电连接。导电衬垫12 例如可以是球下金属(under
‑
ball metallurgy，ubm)图案。
[0040]
图4示出了本公开的半导体结构的第三结构示意图。与图2所示的半导体结 构的区别在于，如图4所示的半导体结构还可以包括电子组件4、天线设备5以 及外部电连接件13。电子组件4和天线设备5可以设于第一重布线结构2上。外 部电连接件13可以例如可以通过导电衬垫12电连接第二重布线结构3和/或基板 1，进而再可以通过与第二重布线结构3和/或基板1电连接的第一重布线结构2， 与电子组件4和天线设备5电连接。外部电连接件13例如可以是焊球、球栅阵 列(ball grid array，bga)球、受控塌陷芯片连接(controlled collapse chip connection， c4)凸块或微凸块。
[0041]
图5示出了本公开的半导体结构的第四结构示意图。如图5所示的半导体结 构的第一重布线结构2和/或第二重布线结构3可以为多层重布线结构。多层重布 线结构中的至少一层重布线层可以设于开孔11中。
[0042]
图6示出了本公开的半导体结构的第五结构示意图。如图6所示的半导体结 构的第一重布线结构2和/或第二重布线结构3中的导通孔6可以是非完全填充， 这样可以节省成本，并且避免完全填充容易产生空隙而影响电性效果的问题。
[0043]
图7示出了本公开的半导体结构的第六结构示意图。如图7所示的半导体结 构可以包括多个第一重布线结构2和/或多个第二重布线结构3。
[0044]
图8示出了本公开的半导体结构的第七结构示意图。如图8所示的半导体结 构的第一重布线结构2和第二重布线结构3中的导通孔6可以为相反方向，即第 一重布线结构2的导通孔6在朝向基板1的方向上逐渐收缩，第二重布线结构3 的导通孔6在朝向基板1的方向上逐渐收缩。
[0045]
相对于现有技术中fosub整体厚度可以包括重布线层的厚度h1、胶层的厚 度h2以及基板的厚度h3(如图2所示)，本公开提供的半导体结构，fosub整 体厚度可以包括第一重布线结构2的部分厚度h4、基板的厚度h5以及第二重布 线结构3的部分厚度h6(如图3所示)。由此可以看出，本公开提供的半导体结 构去掉胶层，即整体厚度可以不包括胶层的厚度，并且第一重布线结构2和第二 重布线结构3设置于基板1所定义的开孔中，即基板厚度可以包括第一重布线结 构2的部分厚度和第二重布线结构3的部分厚度，进而减小了fosub的整体厚度。 另外，相对现有fosub的单面封装结构，本公开提供的半导体结构可以是双面封 装结构，不仅可以提高基板的利用率，减小整体封装尺寸，还可以提高i/o的数 量和密度。
[0046]
图9a到图9m示出了根据本公开的半导体结构的制造过程中的结构示意图。 为了更好地理解本公开的各方面，已简化各图。
[0047]
如图9a所示，提供基板1。
[0048]
如图9b所示，在基板1上可以通过激光钻孔等方式形成开孔11。
[0049]
如图9c至图9g示出了在基板1以及开孔11中形成第二重布线结构3的过 程。具体地，如图9c所示，提供第二载体7，并在第二载体7上可以以物理气 相沉积(physical vapour deposition，pvd)、曝光显影(光刻)等工艺形成第二 线路层31。如图9d所示，可以以灌注(potting)工艺形成覆盖第二线路层31 的第二介电材33，并使用接合设备的接合头(bonding head)将基板1设于第二介 电材33上。如图9e所示，可以以曝光工艺固化得到第二介电层32。如图9f所 示，形成图案化的掩模层9，并在图案化的掩模层9中可以以电镀工艺形成导通 孔6和第三线路层10。去除图案化的掩模层9后，如图9g中的上图所示的俯视 图，第一区域a和第二区域b相比，第一区域a为低密度线路层。第二区域b 为高密度线路层，可以提供更多的i/o数量。
[0050]
如图9h至图9l示出了在基板1以及开孔11中形成第一重布线结构2的过 程。具体地，如图9h所示，提供第一载体8，并在第一载体8上可以以物理气 相沉积工艺、光刻等工艺形成第一线路层21。如图9i所示，在第二重布线结构3 上和基板1的开孔11中可以以灌注(potting)工艺形成第一介电材23，并将具 有第一线路层21的第一载体8翻转并接合至第一介电材23上。去除第一载体8 后，如图9j所示，可以以曝光工艺固化得到第一介电层22。如图9k所示，形成 图案化的掩模层9，并在图案化的掩模层9中可以以电镀工艺形成导通孔6和导 电衬垫12。去除图案化的掩模层9后，如图9l中的上图所示的俯视图，第三区 域c为高密度线路层，可以提供更多的i/o数量。
[0051]
去除第二载体7后，如图9m所示，在第二重布线结构3上形成导电衬垫12。
[0052]
本公开提供的制造半导体结构的方法能够实现与前述半导体结构类似的技 术效果，这里不再赘述。另外，相对于现有技术中将重布线结构以拾取方式设于 基板所定义的开孔中的现有方式，该现有方式需要精准对位，容易产生对位偏差。 而本公开在基板1的开孔11中直接以曝光显影的方式形成第一重布线结构2和 第二重布线结构3，其精准度较高。
[0053]
尽管已参考本公开的特定实施例描述并说明本公开，但这些描述和说明并不 限制本公开。所属领域的技术人员可清楚地理解，可进行各种改变，且可在实施 例内替代等效组件而不脱离如由所附权利要求书限定的本公开的真实精神和范 围。图示可能未必按比例绘制。归因于制造过程中的变量等等，本公开中的技术 再现与实际实施之间可能存在区别。可存在未特定说明的本公开的其它实施例。 应将说明书和图示视为说明性的，而非限制性的。可作出修改，以使特定情况、 材料、物质组成、方法或过程适应于本公开的目标、精神以及范围。所有此些修 改都落入此所附权利要求书的范围内。虽然已参考按特定次序执行的特定操作描 述本文中所公开的方法，但应理解，可在不脱离本公开的教示的情况下组合、细 分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作 的次序和分组并不限制本公开。