一种用低压工艺器件实现高压应用的电压基准电路及方法与流程

1.本发明属于集成电路中的电压基准电路领域，尤其涉及一种用低压工艺器件实现高压应用的电压基准电路及方法。


背景技术：

2.集成电路的电路设计中，往往需要电源对电压进行降压稳压结构，来产生电路需要的电压值，供其它电路使用。当前的集成电路工艺越来越小，工作频率越来越高，性能越来越好，但普通器件的耐压会随着工艺的缩小而变低，令整个电路的耐压值变低。
3.如图1所示，是一个传统的与电源无关的基准结构。其主要原理是利用电流自偏置，通过反馈得到，由和复制了，从而确定，本质来说是将自举到。然后加入约束电阻,可以确定唯一的与电源无关的电流值，进而得到与电源无关的参考电压。然而其局限性在于电路采用低压工艺的时候，其只适用于所采用的工艺允许的电源电压的前提下，但不适用于超过工艺器件电压之上的高压电源应用场景，除非使用特殊的高压工艺或者使用特殊器件，这提高了设计和工艺的需求，成本势必增加。所以该结构对于高压电源应用来说，局限性明显。


技术实现要素：

4.本发明目的在于提供一种用低压工艺器件实现高压应用的电压基准电路及方法,以解决传统的与电源无关的基准结构的局限性的技术问题。
5.为解决上述技术问题，本发明的一种用低压工艺器件实现高压应用的电压基准电路及方法的具体技术方案如下：一种适用于低压器件实现可耐高压的电源基准电路，包括与高压电源相连的电阻r1，r1的pos端连接高压电源，r1的neg端连接nm1的漏端,nm4的漏端,r3的pos端以及pm6的源端；所述nm1、nm2、nm3采用二极管接法，nm1的源端接nm2漏端，nm2的源端接nm3漏端，nm3的源端接电阻r2的pos端，r2的neg端接公共地端；所述nm4的栅极接nm2的漏端，其源端接r3的neg端，所述r3的neg端接nm5的漏端，所述nm5的栅极接nm3的漏端，nm5的源端接公共地端，作为反馈支路；所述pm6的栅极连接nm5的漏端，漏端接公共地端；r1的neg端作为vref信号输出端。
6.进一步的，所述nm1、nm2、nm3、nm4为低压3.3v工艺 nmos器件，pm6为3.3v工艺pmos器件，r1为电路实现耐压功能的电阻，r2为偏置电阻，r3为反馈网络电阻。
7.本发明还公开了一种适用于低压器件实现可耐高压的电源基准电路的方法，包括如下步骤：步骤1：从高压电源电压输入端vddh输入的电压vh，通过电阻r1转换成电流，分成支路电流i1，i2，i3；步骤2：高压电源电压输入端vddh开始上电，在r1上产生压降，产生电压vref，同时令二极管接法的nmos管nm1，nm2，nm3，r3导通产生电流i1，并生成偏置电压vg4，vg5；
步骤3：偏置电压vg5升高，为nmos管nm5的栅压，产生电流i2，经过r2流入nm5并产生反馈电压vp，并随着vg5的升高而被拉低；步骤4：nm4在电源过压的时候，提高电压vp，保护mos管pm6的栅极不会在电源过压的情况下而损坏；步骤5：反馈电压vp作为pmos管pm6的栅压，随着vp的降低，pm6内产生反馈电流i3；步骤6：pm6的衬底电位与源端相接，pm6的源端作为vref输出；步骤7：vref的值通过调节r1,r2的比例进行调整。
8.进一步地，所述步骤5包括如下具体步骤：步骤5.1：当vddh开始上电，在r1上产生压降，同时nm1，nm2，nm3，r3开始导通，电流i1增大；步骤5.2：节点压降vg4，vg5增大，vg5令nm5导通，产生电流i2，流过r2和nm5；步骤5.3：随着vddh升高，vref升高，vg5升高，i2增大，节点压降vp降低，令pm6导通，电流i3增大；步骤5.4：节点vref的电流开始被泄放，使增大的 vref降低保持不变，电路的高压压降，都被r1承受。
9.进一步的，所述步骤4包括如下具体步骤：步骤4.1当vddh继续升高，达到pm6的电流泄放的极限时，即达到电路的工作电压极限；步骤4.2：当电路达到工作电压极限时，vddh继续升高，vref开始升高，节点vg4升高到令nm4导通，令节点vp升高形成保护，使pm6的栅极不被过压击穿。
10.本发明的一种用低压工艺器件实现高压应用的电压基准电路及方法具有以下优点：对比传统结构，本发明可生成耐受超过100v的高压电源的电压基准结构，不需要高压工艺，不需要额外的特殊器件，实现了对耐高压，降压稳压的目的。满足了低成本，设计方便的特点。
11.本发明结构简单，易于实现，对工艺要求不高。因此，芯片在高压场景的应用时，具有很高的使用价值和应用价值，适于推广。
附图说明
12.图1为传统与电源无关的基准电压电路结构示意图。
13.图2为本发明的一种用低压工艺器件实现高压应用的电压基准电路原理图。
14.图3为传统与电源无关的基准电压电路的vref与vddh仿真波形图。
15.图4为本发明的实施例的vref与高压vddh的仿真波形图。
具体实施方式
16.为了更好地了解本发明的目的、结构及功能，下面结合附图，对本发明一种用低压工艺器件实现高压应用的电压基准电路及方法做进一步详细的描述。
17.如图2所示，本发明的一种适用于低压器件实现可耐高压的电源基准的电路，包括与高压电源相连的电阻r1，r1的pos端连接高压电源，r1的neg端连接nm1的漏端,nm4的漏
端,r3的pos端以及pm6的源端。所述nm1采用二极管接法，其源端接nm2漏端，nm2采用二极管接法，其源端接nm3漏端，nm3采用二极管接法，其源端接电阻r2的pos端，r2的neg端接公共地端。所述nm4的栅极接nm2的漏端，其源端接r3的neg端，作为过压保护管，保护电路不会被超过电路设计上限的高压所损坏。所述r3的neg端接nm5的漏端，所述nm5的栅极接nm3的漏端，nm5的源端接公共地端，作为反馈支路。所述pm6作为最主要的电流反馈管，其的栅极连接nm5的漏端，漏端接公共地端。r1的neg端作为vref信号输出端。
18.其中，nm1~nm4为低压3.3v工艺 nmos器件，pm6为3.3v工艺pmos器件，r1为电路实现耐压功能的电阻，r2为偏置电阻，r3为反馈网络电阻。
19.本发明提供了适用于低压器件实现可耐高压的电源基准的实现方法，包括如下工作步骤：（1）从高压电源电压输入端vddh输入的电压vh，通过电阻r1转换成电流，分成支路电流i1，i2，i3；（2）高压电源电压输入端vddh开始上电，在r1上产生压降，产生电压vref，同时令二极管接法的nmos管nm1，nm2，nm3，r3导通产生电流i1，并生成偏置电压vg4，vg5；（3）偏置电压vg5升高，为nmos管nm5的栅压，产生电流i2，经过r2流入nm5并产生反馈电压vp，并随着vg5的升高而被拉低。
20.（4）nm4作为电路过压保护管，可在电源过压的时候，提高电压vp，保护mos管pm6的栅极不会在电源过压的情况下而损坏。
21.（5）反馈电压vp作为pmos管pm6的栅压，随着vp的降低，pm6内产生反馈电流i3。此电流令pm6成为一个可变阻值的电阻，其阻值大小与vref的值呈现相反的变化趋势，作为保证vref保持稳定的核心器件。
22.（6）pm6的衬底电位与源端相接。可保证pm6的开启电压正常不受衬底偏衬效应的影响而正常工作。与r1相连的pm6的源端作为vref输出。
23.（7）vref的值可以通过调节r1,r2的比例进行调整。
24.具体地，在步骤（5）中：（a1）当vddh开始上电，在r1上产生压降，同时nm1，nm2，nm3，r3开始导通，电流i1增大。
25.（a2）节点压降vg4，vg5增大，vg5令nm5导通，产生电流i2，流过r2和nm5。
26.（a3）随着vddh升高，vref升高，vg5升高，i2增大。节点压降vp降低，令pm6导通，电流i3增大。
27.（a4）节点vref的电流开始被泄放，使增大的 vref降低保持不变。电路的高压压降，都会被r1承受。所有的低压器件mos管，都不会存在高压。
28.进一步地，在步骤（4）中：（b1）当vddh继续升高，而pm6的电流调节能力不足以使vref继续降低，达到pm6的电流泄放的极限时，即为电路的工作电压极限。
29.（b2）此时，vddh继续升高，vref开始升高，节点vg4升高到令nm4导通，令节点vp升高形成保护，使pm6的栅极不会被过压击穿损毁。
30.本发明利用低压3.3v器件构成的电流反馈结构，形成可变阻抗结构，将高压钳位在不易击穿的电阻器件上，实现了全部使用低压器件，结果如图4所示，本发明的仿真结果，
电源电压在3v的时候，vref为2.26v，当电源电压升高到120v的高压时，vref依然稳定在2.35v。而对比图3所示的传统结构仿真结果，可以看到，当电源电压升高到2.4v时，vref可以基本保持稳定，但是当电源电压继续升高，vref曲线已经开始上翘，超过本工艺的耐压3.3v时，vref已经明显开始跟随vddh，失去了电路功能。
31.通过以上对比表明，对比传统结构，本发明可生成耐受超过100v的高压电源的电压基准结构，不需要高压工艺，不需要额外的特殊器件，实现了对耐高压，降压稳压的目的。满足了低成本，设计方便的特点。
32.本发明结构简单，易于实现，对工艺要求不高。因此，芯片在高压场景的应用时，具有很高的使用价值和应用价值，适于推广。
33.可以理解，本发明是通过一些实施例进行描述的，本领域技术人员知悉的，在不脱离本发明的精神和范围的情况下，可以对这些特征和实施例进行各种改变或等效替换。另外，在本发明的教导下，可以对这些特征和实施例进行修改以适应具体的情况及材料而不会脱离本发明的精神和范围。因此，本发明不受此处所公开的具体实施例的限制，所有落入本技术的权利要求范围内的实施例都属于本发明所保护的范围内。