半导体结构及其形成方法与流程

1.本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor，mosfet)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(sce：short-channel effects)更容易发生。
3.因此，为了减小短沟道效应的影响，半导体工艺逐渐开始从平面mosfet向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(finfet)。finfet中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面mosfet相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且finfet相对于其他器件，与现有集成电路制造具有更好的兼容性。
4.此外，在半导体集成电路器件领域中，随着晶体管尺寸的不断缩小，高k金属栅极(hkmg)技术也逐渐被广泛应用。目前形成hkmg结构晶体管的工艺可分为前栅极(gate-first)工艺和后栅极(gate-last)工艺。其中，后栅极工艺通常是在形成源漏掺杂区、以及随后的高温退火工艺完成之后再形成金属栅极，且一般在形成金属栅极之前，会先形成伪栅(dummy gate)，之后再将伪栅去除形成金属栅极。


技术实现要素：

5.本发明实施例解决的问题是提供一种半导体结构及其形成方法，有利于提高生产制造良率和半导体结构的性能。
6.为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括用于形成核心器件的核心区；在所述基底上形成伪栅；在所述伪栅两侧的基底中形成源漏掺杂区；在所述伪栅两侧形成覆盖所述源漏掺杂区的层间介质层；去除所述伪栅，在所述层间介质层中形成栅极开口；对所述核心区的层间介质层进行离子掺杂，适于提高所述核心区的层间介质层的耐刻蚀度；在形成所述栅极开口后、以及进行离子掺杂后，形成填充所述栅极开口的栅极。
7.相应的，本发明实施例还提供一种半导体结构，包括：基底，所述基底包括用于形成核心器件的核心区；栅极开口，位于所述基底上；源漏掺杂区，位于所述栅极开口的两侧的基底中；层间介质层，位于所述栅极开口两侧且覆盖所述源漏掺杂区，其中，所述核心区的层间介质层中掺杂有离子，所述离子适于提高所述核心区的层间介质层的耐刻蚀度。
8.与现有技术相比，本发明实施例的技术方案具有以下优点：
9.本发明实施例提供的半导体结构的形成方法中，对所述核心区的层间介质层进行离子掺杂，适于提高所述核心区的层间介质层的耐刻蚀度，在半导体领域中，后续步骤通常还包括进行刻蚀或平坦化工艺的步骤，例如：去除所述核心区栅极开口底部的栅氧化层等步骤，本发明实施例通过进行所述离子掺杂以提高核心区的层间介质层的耐刻蚀度，有利于降低在后续的刻蚀步骤或平坦化工艺中核心区的层间介质层被误刻蚀的概率，从而有利于提高核心区层间介质层的高度一致性、以及降低层间介质层顶面出现凹陷问题的概率；而且，形成所述栅极的过程通常包括在层间介质层上形成填充栅极开口的栅极材料层、以及采用平坦化工艺去除高于层间介质层的栅极材料层的步骤，层间介质层的顶面高度一致性较高，相应提高了所述栅极的高度一致性，且层间介质层顶面出现凹陷问题的概率低，相应有利于减小在层间介质层顶面上出现栅极材料残留的概率，有利于提高核心器件的性能，进而有利于提高生产制造良率和半导体结构的性能。
附图说明
10.图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图；
11.图5至图15是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
12.图16是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
具体实施方式
13.目前所形成的器件仍有性能不佳的问题，且生产良率较低。现结合一种半导体结构的形成方法分析器件性能不佳和生产良率低的原因。
14.参考图1至图4，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
15.参考图1，提供基底1，包括用于形成核心器件的核心区i、以及用于形成输入/输出器件的周边区ii；在基底1上形成伪栅结构2，伪栅结构2包括栅氧化层21以及位于栅氧化层21上的伪栅层22；在伪栅结构2两侧的基底1中形成源漏掺杂区(图未示)；在所述基底1上形成覆盖源漏掺杂区的层间介质层3。
16.参考图2，去除所述伪栅层22，在所述层间介质层3中形成栅极开口4，栅极开口4的底部暴露出所述栅氧化层21。
17.参考图3，去除所述核心区i的栅极开口4底部的栅氧化层21。
18.参考图4，在去除位于所述核心区i的栅极开口4底部的栅氧化层21后，形成填充所述栅极开口4的栅极5。
19.发明人发现，采用上述方法形成的器件的性能较差、生产良率较低。具体地，所述栅极5的高度一致性较差，而且，在层间介质层3顶面上产生栅极材料的残留的概率较高，容易降低生产良率。
20.通过发明人进一步的研究发现，产生上述问题的原因是：在半导体领域中，所述层间介质层3的材料通常与所述栅氧化层21的材料相同，层间介质层3的材料通常也为氧化硅，在上述形成方法中，在去除所述核心区i的栅极开口4底部的栅氧化层21的步骤中，所述核心区i层间介质层3的顶面也容易被误刻蚀，这容易导致所述核心区i层间介质层3的顶面高度一致性较差，而且，还容易导致核心区i层间介质层3的顶面出现凹陷的问题，后续形成
所述栅极5的过程通常包括在层间介质层3上形成填充栅极开口4的栅极材料层、以及采用化学机械研磨工艺去除高于层间介质层3的栅极材料层的步骤，这容易导致栅极5的高度一致性也较差，而且，位于层间介质层3的顶面的凹陷中的栅极材料层难以被化学机械研磨工艺研磨去除，进而容易在顶面具有凹陷的层间介质层3上产生栅极材料的残留，这容易降低半导体制程的良率，导致形成的半导体结构的性能较差，尤其是导致核心器件的性能较差。
21.为了解决所述技术问题，本发明实施例提供的半导体结构的形成方法中，对所述核心区的层间介质层进行离子掺杂，适于提高所述核心区的层间介质层的耐刻蚀度，在半导体领域中，后续步骤通常还包括进行刻蚀或平坦化工艺的步骤，例如：去除所述核心区栅极开口底部的栅氧化层等步骤，本发明实施例通过进行离子掺杂以提高核心区层间介质层的耐刻蚀度，有利于降低在后续的刻蚀步骤或平坦化工艺中核心区层间介质层被误刻蚀的概率，从而有利于核心区提高层间介质层的高度一致性、以及降低层间介质层顶面出现凹陷问题的概率；而且，形成所述栅极的过程通常包括在层间介质层上形成填充栅极开口的栅极材料层、以及采用平坦化工艺去除高于层间介质层的栅极材料层的步骤，层间介质层的顶面高度一致性较高，相应提高了所述栅极的高度一致性，且层间介质层顶面出现凹陷问题的概率低，相应有利于减小在层间介质层顶面上出现栅极材料残留的概率，有利于提高核心器件的性能，进而有利于提高生产制造良率和半导体结构的性能。
22.为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
23.图5至图15是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
24.参考图5，提供基底100，所述基底100包括用于形成核心器件的核心区i。
25.本实施例中，所述基底100还包括用于形成输入/输出器件的周边区ii。
26.所述基底100用于为形成晶体管提供工艺平台。
27.本实施例中，以基底100用于形成鳍式场效应晶体管(finfet)作为一种示例，基底100包括衬底(未标示)以及凸出于衬底(未标示)的鳍部(未标示)。在其他实施例中，基底还可以为平面型基底，基底相应可以仅包括衬底。
28.本实施例中，所述衬底为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
29.所述鳍部用于提供器件工作时的导电沟道。本实施例中，所述鳍部的材料与所述衬底的材料相同，所述鳍部的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，所述鳍部的材料也可以与所述衬底的材料不同。
30.本实施例中，所述基底100包括用于形成核心器件(core device)的核心区i、以及用于形成输入/输出器件(input/output device)的周边区ii。
31.其中，核心器件主要指芯片内部所使用的器件，通常采用较低的电压，且核心器件的工作频率通常较高；输入/输出器件是芯片与外部接口交互时所使用的器件，这类器件的工作电压一般比较高，输入/输出器件的工作频率通常较低。
32.本实施例中，所述核心区i和周边区ii之间的基底100上还形成有隔离结构(未标
示)。所述隔离结构用于隔离所述核心区i和周边区ii。
33.所述隔离结构的材料包括氧化硅、氮化硅和氮氧化硅中的一种或多种。
34.后续步骤还包括：在所述基底100上形成伪栅。本实施例中，在提供基底100后，形成伪栅之前，所述半导体结构的形成方法还包括：在所述核心区i和周边区ii的基底100上形成栅氧化层110。
35.相应地，在后续形成伪栅的步骤中，伪栅形成在栅氧化层110上。
36.所述栅氧化层110能够在后续去除所述伪栅的过程中作为停止层，从而对基底100起到保护的作用。具体的，本实施例中，栅氧化层110用于保护鳍部。
37.其中，位于周边区ii的栅氧化层110在后续的工艺中被保留，在后续形成栅极后，位于周边区ii的栅氧化层110用于隔离栅极与基底100。
38.所述栅氧化层110的材料可以为氧化硅或氮氧化硅。本实施例中，所述栅氧化层110的材料为氧化硅。
39.形成栅氧化层110的工艺包括沉积工艺或氧化工艺。具体地，所述沉积工艺可以为原子层沉积工艺，所述氧化工艺包括干氧氧化工艺或湿氧氧化工艺等。
40.本实施例中，所述栅氧化层110覆盖所述鳍部的表面。
41.继续参考图5，在所述基底100上形成伪栅120。
42.所述伪栅120用于为后续形成栅极占据空间位置。
43.本实施例中，所述伪栅120横跨鳍部且覆盖鳍部的部分顶部和部分侧壁。
44.本实施例中，所述伪栅120包括伪栅层，所述伪栅层的材料包括多晶硅。
45.本实施例中，形成伪所述栅120的步骤包括：形成覆盖基底100的伪栅材料层(图未示)；图形化伪栅材料层，剩余的伪栅材料层用于作为伪栅120。
46.本实施例中，在图形化伪栅材料层的过程中，还图形化位于伪栅材料层底部的栅氧化层110，相应的，在形成伪栅120后，栅氧化层110仅位于伪栅120的底部。在其他实施例中，在图形化伪栅材料层的过程中，还可以不对图形化栅氧化层，相应的，在形成伪栅后，伪栅氧化层还位于基底的表面。
47.本实施例中，在形成所述伪栅120之后，所述半导体结构的形成方法还包括：在伪栅120的侧壁形成侧墙(图未示)。
48.侧墙用于保护伪栅120的侧壁，侧墙还用于定义源漏掺杂区的形成位置。
49.本实施例中，所述侧墙为单层结构，所述侧墙的材料为氮化硅。
50.继续参考图5，在伪栅120两侧的基底100中形成源漏掺杂区(图未示)。
51.源漏掺杂区用于在器件工作时，为沟道提供应力，从而提高沟道区的载流子迁移率。具体的，本实施例中，在伪栅120两侧的鳍部中形成源漏掺杂区。
52.本实施例中，通过外延和掺杂工艺形成源漏掺杂区，源漏掺杂区的材料包括掺杂有离子的应力层。其中，当形成pmos晶体管时，应力层的材料为si或sige，应力层用于为pmos晶体管的沟道区提供压应力作用，应力层中的掺杂离子为p型离子，例如：b离子、ga离子或in离子；当形成nmos晶体管时，应力层的材料为si或sic，应力层用于为nmos晶体管的沟道区提供拉应力作用，应力层中的掺杂离子为n型离子，例如：p离子、as离子或sb离子。
53.继续参考图5，在所述伪栅120两侧形成覆盖源漏掺杂区的层间介质层130。
54.所述层间介质层130用于对相邻器件之间起到隔离的作用。
55.因此，所述层间介质层130的材料为绝缘材料。本实施例中，所述层间介质层130的材料与所述栅氧化层110的材料相同，层间介质层130的材料为氧化硅。在其他实施例中，层间介质层的材料还可以为氮氧化硅等其他绝缘材料。
56.本实施例中，在形成源漏掺杂区后，形成层间介质层130之前，所述半导体结构的形成方法还包括：形成保形覆盖所述源漏掺杂区表面、所述伪栅120侧壁的刻蚀阻挡层140。
57.刻蚀阻挡层140为接触孔刻蚀阻挡层(contact etch stop layer，cesl)，在后续刻蚀层间介质层140以形成露出源漏掺杂区的接触孔的过程中，刻蚀阻挡层140用于定义刻蚀停止位置，有利于减小刻蚀工艺对源漏掺杂区的损伤。
58.相应的，本实施例中，所述层间介质层130覆盖所述刻蚀阻挡层140。
59.本实施例中，所述刻蚀阻挡层140的材料为氮化硅。
60.参考图6，去除所述伪栅120，在所述层间介质层130中形成栅极开口10。
61.所述栅极开口10用于为后续形成栅极提供空间位置。
62.本实施例中，所述栅极开口10的底部暴露出所述栅氧化层110，所述栅极开口10还用于为后续去除所述核心区i的栅氧化层110做准备。
63.本实施例中，去除伪栅120的步骤包括：采用干法刻蚀工艺，去除部分厚度的伪栅120；采用湿法刻蚀工艺，去除剩余的伪栅120，形成栅极开口10。
64.本实施例中，所述湿法刻蚀工艺的刻蚀溶液包括nh4oh溶液和四甲基氢氧化铵(tmah)溶液。
65.需要说明的是，本实施例中，所述伪栅层的顶面通常还形成有自然氧化层(图未示)，所述自然氧化层的材料为氧化硅。
66.因此，本实施例中，在去除伪栅120的步骤中，半导体结构的形成方法还包括：去除自然氧化层。通过去除自然氧化层，从而暴露出伪栅120的顶面，防止自然氧化层遮盖住伪栅120，进而有利于减小伪栅120产生残留的概率。
67.参考图8至图10，对所述核心区i的层间介质层130进行离子掺杂，适于提高所述核心区i的层间介质层130的耐刻蚀度。
68.在半导体领域中，后续步骤通常还包括进行刻蚀或平坦化工艺的步骤，例如：去除所述核心区i栅极开口10底部的栅氧化层110等步骤，通过对所述核心区i的层间介质层130进行离子掺杂，适于提高核心区i层间介质层130的耐刻蚀度，有利于降低层间介质层130在后续的刻蚀步骤中被误刻蚀的概率，从而有利于提高层间介质层130的高度一致性、以及降低层间介质层130顶面出现凹陷问题的概率；而且，后续形成栅极的过程通常包括在层间介质层130上形成填充栅极开口10的栅极材料层、以及采用平坦化工艺去除高于层间介质层130的栅极材料层的步骤，层间介质层130的顶面高度一致性较高，相应提高了所述栅极的高度一致性，且层间介质层130顶面出现凹陷问题的概率低，相应有利于减小在层间介质层130顶面上出现栅极材料残留的概率，相应有利于提高核心器件的性能，进而有利于提高生产制造良率和半导体结构的性能。
69.本实施例中，对所述核心区i的层间介质层130进行离子掺杂的离子包括硅离子。通过在所述核心区i的层间介质层130中掺杂硅离子，有利于提高所述层间介质层130中的硅含量，从而有利于提高所述层间介质层130的硬度，进而有利于提高所述层间介质层130的耐刻蚀度。
70.对所述核心区i的层间介质层130进行离子掺杂的步骤中，核心区i的层间介质层130中离子的掺杂深度不宜过小，否则掺杂有离子的层间介质层130容易在后续的刻蚀工艺或平坦化工艺被过早的消耗，进而容易导致所述离子掺杂用于减小核心区i层间介质层130顶面损伤的效果不明显；所述核心区i的层间介质层130中离子的掺杂深度也不宜过大，否则容易增加将离子掺杂到其他膜层中的风险，易降低工艺兼容性。为此，本实施例中，所述核心区i的层间介质层130中离子的掺杂深度为5nm至8nm。
71.作为一种示例，本实施例在形成栅极开口10之后，去除核心区i的栅极开口10底部的栅氧化层110之前，对核心区i的层间介质层130进行离子掺杂。
72.通过在形成栅极开口10之后，去除核心区i的栅极开口10底部的栅氧化层110之前，进行离子掺杂，有利于减小离子掺杂与去除核心区i的栅极开口10的底部栅氧化层110之间的其他工艺步骤的影响，进而有利于对所述离子掺杂的效果进行精确控制，相应有利于显著提高层间介质层130的厚度均一性。
73.作为一种示例，具体的，本实施例对所述核心区i的层间介质层130进行离子掺杂的步骤包括：
74.如图8至图9所示，形成填充所述栅极开口10且覆盖所述周边区ii层间介质层130的遮挡层160(如图9所示)，所述遮挡层160暴露出所述核心区i的层间介质层130。
75.遮挡层160用于作为对核心区i的层间介质层130进行离子掺杂的掩膜。
76.所述遮挡层160还填充所述栅极开口10，从而对位于所述栅极开口10底部的栅氧化层110起到保护的作用。
77.本实施例中，所述遮挡层160的材料为barc(bottom anti-reflective coating，底部抗反射涂层)材料。在其他实施例中，所述遮挡层的材料还可以为其他合适的有机材料，例如：旋涂碳(spin-on-carbon，soc)等。
78.本实施例中，形成遮挡层160的步骤包括：如图8所示，在层间介质层130上形成填充栅极开口10的填充材料层155；如图9所示，去除位于核心区i的层间介质层130顶面和栅极开口10上方的填充材料层155，剩余位于栅极开口10中和周边区ii的层间介质层130顶面的填充材料层155用于作为遮挡层160。
79.所述填充材料层155用于形成所述遮挡层160。
80.本实施例中，形成所述填充材料层155的工艺包括旋涂工艺。
81.需要说明的是，本实施例中，在形成填充材料层155后，去除位于核心区i的层间介质层130顶面和栅极开口10上方的填充材料层155之前，所述半导体结构的形成方法还包括：在填充材料层155上形成图形层101(如图8所示)，图形层101中形成有位于核心区i的层间介质层130上方的图形开口20。
82.所述图形层101用于作为刻蚀填充材料层155以形成遮挡层160的掩膜。
83.本实施例中，所述图形层101的材料为光刻胶。所述图形层101可以通过曝光显影等光刻工艺形成，本实施例在此不再赘述。
84.相应的，本实施例中，以所述图形层101为掩膜，沿图形开口20，去除位于核心区i的层间介质层130顶面和栅极开口10上方的填充材料层155。
85.本实施例中，采用干法刻蚀工艺，沿图形开口20，刻蚀去除位于所述核心区i的层间介质层顶面和栅极开口10上方的填充材料层155。
86.如图10所示，以所述遮挡层160为掩膜，对所述核心区i的层间介质层130进行离子掺杂。
87.本实施例中，进行离子掺杂的工艺包括离子注入工艺，所述离子注入工艺的参数包括：注入能量为0.25kev至5kev，注入剂量为1.6e15atom/cm2至1.6e17atom/cm2，注入角度为0
°
。
88.离子注入工艺的注入能量不宜过小，否则容易导致离子掺杂的掺杂深度过小；离子注入工艺的注入能量也不宜过大，否则容易导致所述离子掺杂的掺杂深度过大。为此，本实施例中，为保证所述核心区i的层间介质层130中离子的掺杂深度满足工艺要求，所述离子注入工艺的注入能量为0.25kev至5kev。
89.所述离子注入工艺的注入剂量不宜过小，否则容易导致所述离子掺杂对所述层间介质层130的耐刻蚀度的提高效果不明显；所述离子注入工艺的注入剂量也不宜过大，否则容易增加工艺风险。为此，本实施例中，所述离子注入工艺的注入剂量为1.6e15atom/cm2至1.6e17atom/cm2。
90.所述离子注入工艺的注入角度指的是注入角度与所述基底100表面法线的夹角，本实施例中，所述离子注入工艺的注入角度为0
°
，从而使得离子能够沿着垂直于所述基底100表面的方向注入到层间介质层130中，有利于降低将离子注入到其他膜层结构中的风险。
91.结合参考图7，本实施例中，在去除所述伪栅120之后，形成所述填充材料层155之前，所述半导体结构的形成方法还包括：形成保形覆盖所述栅极开口10的底部和侧壁、以及所述层间介质层130顶面的牺牲氧化层150。
92.后续步骤还包括：去除核心区i栅极开口10底部的栅氧化层110，本实施例中，通过在去除核心区i栅极开口10底部的栅氧化层110之前形成牺牲氧化层150，从而使得牺牲氧化层150能够在去除核心区i栅极开口10底部的栅氧化层110的过程中，对周边区ii栅极开口10底部的栅氧化层110起到保护的作用，此外，牺牲氧化层150还能够对层间介质层130顶面起到保护的作用，有利于减小层间介质层130受损的概率。
93.本实施例中，所述牺牲氧化层150与所述层间介质层130、以及所述栅氧化层110的材料相同，所述牺牲氧化层150的材料为氧化硅。
94.本实施例中，采用原子层沉积工艺，形成所述牺牲氧化层150。
95.后续步骤还包括：形成填充栅极开口10的栅极。结合参考图11，本实施例中，在进行离子掺杂后，且在去除所述核心区i的栅极开口10底部的栅氧化层110之前，所述半导体结构的形成方法还包括：去除位于所述核心区i的栅极开口10中的遮挡层160，暴露出所述核心区i栅极开口10的底部和侧壁。
96.通过暴露出所述栅极开口10的底部和侧壁，为后续去除位于所述核心区i栅极开口10底部的栅氧化层110做准备；而且，本实施例去除所述核心区i的栅极开口10中的遮挡层160后，剩余的遮挡层160能够作为后续去除核心区i的栅极开口10底部的栅氧化层110的刻蚀掩膜，从而将进行所述离子掺杂的步骤与去除核心区i的栅极开口10底部的栅氧化层110相整合，有利于提高工艺整合度、工艺兼容性，还有利于简化工艺步骤。
97.具体的，栅极开口10的底部和侧壁以及层间介质层130的顶面上还形成有所述牺牲氧化层150，因此，在去除位于核心区i栅极开口10中的遮挡层160后，暴露出位于核心区i
栅极开口10底部和侧壁的牺牲氧化层150。
98.本实施例中，去除位于核心区i栅极开口10中的遮挡层160的工艺包括干法刻蚀工艺，例如：各向异性的干法刻蚀工艺。各向异性的干法刻蚀工艺具有各向异性刻蚀的特性，从而有利于减小对遮挡层160横向刻蚀的概率，相应的，在去除位于核心区i栅极开口10中的遮挡层160的步骤中，对位于层间介质层130以及位于周边区ii栅极开口10中的遮挡层160造成损伤的概率较低，从而在后续能够以剩余的遮挡层160作为掩膜，去除位于核心区i栅极开口10底部的栅氧化层110。
99.结合参考图12，本实施例中，在在形成所述栅极开口10以及进行所述离子掺杂之后，且在形成栅极之前，所述半导体结构的形成方法还包括：去除所述核心区i栅极开口10底部的栅氧化层110。
100.本实施例中，基底100包括用于形成核心器件的核心区i和用于形成输入/输出器件的周边区ii。在半导体领域中，输入/输出器件的工作电压通常远大于核心器件的工作电压，为保证输入/输出器件的性能(例如：防止击穿等问题)，输入/输出器件的栅介质层的厚度通常大于所述核心器件的栅介质层的厚度。
101.后续形成填充于栅极开口10的栅极为金属栅极结构，栅极通常包括位于栅极开口10的底部和侧壁的高k栅介质层。本实施例中，通过去除核心区i的栅氧化层110，从而使得核心器件的栅介质层仅包括所述高k栅介质层，使输入/输出器件的栅介质层包括栅氧化层110和位于栅氧化层110上的高k栅介质层，进而使得核心区i的栅介质层的厚度大于所述周边区ii的栅介质层的厚度。
102.本实施例中，所述层间介质层130与栅氧化层110的材料相同，且本实施例还对所述核心区i的层间介质层130进行离子掺杂，适于提高所述核心区i的层间介质层130的耐刻蚀度，因此，在去除所述核心区i栅极开口10底部的栅氧化层110的过程中，所述核心区i的层间介质层130受损的概率较低，相应有利于提高层间介质层130的高度一致性，以及降低层间介质层130顶面出现凹陷(dishing)问题的概率。
103.具体的，本实施例中，在去除位于所述核心区i栅极开口10中的遮挡层160之后，去除所述核心区i栅极开口10底部的栅氧化层110。
104.因此，本实施例中，在去除所述核心区i栅极开口10底部的栅氧化层110的步骤中，以剩余的所述遮挡层160为掩膜，去除所述核心区i栅极开口10底部的栅氧化层110，从而将进行所述离子掺杂的工艺与去除所述核心区i栅极开口10底部的栅氧化层110的工艺相整合，且不需额外形成一道用于作为去除核心区i栅极开口10底部的栅氧化层110的掩膜，不仅有利于简化工艺步骤、提高工艺整合度，还有利于节约工艺成本。
105.本实施例中，在去除所述核心区i栅极开口10底部的栅氧化层110的步骤中，还去除位于所述核心区i栅极开口10底部和侧壁、以及所述遮挡层160露出的层间介质层130顶面的牺牲氧化层150。
106.本实施例中，去除所述核心区i栅极开口10底部的栅氧化层110的工艺包括certas刻蚀工艺。所述certas工艺为各向同性的刻蚀工艺，有利于将位于所述核心区i栅极开口10侧壁和底部的牺牲氧化层110、以及位于核心区i栅极开口10底部的栅氧化层110去除干净。在其他实施例中，还可以采用其他合适的工艺去除所述核心区栅极开口底部的栅氧化层的栅氧化层，例如：湿法刻蚀工艺，所述湿法刻蚀工艺的刻蚀溶液相应可以为稀释的氢氟酸
(dhf)溶液。
107.结合参考图13，本实施例中，在去除所述核心区i栅极开口10底部的栅氧化层110后，所述半导体结构的形成方法还包括：去除所述遮挡层160。
108.去除所述遮挡层160，从而暴露出所述周边区ii的栅极开口10，为后续形成填充于所述栅极开口10的栅极做准备。
109.本实施例中，在去除所述遮挡层160的过程中，还去除所述图形层101。
110.本实施例中，采用灰化工艺去除所述遮挡层160。
111.结合参考图14，本实施例中，在去除所述遮挡层160后，所述半导体结构的形成方法还包括：去除剩余的所述牺牲氧化层150。
112.通过去除剩余的牺牲氧化层150，从而暴露出周边区ii的栅极开口10底部的栅氧化层110、以及所述周边区ii的栅极开口10侧壁，为后续形成填充于所述栅极开口10的栅极做准备。
113.本实施例中，由于核心区i的层间介质层130中掺杂有硅离子，核心区i的层间介质层130的耐刻蚀度较高，因此，在去除剩余的牺牲氧化层150的过程中，核心区i层间介质层130受损的概率较低，从而有利于提高层间介质层130的顶面高度一致性，以及减少层间介质层130顶面产生凹陷问题的概率。
114.本实施例中，采用湿法刻蚀工艺，去除剩余的所述牺牲氧化层150。所述湿法刻蚀工艺的刻蚀溶液可以为稀释的氢氟酸溶液。
115.参考图15，在形成所述栅极开口10、以及进行离子掺杂后，形成填充所述栅极开口10的栅极170。具体的，本实施例中，在去除所述核心区i的栅极开口10底部的栅氧化层110之后，形成所述栅极170。
116.所述栅极170用于控制导电沟道的开启或关断。
117.本实施例中，形成栅极170的步骤包括：在层间介质层130上形成填充栅极开口10的栅极材料层(图未示)；采用平坦化工艺，去除高于层间介质层130的栅极材料层，位于栅极开口10中的剩余栅极材料层用于作为栅极170。
118.由前述可知，层间介质层130的高度一致性较高，且层间介质层130顶面出现凹陷问题的概率较低；形成所述栅极170的过程采用平坦化工艺去除高于层间介质层130的栅极材料层的步骤，层间介质层130的顶面高度一致性较高，相应提高了所述栅极170的高度一致性，且层间介质层130顶面出现凹陷问题的概率低，相应有利于减小在层间介质层130顶面上出现栅极170材料残留的概率，进而有利于提高生产制造良率和半导体结构的性能。
119.本实施例中，采用化学机械研磨工艺，去除高于层间介质层130的栅极材料层。
120.本实施例中，栅极170为金属栅极结构，栅极170包括位于栅极开口10的底部和侧壁的高k栅介质层(图未示)、以及位于高k栅介质层上且填充栅极开口10的栅电极层(图未示)。
121.所述高k栅介质层的材料为高k栅介质材料，高k栅介质材料可以为hfo2、hfsio、hfsion、hftao、hftio、hfzro、zro2或al2o3。本实施例中，所述高k栅介质层的材料为hfo2。
122.本实施例中，所述核心区i的高k栅介质层构成核心器件的栅介质层，所述周边区ii的栅氧化层110以及位于所述栅氧化层110上的高k栅介质层构成输入/输出器件的栅介质层，从而使得核心器件的栅介质层的厚度小于所述输入/输出器件的栅介质层的厚度。
123.本实施例中，所述栅电极层的材料为w。
124.图16是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。本发明实施例与前述实施例的相同之处在此不再赘述，本发明实施例与前述实施例的不同之处在于：在形成所述层间介质层230之后，且在去除所述伪栅220之前，对所述核心区a的层间介质层230进行离子掺杂。
125.通过在去除所述伪栅220之前，对所述核心区a的层间介质层230进行离子掺杂，适于提高所述核心区a的层间介质层230的耐刻蚀度，从而有利于降低所述核心区a的层间介质层230在后续去除伪栅220的过程中受损的几率。
126.具体的，本实施例中，还对所述周边区b的层间介质层230进行离子掺杂，相应还有利于减小周边区b的层间介质层230在后续的刻蚀工艺或平坦化工艺，例如：在后续去除伪栅220的过程中，受损的几率，进而有利于提高层间介质层230的高度一致性。
127.而且，本实施例中，在形成层间介质层230之后，且在去除所述伪栅220之前，对所述核心区a和周边区b的层间介质层230进行离子掺杂，在进行所述离子掺杂的过程中，不需形成掩膜，从而有利于节约成本、以及简化工艺。
128.本实施例中，对核心区a层间介质层230进行离子掺杂的离子包括硅离子。
129.本实施例中，采用离子注入工艺进行离子掺杂。关于本实施例离子掺杂的具体描述，可参考前述实施例对离子掺杂的相关描述，本实施例在此不再赘述。
130.后续工艺步骤与前述实施例相同，本实施例在此不再赘述。
131.相应的，本发明还提供一种半导体结构。参考图10，示出了本发明半导体结构一实施例的结构示意图。
132.所述半导体结构包括：基底100，所述基底100包括用于形成核心器件的核心区i、以及用于形成输入/输出器件的周边区ii；栅极开口10(如图7所示)，位于所述基底100上；源漏掺杂区(图未示)，位于所述栅极开口10的两侧的基底100中；层间介质层130，位于所述栅极开口10两侧且覆盖源漏掺杂区，其中，所述核心区i的层间介质层130中掺杂有离子，所述离子适于提高核心区i的层间介质层130的耐刻蚀度。
133.本发明实施例提供的半导体结构中，核心区i的层间介质层130中还掺杂有离子，离子适于提高核心区i的层间介质层130的耐刻蚀度，在半导体领域中，后续步骤通常还包括进行刻蚀或平坦化工艺的步骤，例如：去除核心区i栅极开口10底部的栅氧化层110等步骤，通过提高核心区i层间介质层130的耐刻蚀度，有利于降低核心区i层间介质层130在后续的刻蚀步骤中被误刻蚀的概率，从而有利于提高层间介质层130的高度一致性、以及降低层间介质层130顶面出现凹陷问题的概率；而且，后续形成栅极的过程通常包括在层间介质层130上形成填充栅极开口10的栅极材料层、以及采用平坦化工艺去除高于层间介质层130的栅极材料层的步骤，层间介质层130的顶面高度一致性较高，相应提高了栅极的高度一致性，且层间介质层130顶面出现凹陷问题的概率低，相应有利于减小在层间介质层130顶面上出现栅极材料残留的概率，进而有利于提高生产制造良率和半导体结构的性能。
134.所述基底100用于为形成晶体管提供工艺平台。
135.本实施例中，以所述基底100用于形成鳍式场效应晶体管(finfet)作为一种示例，所述基底100包括衬底(未标示)以及凸出于衬底(未标示)的鳍部(未标示)。本实施例中，所述衬底为硅衬底。
136.所述鳍部用于提供器件工作时的导电沟道。
137.本实施例中，所述鳍部的材料为硅。
138.本实施例中，所述基底100包括用于形成核心器件(core device)的核心区i、以及用于形成输入/输出器件(input/output device)的周边区ii。
139.本实施例中，核心区i和周边区ii之间的基底100上还形成有隔离结构(未标示)。所述隔离结构的材料包括氧化硅、氮化硅和氮氧化硅中的一种或多种。
140.所述栅极开口10用于为后续形成栅极提供空间位置。
141.所述栅极开口10通过去除伪栅形成。
142.所述半导体结构还包括：位于核心区i和周边区ii的栅极开口10底部的栅氧化层110。所述栅氧化层110用于在去除伪栅以形成所述栅极开口10的过程中作为停止层，从而对基底100起到保护的作用。
143.其中，位于周边区ii的栅氧化层110在后续工艺中被保留，在后续形成填充栅极开口10的栅极后，位于周边区ii的栅氧化层110还用于隔离栅极与基底100。所述栅氧化层110的材料包括氧化硅或氮氧化硅。本实施例中，所述栅氧化层110的材料为氧化硅。
144.所述源漏掺杂区用于在器件工作时为沟道提供应力，从而提高沟道区的载流子迁移率。本实施例中，源漏掺杂区的材料包括掺杂有离子的应力层。其中，当形成pmos晶体管时，应力层的材料为si或sige，应力层用于为pmos晶体管的沟道区提供压应力作用，应力层中的掺杂离子为p型离子，例如：b离子、ga离子或in离子；当形成nmos晶体管时，应力层的材料为si或sic，应力层用于为nmos晶体管的沟道区提供拉应力作用，应力层中的掺杂离子为n型离子，例如：p离子、as离子或sb离子。
145.所述半导体结构还包括：刻蚀阻挡层140，保形覆盖源漏掺杂区表面。而且，本实施例中，所述栅极开口10的侧壁暴露出所述刻蚀阻挡层140。
146.刻蚀阻挡层140用于在后续刻蚀层间介质层130以形成露出源漏掺杂区的接触孔的步骤中，定义刻蚀的停止位置，从而减小所述源漏掺杂区受损的几率。
147.本实施例中，所述刻蚀阻挡层140的材料为氮化硅。
148.所述层间介质层130用于对相邻器件之间起到隔离的作用。本实施例中，所述层间介质层130覆盖所述刻蚀阻挡层140。
149.因此，所述层间介质层130的材料为绝缘材料。本实施例中，层间介质层130的材料与所述栅氧化层110相同，所述层间介质层130的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮氧化硅等其他绝缘材料。
150.核心区i的层间介质层130中的掺杂离子包括硅离子。通过在核心区i的层间介质层130中掺杂硅离子，有利于提高层间介质层130中的硅含量，从而有利于提高层间介质层130的硬度，进而提高所述层间介质层130的耐刻蚀度。
151.所述核心区i的层间介质层130中离子的掺杂深度不宜过小，否则掺杂有离子的层间介质层130容易在后续的刻蚀工艺或平坦化工艺被过早的消耗，容易导致所述掺杂离子用于减小核心区i的层间介质层130顶面损伤的效果不明显；所述核心区i的层间介质层130中离子的掺杂深度也不宜过大，否则容易增加将离子掺杂到其他膜层中的风险，易降低工艺兼容性。为此，本实施例中，所述核心区i的层间介质层130中离子的掺杂深度为5nm至8nm。
152.所述半导体结构还包括：牺牲氧化层150，保形覆盖所述栅极开口10的底部和侧壁、以及所述层间介质层130顶面。
153.后续步骤还包括：去除所述核心区i栅极开口10底部的栅氧化层110，所述牺牲氧化层150能够在去除核心区i栅极开口10底部的栅氧化层110的过程中，对所述周边区ii栅极开口10底部的栅氧化层110起到保护的作用，此外，所述牺牲氧化层150还能够对所述层间介质层130顶面起到保护的作用，有利于减小所述层间介质层130受损的概率。
154.本实施例中，所述牺牲氧化层150的材料为氧化硅。
155.本实施例中，所述半导体结构还包括：遮挡层160，填充栅极开口10且覆盖周边区ii的层间介质层130，遮挡层160暴露出核心区i的层间介质层130。
156.遮挡层160用于作为对核心区i的层间介质层130进行离子掺杂的掩膜。
157.所述遮挡层160还填充所述栅极开口10，从而对位于栅极开口10底部的栅氧化层110起到保护的作用。本实施例中，遮挡层160的材料为barc材料。
158.本实施例中，所述半导体结构还包括：图形层101，位于遮挡层160上。
159.遮挡层160通常通过刻蚀填充材料层形成，图形层101作为刻蚀填充材料层155以形成遮挡层160的掩膜。本实施例中，图形层101的材料为光刻胶。
160.所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
161.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。