存储器器件及其制造方法与流程

1.本技术的实施例涉及存储器器件及其制造方法。


背景技术：

2.半导体器件中的器件密度通常受限于缩放半导体器件尺寸的能力。在半导体工业中，一直希望增加集成电路的面密度。为此，单个晶体管变得越来越小。但是，单个晶体管可以做的更小的速率正在减慢。将外围晶体管从制造的前段制程(feol)移至后段制程(beol)可能是有利的，因为可以在beol中添加功能，同时可以在feol中获得宝贵的芯片区域。由氧化物半导体制成的薄膜晶体管(tft)是用于beol集成的有吸引力的选择，因为tft可以在低温下处理，因此不会损坏先前制造的器件。


技术实现要素：

3.本技术的一些实施例提供了一种存储器器件，包括：金属互连结构，嵌入在位于衬底的顶面上面的介电材料层内；薄膜晶体管，嵌入在选自所述介电材料层的第一介电材料层中，并且与所述衬底的顶面垂直间隔开；以及铁电存储器单元，嵌入在所述介电材料层中，其中，所述铁电存储器单元的第一节点通过所述金属互连结构的位于所述衬底的顶面之上并且与所述衬底的顶面垂直间隔开的子集电连接至所述薄膜晶体管的节点。
4.本技术的另一些实施例提供了一种存储器器件，包括：金属互连结构，嵌入在位于衬底上面的介电材料层内；薄膜晶体管的阵列，嵌入在选自介电材料层的第一介电材料层内；以及铁电存储器单元的阵列，嵌入在选自所述介电材料层的第二介电材料层内，所述第二介电材料层与所述第一介电材料层相同或不同，其中，所述铁电存储器单元的阵列内的每个铁电存储器单元包括：柱结构，包含包括第一电极的层堆叠件；铁电介电材料层，接触所述第一电极的顶面；和第二电极，接触所述铁电介电材料层的顶面；以及其中，每个铁电存储器单元包括：第一节点，通过所述金属互连结构的相应子集电连接至用作访问晶体管的相应薄膜晶体管的节点。
5.本技术的又一些实施例提供了一种制造存储器器件的方法，包括：在衬底上方形成嵌入在至少一个下层级介电材料层内的第一金属互连结构；在所述下层级介电材料层上方形成薄膜晶体管；在形成所述薄膜晶体管之前或之后，在所述至少一个下层级介电材料层上方形成铁电存储器单元，其中，所述铁电存储器单元形成在所述薄膜晶体管的层级下面、之上或形成在与所述薄膜晶体管的层级相同的层级处；以及在所述薄膜晶体管或所述铁电存储器单元上方形成第二金属互连结构，其中，所述第二金属互连结构的子集将所述铁电存储器单元的第一节点电连接至所述薄膜晶体管的节点。
附图说明
6.当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的
尺寸可以任意地增大或减小。
7.图1是根据本发明的实施例的在形成互补金属氧化物半导体(cmos)晶体管、形成在下层级介电材料层中的第一金属互连结构和隔离介电层之后的示例性结构的垂直截面图。
8.图2是根据本发明实施例的在形成薄膜晶体管栅电极之后的示例性结构的垂直截面图。
9.图3是根据本发明实施例的在形成薄膜晶体管栅极介电层之后的示例性结构的垂直截面图。
10.图4是根据本发明的实施例的在形成半导体金属氧化物层之后的示例性结构的垂直截面图。
11.图5是根据本发明实施例的在形成源极接触结构和漏极接触结构之后的示例性结构的垂直截面图。
12.图6是根据本发明的实施例的在形成tft层级介电材料层、tft层级金属互连结构、介电覆盖层和连接通孔层级介电材料层之后的示例性结构的垂直截面图。
13.图7是根据本发明实施例的在形成连接通孔结构的阵列之后的示例性结构的垂直截面图。
14.图8是根据本发明实施例的在形成第一电极材料层、铁电介电材料层和第二电极材料层之后的示例性结构的垂直截面图。
15.图9是根据本发明实施例的在形成铁电存储器单元的二维阵列之后的示例性结构的垂直截面图。
16.图10是根据本发明实施例的在形成存储器层级介电材料层和存储器层级金属互连结构之后的示例性结构的垂直截面图。
17.图11是根据本发明实施例的示例性结构的第一可选配置的垂直截面图。
18.图12是根据本发明实施例的示例性结构的第二可选配置的垂直截面图。
19.图13是根据本发明实施例的示例性结构的第三可选配置的垂直截面图。
20.图14是根据本发明实施例的示例性结构的第四可选配置的垂直截面图。
21.图15是根据本发明实施例的示例性结构的第五可选配置的垂直截面图。
22.图16是根据本发明实施例的示例性结构的第六可选配置的垂直截面图。
23.图17是示出用于制造本发明的半导体器件的一般处理步骤的流程图。
具体实施方式
24.以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
25.此外，为了便于描述，在此可以使用诸如“在
…
之下”、“在
…
下方”、“下部”、“在
…
之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应解释。具有相同参考标号的元件指的是相同的元件，并且认为具有相同的材料成分和相同的厚度范围，除非另有明确说明。
26.铁电材料是当外部电场为零时可能具有自发非零电极化(即，非零总电偶极矩)的材料。自发极化可以由在相反方向上施加的强外部电场来逆转。极化不仅取决于测量时的外部电场，而且取决于外部电场的历史，因此具有磁滞回线。电极化的最大值称为饱和极化。在不再施加引起饱和极化的外部电场(即，关闭)之后剩余的电极化被为剩余极化。需要在剩余极化的相反方向上施加以实现零极化的电场的大小称为矫顽电场。为了形成存储器器件，通常期望具有高剩余极化和高矫顽场。高剩余极化可能会增加电信号的大小。高矫顽场使存储器器件在由噪声级电场和干扰引起的干扰下更稳定。
27.通常，本发明的结构和方法可以用于形成包括至少一个铁电存储器单元的铁电存储器器件，该至少一个铁电存储器单元连接至嵌入在后段制程(beol)金属互连层级中的至少一个薄膜晶体管。可以在位于至少一个铁电存储器单元和至少一个薄膜晶体管下面的衬底中的半导体材料层上提供包括单晶半导体沟道的场效应晶体管。每个铁电存储器单元可以包括作为第一节点的第一电极、铁电介电材料层和作为第二节点的第二电极。薄膜晶体管可以连接至铁电存储器单元的节点，并且位于半导体材料层上的场效应晶体管可以连接至铁电存储器单元的另一节点。
28.通常，场效应晶体管可以提供比薄膜晶体管大的单位面积电流密度，并因此可以用作铁电存储器单元的编程晶体管。可选地，薄膜晶体管可以用作编程晶体管。包括场效应晶体管、铁电存储器单元和薄膜晶体管的串联连接可以用于将铁电存储器单元编程为第一铁电状态，其中铁电介电材料层的电极化指向第一电极，并且用于将铁电存储器单元编程为第二铁电状态，其中铁电介电材料层的电极化指向第二电极。第一电极和第二电极的材料成分的不对称性可能使得铁电存储器单元提供不同的电容或不同的隧穿电阻，使得铁电存储器单元中的数据位的编码成为可能。
29.可以提供铁电存储器单元的二维阵列和薄膜晶体管的阵列。半导体材料层上的场效应晶体管可以配置为驱动相应行或列的铁电存储器单元。薄膜晶体管的每个可以配置为访问铁电存储器单元中的相应一个。可选地，薄膜晶体管可以配置为驱动相应列或行的铁电存储器单元。半导体材料层上的每个场效应晶体管可以配置为访问铁电存储器单元中的相应一个。作为进一步可选方案，半导体材料层上的场效应晶体管可以配置为驱动相应行或列的铁电存储器单元。每个薄膜晶体管可以配置为驱动相应列或行的铁电存储器单元。仍然可选地，半导体材料层上的场效应晶体管可以配置为驱动铁电存储器单元中的相应一个，并且每个薄膜晶体管可以配置为驱动铁电存储器单元中的相应一个。现在参考附图详细描述本发明的各个方面。
30.参考图1，示出了根据本发明的实施例的示例性结构。示例性结构包括衬底8，其可以是半导体衬底，诸如市售硅衬底。衬底8可以至少在其上部处包括半导体材料层9。半导体材料层9可以是块状半导体衬底的表面部分，或者可以是绝缘体上半导体(soi)衬底的顶部半导体层。在一个实施例中，半导体材料层9包括单晶半导体材料，诸如单晶硅。
31.可以在半导体材料层9的上部中形成包括诸如氧化硅的介电材料的浅沟槽隔离结构720。可以在由浅沟槽隔离结构720的部分横向包围的每个区域内形成合适的掺杂半导体阱，诸如p型阱和n型阱。可以在半导体材料层9的顶面上方形成场效应晶体管701。例如，每个场效应晶体管701可以包括源极区域732、漏极区域738、包括衬底8的在源极区域732和漏极区域738之间延伸的表面部分的半导体沟道735以及栅极结构750。半导体沟道735可以包括单晶半导体材料。每个栅极结构750可以包括栅极介电层752、栅电极754、栅极覆盖电介质758和介电栅极间隔件756。可以在每个源极区域732上形成源极侧金属半导体合金区域742，并且可以在每个漏极区域738上形成漏极侧金属半导体合金区域748。
32.示例性结构可以包括存储器阵列区域100，其中可以随后形成铁电存储器单元的阵列。示例性结构还可以包括外围区域200，其中提供用于铁电存储器器件的阵列的金属布线。通常，cmos电路700中的场效应晶体管701可以通过金属互连结构的相应集合电连接至相应铁电存储器单元的电极。
33.外围区域200中的器件(诸如场效应晶体管701)可以提供操作随后形成的铁电存储器单元的阵列的功能。具体地，外围区域中的器件可以配置为控制铁电存储器单元的阵列的编程操作、擦除操作和感测(读取)操作。例如，外围区域中的器件可以包括感测电路和/或编程电路。形成在半导体材料层9的顶面上的器件可以包括互补金属氧化物半导体(cmos)晶体管和可选的额外半导体器件(诸如电阻、二极管、电容等)，并且统称为cmos电路700。
34.cmos电路700中的场效应晶体管701中的一个或多个可以包括半导体沟道735，其包含衬底8中的半导体材料层9的部分。如果半导体材料层9包括诸如单晶硅的单晶半导体材料，则cmos电路700中的每个场效应晶体管701的半导体沟道735可以包括诸如单晶硅沟道的单晶半导体沟道。在一个实施例中，cmos电路700中的多个场效应晶体管701可以包括相应节点，其随后电连接至随后要形成的相应铁电存储器单元的节点。例如，cmos电路700中的多个场效应晶体管701可以包括相应源极区域732或相应漏极区域738，它们随后电连接至随后要形成的相应铁电存储器单元的节点。
35.在一个实施例中，cmos电路700可以包括编程控制电路，该编程控制电路配置为控制用于编程相应铁电存储器单元的场效应晶体管701的集合的栅极电压并且配置为控制随后要形成的薄膜晶体管的栅极电压。在该实施例中，编程控制电路可以配置为提供第一编程脉冲，该第一编程脉冲将所选铁电存储器单元中的相应铁电介电材料层编程为第一极化状态，其中铁电介电材料层中的电极化指向所选铁电存储器单元的第一电极，并且配置为提供第二编程脉冲，该第二编程脉冲将所选铁电存储器单元中的铁电介电材料层编程为第二极化状态，其中铁电介电材料层中的电极化指向所选铁电存储器单元的第二电极。
36.随后可以在衬底8和其上的半导体器件(诸如场效应晶体管701)上方形成嵌入在介电材料层中的各个金属互连结构。在说明性实例中，介电材料层可以包括例如接触层级介电材料层601、第一金属线层级介电材料层610以及第二线和通孔层级介电材料层620。金属互连结构可以包括形成在接触层级介电材料层601中并且接触cmos电路700的相应组件的器件接触通孔结构612、形成在第一金属线层级介电材料层610中的第一金属线结构618、形成在第二线和通孔层级介电材料层620的下部中的第一金属通孔结构622以及形成在第二线和通孔层级介电材料层620的上部中的第二金属线结构628。
37.介电材料层(601、610、620)的每个可以包括介电材料，诸如未掺杂的硅酸盐玻璃、掺杂的硅酸盐玻璃、有机硅酸盐玻璃、无定形氟化碳、它们的多孔变体或它们的组合。金属互连结构(612、618、622、628)的每个可以包括至少一种导电材料，其可以是金属衬垫层(诸如金属氮化物或金属碳化物)和金属填充材料的组合。每个金属衬垫层可以包括tin、tan、wn、tic、tac和wc，并且每个金属填充材料部分可以包括w、cu、al、co、ru、mo、ta、ti、它们的合金和/或它们的组合。也可以使用本发明的考虑范围内的其它合适的材料。在一个实施例中，第一金属通孔结构622和第二金属线结构628可以通过双重镶嵌工艺形成为集成线和通孔结构。虽然使用形成在第二线和通孔层级介电材料层620上方的存储器单元的阵列的实施例来描述本发明，但是本文明确考虑了存储器单元的阵列可以形成在不同金属互连层级处的实施例。
38.随后可以在嵌入金属互连结构(612、618、622、628)的介电材料层(601、610、620)上方沉积薄膜晶体管的阵列和铁电存储器单元的阵列。在形成薄膜晶体管的阵列或铁电存储器单元的阵列之前形成的所有介电材料层的集合统称为下层级介电材料层(601、610、620)。嵌入在下层级介电材料层(601、610、620)中的所有金属互连结构的集合在本文中称为第一金属互连结构(612、618、622、628)。通常，可以在位于衬底8中的半导体材料层9上方形成嵌入在至少一个下层级介电材料层(601、610、620)内的第一金属互连结构(612、618、622、628)。
39.在一个实施例中，可以在金属互连层级中形成薄膜晶体管(tft)，该金属互连层级位于包含下层级介电材料层(601、610、620)和第一金属互连结构(612、618、622、628)的金属互连层级上面。在一个实施例中，可以在下层级介电材料层(601、610、620)上方形成具有均匀厚度的平面介电材料层。平面介电材料层在本文中称为平面绝缘间隔件层630a。平面绝缘间隔件层630a包括介电材料，诸如未掺杂的硅酸盐玻璃、掺杂的硅酸盐玻璃、有机硅酸盐玻璃或多孔介电材料，并且可以通过化学汽相沉积来沉积。平面绝缘间隔件层630a的厚度可以在30nm至300nm范围内，但是也可以使用更小和更大的厚度。
40.参考图2，可以在平面绝缘间隔件层630a的顶面上沉积至少一种金属材料。沉积的金属材料光刻可以图案化为离散的金属条以形成至少一个薄膜晶体管(tft)栅电极854，其可以是tft栅电极854的阵列。可以在至少一个下层级介电材料层(601、610、620)上方形成tft栅电极854的一维阵列或二维阵列。在使用tft栅电极854的一维阵列的实施例中，每个tft栅电极854可以用作一行场效应晶体管701的公共tft栅电极854。
41.在一个实施例中，tft栅电极854可以沿第一水平方向hd1(其称为列方向)横向间隔开并且可以沿垂直于第一水平方向hd1的第二水平方向hd2(其在此称为行方向)横向延伸。第一水平方向hd1在图2的垂直截面图的平面内，并且第二水平方向hd2垂直于图2的垂直截面图的平面。每个tft栅电极854可以沿第一水平方向hd1具有均匀的宽度，该宽度为随后要形成的相应薄膜晶体管的栅极长度。例如，随后要形成的薄膜晶体管的栅极长度可以在20nm至200nm范围内，但是也可以使用更小和更大的栅极长度。
42.tft栅电极854的至少一种金属材料可以包括至少一种导电金属氮化物材料(诸如tin、tan和/或wn)、元素金属(诸如w、cu、ru、co、mo、ni、al等)和/或至少两种元素金属的金属间合金。tft栅电极854的至少一种金属材料可以通过物理汽相沉积、化学汽相沉积、电镀或化学镀来沉积。tft栅电极854的厚度可以在10m至50nm范围内，但是也可以使用更小和更
大的厚度。例如，通过在至少一种金属材料上方施加并且图案化光刻胶层，以及通过使用诸如各向异性蚀刻工艺的蚀刻工艺通过至少一种金属材料转移光刻胶层中的图案，至少一种金属材料可以图案化为tft栅电极854，随后可以例如通过灰化去除光刻胶层。
43.参考图3，可以通过共形沉积栅极介电材料在tft栅电极854上方形成薄膜晶体管(tft)栅极介电层852。可以用于tft栅极介电层852的栅极介电材料包括但不限于氧化硅、氮氧化硅、介电金属氧化物(诸如氧化铝、氧化铪、氧化钇、氧化镧等)或它们的堆叠件。其它合适的介电材料在本发明的考虑范围内。tft栅极介电层852可以通过原子层沉积或化学汽相沉积来沉积。tft栅极介电层852的厚度可以在1nm至12nm范围内，诸如从2nm至6nm，但是也可以使用更小和更大的厚度。
44.参考图4，可以在tft栅极介电层852上方沉积半导体金属氧化物材料层。半导体金属氧化物材料层可以图案化为至少一个半导体金属氧化物层835，诸如半导体金属氧化物层835的二维阵列。半导体金属氧化物材料层包括半导体金属氧化物材料，即，在合适掺杂有电掺杂剂(其可以是p型掺杂剂或n型掺杂剂)时能够提供1.0s/m至1.0x105s/m范围内的电导率的金属氧化物材料。在固有状态或低水平电掺杂的条件下，半导体金属氧化物材料可以是半导体的或绝缘的，并且具有通常在1.0x10
‑
10
s/m至1.0x10s/m范围内的电导率。可以用于半导体金属氧化物材料层的示例性半导体金属氧化物材料包括但不限于氧化铟镓锌(igzo)、氧化铟钨、氧化铟锌、氧化铟锡、氧化镓、氧化铟、掺杂的氧化锌、掺杂的氧化铟、掺杂的氧化镉和由此衍生的各种其它掺杂变体。其它合适的半导体金属氧化物材料在本发明的考虑范围内。在一个实施例中，半导体金属氧化物材料层可以包括氧化铟镓锌。
45.半导体金属氧化物材料层可以包括多晶半导体金属氧化物材料，或可以随后退火成具有更大平均晶粒尺寸的多晶半导体金属氧化物材料的非晶半导体金属氧化物材料。半导体金属氧化物材料层可以通过物理汽相沉积来沉积。半导体金属氧化物材料层的厚度可以在1nm至100nm范围内，诸如从2nm至50nm和/或从4nm至15nm，但是也可以使用更小和更大的厚度。
46.可以在半导体金属氧化物材料层上方施加可以光刻图案化为至少一个离散的光刻胶材料部分的光刻胶层(未示出)。在一个实施例中，光刻胶层可以图案化为光刻胶材料部分的二维阵列，从而使得每个图案化的光刻胶材料部分位于tft栅电极854的相应一个上面。在一个实施例中，沿第二水平方向hd2布置的一行图案化光刻胶材料部分可以位于具有沿第二水平方向延伸的条形的tft栅电极854上面。例如，可以使用光刻胶层的光刻胶材料部分作为蚀刻掩模通过各向异性蚀刻工艺来蚀刻半导体金属氧化物材料层的未掩蔽部分。半导体金属氧化物材料层的剩余部分包括至少一个半导体金属氧化物层835，其可以是半导体金属氧化物层835的二维阵列。随后可以例如通过灰化去除光刻胶层。
47.每个半导体金属氧化物层835可以具有矩形水平截面形状或圆角矩形水平截面形状。每个半导体金属氧化物层835可以具有一对沿第一水平方向hd1横向延伸的纵向边缘。每个半导体金属氧化物层835也可以具有一对沿第二水平方向hd2横向延伸的横向边缘。tft栅电极854的部分位于半导体金属氧化物层835的中间部分下面，从而使得在平面图中tft栅电极854横跨半导体金属氧化物层835的两个纵向边缘。
48.可选地，电掺杂剂(诸如p型掺杂剂或n型掺杂剂)可以注入至半导体金属氧化物层835的不位于tft栅电极854上面的部分中。在该实施例中，可以使用掩蔽离子注入工艺。
49.参考图5，可以在至少一个半导体金属氧化物层835(诸如半导体金属氧化物层835的二维阵列)上方沉积至少一种导电材料。至少一种导电材料可以包括导电金属氮化物材料(诸如tin、tan和/或wn)、元素金属(诸如w、ti、ta、mo、ru、co、ni、cu、al等)和/或金属间合金。其它合适的导电材料在本发明的考虑范围内。至少一种导电材料可以通过物理汽相沉积、化学汽相沉积、电镀和/或化学镀来沉积。至少一种导电材料的厚度可以在5nm至100nm范围内，诸如从10nm至50nm，但是也可以使用更小和更大的厚度。
50.至少一种导电材料可以图案化为源极接触结构832和漏极接触结构838。例如，可以在至少一种导电材料上方施加可以光刻图案化为覆盖每个半导体金属氧化物层835的端部的离散材料部分的光刻胶层(未示出)。半导体金属氧化物层835的由光刻胶层覆盖的部分可以沿第一水平方向hd1(即，每个半导体金属氧化物层835的纵向)从与tft栅电极854重叠的区域横向偏移。例如，通过使用光刻胶层作为蚀刻掩模实施各向异性蚀刻工艺，可以去除至少一种导电材料的未掩蔽部分。至少一种导电材料的剩余部分包括源极接触结构832和漏极接触结构838。可以在每个半导体金属氧化物层835上形成一对源极接触结构832和漏极接触结构838。每个源极接触结构832可以形成在相应半导体金属氧化物层835的源极区域上。每个漏接触结构838可以形成在相应半导体金属氧化物层835的漏极区域上。每个半导体金属氧化物层835的位于tft栅电极854上面并且位于一对源极区域和漏极区域之间的部分构成薄膜晶体管801的沟道区域。
51.可以在至少一个下层级介电材料层(601、610、620)上方形成至少一个薄膜晶体管801。在一个实施例中，半导体金属氧化物层835可以是多晶的。每个薄膜晶体管801可以包括多晶半导体金属氧化物材料作为沟道材料。在一个实施例中，可以在至少一个下层级介电材料层(601、610、620)上方形成薄膜晶体管801的二维阵列。在一个实施例中，薄膜晶体管801的二维阵列可以形成为二维周期性矩形阵列，其中沿第二水平方向hd1横向延伸的tft栅电极854的集合沿第一水平方向以第一间距重复，该第一间距是二维周期矩形阵列沿第一水平方向hd1的间距。二维周期性矩形阵列可以沿第二水平方向hd2具有第二间距。
52.每个tft 801可以包括相应tft栅电极854、tft栅极介电层852的位于tft栅电极854上面的相应部分、位于相应tft栅电极854上面的相应半导体金属氧化物层835、接触源极区域的作为相应半导体金属氧化物层835的第一端部的顶面的相应源极接触结构832以及接触漏极区域的作为相应半导体金属氧化物层835的第二端部的顶面的相应漏接触结构838。
53.参考图6，可以在平面绝缘间隔件层630a和薄膜晶体管801上方沉积可以平坦化以提供平坦顶面的tft层级介电基质层630b。tft层级介电基质层630b可以包括诸如可流动氧化物(fox)的自平坦化介电材料或诸如未掺杂的硅酸盐玻璃或掺杂的硅酸盐玻璃的可平坦化介电材料。平面绝缘间隔件层630a和tft层级介电基质层630b统称为tft层级介电材料层(630a、630b)。在tft层级介电材料层(630a、630b)直接形成在第二线和通孔层级介电材料层620的层级之上的实施例中，tft层级介电材料层(630a、630b)可以是第三线和通孔层级介电材料层630。
54.在该实施例中，薄膜晶体管801可以嵌入在第三线和通孔层级介电材料层630内。在该实施例中，第三线和通孔层级介电材料层630可以包括在形成薄膜晶体管801之前形成在第二线和通孔层级介电材料层上方的平面绝缘间隔件层630a，以及形成在薄膜晶体管
801上方的tft层级介电基质层630b。
55.可以在第三线和通孔层级介电材料层630内形成第二金属通孔结构632和第三金属线结构638。例如，可以在第三线和通孔层级介电材料层630上方施加可以光刻图案化以形成线形沟槽或焊盘形沟槽的图案的第一光刻胶层(未示出)。可以实施第一各向异性蚀刻工艺以在第三线和通孔层级介电材料层630的上部中形成线沟槽和/或焊盘沟槽。线沟槽和/或焊盘沟槽可以位于薄膜晶体管801的至少一个节点的相应集合上面。可以去除第一光刻胶层，并且可以在第三线和通孔层级介电材料层630上方施加第二光刻胶层。可以光刻图案化第二光刻胶层以形成位于线沟槽和/或焊盘沟槽的区域内的离散开口。可以实施第二各向异性蚀刻工艺以在位于第二光刻胶层中的开口下面的区域中形成通孔腔。通孔腔的每个可以垂直延伸至薄膜晶体管801的相应节点。例如，通孔腔的第一子集可以垂直延伸至源极接触结构832中的相应一个的顶面。通孔腔的第二子集可以垂直延伸至漏极接触结构838中的相应一个的顶面。通孔腔的第三子集可以垂直延伸至tft栅电极854中的相应一个的顶面。随后可以例如通过灰化去除第二光刻胶层。可以在第三线和通孔层级介电材料层630中形成集成线和通孔腔以及可选的焊盘腔。每个集成线和通孔腔可以包括线腔和至少一个通孔腔。每个焊盘腔可以包括配置为在其中形成金属焊盘的空隙。
56.可以在第三线和通孔层级介电材料层630中的腔的每个中沉积至少一种导电材料，诸如导电金属氮化物衬垫和导电金属填充材料层的组合。例如，导电金属氮化物衬垫可以包括导电金属材料，诸如tin、tan和/或wn。导电金属填充材料层可以包括金属填充材料，诸如w、ti、ta、mo、ru、co、cu、另一元素金属或金属间合金。可以从包括第三线和通孔层级介电材料层630的顶面的水平面之上去除至少一种导电材料的过量部分。至少一种导电材料的剩余部分包括第二金属通孔结构632和第三金属线结构638。第三金属线结构638和至少一个第二金属通孔结构632的每个连续组合形成集成线和通孔结构(632、638)。
57.第二金属通孔结构632的子集可以接触tft栅电极854、源极接触结构832和漏极接触结构838中的相应一个。薄膜晶体管801可以用作访问晶体管，其控制对相应单个铁电存储器单元、随后要形成的相应行的铁电存储器单元或随后要形成的不稳定列的铁电存储器单元的访问。
58.可以在金属互连结构和介电材料层上方依次形成介电覆盖层108和连接通孔层级介电材料层110。例如，介电覆盖层108可以形成在第三金属线结构638的顶面上以及第三线和通孔层级介电材料层630的顶面上。介电覆盖层108包括可以保护下面的金属互连结构(诸如第三金属线结构638)的介电覆盖材料。在一个实施例中，介电覆盖层108可以包括可以提供高抗蚀刻性的材料(即，介电材料)，并且也可以在蚀刻连接通孔层级介电材料层110的随后各向异性蚀刻工艺期间用作蚀刻停止材料。例如，介电覆盖层108可以包括碳化硅或氮化硅，并且可以具有在5nm至30nm范围内的厚度，但是也可以使用更小和更大的厚度。
59.连接通孔层级介电材料层110可以包括可以用于介电材料层(601、610、620、630)的任何材料。例如，连接通孔层级介电材料层110可以包括未掺杂的硅酸盐玻璃或通过分解正硅酸乙酯(teos)沉积的掺杂的硅酸盐玻璃。连接通孔层级介电材料层110的厚度可以在50nm至200nm范围内，但是也可以使用更小和更大的厚度。介电覆盖层108和连接通孔层级介电材料层110可以形成为具有延伸贯穿存储器阵列区域100和外围区域200的相应平面顶面和相应平面底面的平面毯式(未图案化)层。
60.参考图7，可以穿过连接通孔层级介电材料层110和介电覆盖层108形成通孔腔。例如，可以在连接通孔层级介电材料层110上方施加并且可以图案化光刻胶层(未示出)以在存储器阵列区域100的位于第三金属互连结构638中的相应一个上面的区域内形成开口。可以实施各向异性蚀刻以通过连接通孔层级介电材料层110和介电覆盖层108转移光刻胶层中的图案。通过各向异性蚀刻工艺形成的通孔腔在本文中称为下电极接触通孔腔，因为底部电极连接通孔结构随后形成在下电极接触通孔腔中。下电极接触通孔腔可以具有锥形侧壁，该锥形侧壁具有在1度至10度范围内的锥角(在相对于垂直方向内)。第三金属互连结构638的顶面可以在每个下电极接触通孔腔的底部处物理暴露。随后可以例如通过灰化去除光刻胶层。
61.金属阻挡层可以形成为材料层。金属阻挡层可以覆盖第三金属互连结构638的物理暴露的顶面、下电极接触通孔腔的锥形侧壁和连接通孔层级介电材料层110的顶面，而没有任何贯穿其中的孔。金属阻挡层可以包括导电金属氮化物，诸如tin、tan和/或wn。也可以使用本发明的考虑范围内的其它合适的材料。金属阻挡层的厚度可以在3nm至20nm范围内，但是也可以使用更小和更大的厚度。
62.可以在下电极接触通孔腔的剩余体积中沉积金属填充材料，诸如钨或铜。可以通过诸如化学机械平坦化的平坦化工艺去除金属填充材料和金属阻挡层的位于包括连接通孔层级介电材料层110的最顶面的水平面上面的部分。金属填充材料的位于相应通孔腔中的每个剩余部分包括金属通孔填充材料部分124。金属阻挡层的位于相应通孔腔中的每个剩余部分包括金属阻挡层122。金属阻挡层122和填充通孔腔的金属通孔填充材料部分124的每个组合构成连接通孔结构(122、124)。可以在下面的金属互连结构上的连接通孔层级介电材料层110中形成连接通孔结构(122、124)的阵列。
63.参考图8，可以在第三线和通孔层级介电材料层630上方依次沉积包括第一电极材料层130l、铁电介电材料层140l和第二电极材料层160l的层堆叠件。层堆叠件内的层可以通过相应化学汽相沉积工艺或相应物理汽相沉积工艺来沉积。层堆叠件内的每层可以沉积为始终具有相应均匀厚度的平面毯式材料层。
64.第一电极材料层130l可以包括和/或可以基本上由过渡金属、导电金属氮化物和导电金属碳化物中的至少一种组成。在一个实施例中，第一电极材料层130l包括至少一种金属材料，诸如tin、tan、wn、w、cu、al、ti、ta、ru、co、mo、pt、它们的合金和/或它们的组合。也可以使用本发明的考虑范围内的其它合适的材料。例如，第一电极材料层130l可以包括和/或可以基本上由诸如w、cu、ti、ta、ru、co、mo或pt的元素金属组成。第一电极材料层130l的厚度可以在10nm至100nm范围内，但是也可以使用更小和更大的厚度。
65.铁电介电材料层140l包括具有两个稳定电极化方向的铁电材料。两个稳定方向可以是向上方向和向下方向。铁电介电材料层140l的铁电材料可以包括选自钛酸钡、硬硼钙石、钛酸铋、铕钛酸钡、铁电聚合物、碲化锗、无水钾镁矾、钽酸铅钐、钛酸铅、锆钛酸铅、铌酸锂、聚偏二氟乙烯、铌酸钾、酒石酸钾钠、磷酸钛氧钾、钛酸铋钠、钽酸锂、钛酸镧铅、锆钛酸镧铅、磷酸二氢铵、磷酸二氢钾的至少一种材料。铁电介电材料层140l例如可以通过物理汽相沉积来沉积。铁电介电材料层140l的厚度可以在2nm至20nm范围内，诸如从4nm至10nm，但是也可以使用更小和更大的厚度。
66.第二电极材料层160l包括顶部电极材料，其可以包括可以用于第一电极材料层
130l的任何金属材料。第二电极材料层160l可以包括和/或可以基本上由过渡金属、导电金属氮化物和导电金属碳化物中的至少一种组成。可以用于第二电极材料层160l的示例性金属材料包括但不限于tin、tan、wn、w、cu、al、ti、ta、ru、co、mo、pt、它们的合金和/或它们的组合。也可以使用本发明的考虑范围内的其它合适的材料。例如，第二电极材料层160l可以包括和/或可以基本上由诸如w、cu、ti、ta、ru、co、mo或pt的元素金属组成。第二电极材料层160l的厚度可以在10nm至100nm范围内，但是也可以使用更小和更大的厚度。
67.在随后要形成的铁电存储器单元包括相应铁电隧道结的实施例中，可以在第一电极材料层130l和铁电介电材料层140l之间或铁电介电材料层140l和第二电极材料层160l之间可选地形成介电隧穿阻挡层，诸如氧化镁层。在这样的实施例中，介电隧穿阻挡层的厚度可以在0.6nm至3.0nm范围内，但是也可以使用更小和更大的厚度。
68.参考图9，可以在第二电极材料层160l上方形成至少一个图案化蚀刻掩模材料部分177。例如，至少一个图案化蚀刻掩模材料部分177可以包括通过施加并且光刻图案化光刻胶材料层形成的图案化光刻胶材料部分的二维阵列。在一个实施例中，至少一个图案化蚀刻掩模材料部分177可以包括图案化光刻胶材料部分的二维周期阵列(诸如二维矩形阵列)。每个图案化光刻胶材料部分可以具有圆形、矩形、圆角矩形、椭圆形或任何其它闭合曲线形状的水平截面形状。在至少一个图案化蚀刻掩模材料部分177包括至少一个图案化蚀刻掩模材料部分(诸如光刻胶材料部分)的二维阵列的实施例中，至少一个图案化蚀刻掩模材料部分177沿周期性的每个水平方向的间距可以在20nm至400nm范围内，诸如从40nm至200nm，但是也可以使用更小和更大的间距。
69.可以实施各向异性蚀刻工艺以通过层堆叠件(160l、140l、130l)转移至少一个图案化蚀刻掩模材料部分177中的图案。各向异性蚀刻工艺蚀刻层堆叠件(160l、140l、130l)的未掩蔽部分，并且形成至少一个铁电存储器单元101，其可以包括铁电存储器单元101的二维阵列。
70.每个铁电存储器单元101包括垂直堆叠件，该堆叠件包括第一电极130、铁电介电材料层140和第二电极160。每个第二电极160是第二电极材料层160l的图案化部分。每个铁电介电材料层140是铁电介电材料层140l的图案化部分。每个第一电极130是第一电极材料层130l的图案化部分。
71.每个铁电存储器单元101内的层的侧壁可以垂直重合，即，可以位于包括至少一个上面的层和/或至少一个下面的层的侧壁的垂直平面内。每个铁电存储器单元101内的层的侧壁可以是垂直的，或者可以具有在0.1度至30度范围内的锥角。随后可以例如通过灰化去除至少一个图案化蚀刻掩模材料部分177。可选地，可以在铁电存储器单元101的阵列周围形成介电间隔件(未示出)。
72.可以形成铁电存储器单元101的阵列。每个铁电存储器单元101可以包括第一电极130、位于第一电极130上面的第二电极160以及位于第一电极130和第二电极160之间的铁电介电材料层140。在铁电存储器单元101包括相应铁电隧道结的实施例中，诸如氧化镁层的介电隧穿阻挡层(未明确示出)可以作为界面层位于第一电极130和铁电介电材料层140之间或铁电介电材料层140和第二电极160之间。
73.参考图10，可以在铁电存储器单元101的阵列和连接通孔层级介电材料层110的周围和上方形成存储器层级介电材料层170。存储器层级介电材料层170包括可平坦化介电材
料，诸如未掺杂的硅酸盐玻璃或掺杂的硅酸盐玻璃。存储器层级介电材料层170的介电材料可以通过共形沉积工艺(诸如化学汽相沉积工艺)或自平坦化沉积工艺(诸如旋涂)来沉积。
74.至少一个光刻图案化步骤和至少一个各向异性蚀刻工艺可以用于在存储器层级介电材料层170中形成互连腔。例如，可以在存储器层级介电材料层170上方施加并且可以光刻图案化第一光刻胶层(未示出)以在第一光刻胶层中形成离散的开口。可以实施第一各向异性蚀刻工艺以在存储器层级介电材料层170中形成通孔腔。在去除第一光刻胶层之后，可以在存储器层级介电材料层170上方施加并且可以光刻图案化第二光刻胶层(未示出)以在第二光刻胶层中形成线形开口。可以实施第二各向异性蚀刻工艺以在存储器层级介电材料层170中形成线腔。随后可以去除第二光刻胶层。可以穿过存储器层级介电材料层170形成互连通孔腔。在一个实施例中，互连腔可以形成为集成线和通孔腔。在该实施例中，每个集成线和通孔腔可以包括线腔和至少一个通孔腔。第二电极160的顶面可以在形成在存储器阵列区域100中的每个通孔腔的底部处物理暴露，并且金属线结构(诸如第三金属线结构638)的顶面可以在形成在外围区域200中的每个通孔腔的底部处物理暴露。
75.可以在互连腔中沉积至少一种金属材料。至少一种金属材料在本文中称为至少一种存储器层级金属材料。在一个实施例中，可以在互连腔中和存储器层级介电材料层170上方沉积金属阻挡材料层(诸如tin层、tan层和/或wn层)和金属填充材料(诸如w、cu、co、ru、mo或金属间合金)。其它合适的金属阻挡和填充材料在本发明的考虑范围内。
76.可以实施诸如化学机械平坦化工艺的平坦化工艺以从存储器层级介电材料层170之上去除至少一种存储器层级金属材料。化学机械平坦化工艺可以从包括存储器层级介电材料层170的顶面的水平面之上去除材料部分。至少一种存储器层级金属材料的填充互连腔的剩余部分包括存储器层级金属互连结构(180、190、280、290)。存储器层级金属互连结构(180、190、280、290)可以包括形成在存储器阵列区域100中的第一存储器层级线和通孔结构(180、190)以及形成在外围区域200中的第二存储器层级线和通孔结构(280、290)。
77.每个第一存储器层级线和通孔结构(180、190)可以包括接触第二电极160的顶面的相应金属通孔部分180以及位于相应金属通孔部分180上面并且邻接至相应金属通孔部分180的相应金属线部分190。每个第二存储器层级线和通孔结构(280、290)可以包括接触金属线结构(诸如第三金属线结构638)的顶面的相应金属通孔部分280以及位于相应金属通孔部分280上面并且邻接至相应金属通孔部分280的相应金属线部分290。存储器层级金属互连结构(180、190、280、290)的顶面可以位于包括存储器层级介电材料层170的顶面的水平面内。
78.在介电覆盖层108、连接通孔层级介电材料层110和存储器层级介电材料层170形成在第三线和通孔层级介电材料层630之上的实施例中，介电覆盖层108、连接通孔层级介电材料层110和存储器层级介电材料层170的组合构成第四线和通孔层级介电材料层630。
79.通常，存储器层级介电材料层170嵌入并且横向围绕铁电存储器单元101的阵列。可以穿过存储器层级介电材料层170形成金属互连结构(诸如第一存储器层级金属互连结构(180、190))和金属通孔部分。
80.形成在第一金属互连结构(612、618、622、628)之上的所有金属互连结构的集合在本文中统称为第二金属互连结构(632、638、180、190、280、290)。第二金属互连结构(632、638、180、190、280、290)可以形成在薄膜晶体管801和铁电存储器单元101上方。第二金属互
连结构(632、638、180、190、280、290)的子集将相应铁电存储器单元101的第一节点电连接至薄膜晶体管801的相应节点。通常，每个铁电存储器单元101的第一节点可以是第一电极130或第二电极160。薄膜晶体管801的电连接至相应铁电存储器单元101的第一节点的节点可以是连接至源极接触结构832的源极区域、连接至漏极接触结构838的漏极区域或tft栅电极854。虽然图10示出了每个薄膜晶体管801的源极区域电连接至相应铁电存储器单元101的第一电极130的实施例，但是本文明确考虑了薄膜晶体管801的任何电节点通过第二金属互连结构(632、638、180、190、280、290)的相应子集电连接至相应铁电存储器单元101的第一电极130或第二电极160的实施例。
81.在一个实施例中，可以如以上所描述形成包括相应半导体沟道735的场效应晶体管701，该半导体沟道735包含半导体材料层9的位于衬底8中的部分。在一个实施例中，每个铁电存储器单元101的第二节点可以通过第一金属互连结构(612、618、622、628)的相应子集和第二金属互连结构(632、638、180、190、280、290)的相应子集电连接至相应场效应晶体管701的节点。例如，如果铁电存储器单元101的第一节点是第一电极130，则铁电存储器单元101的第二节点是第二电极160，反之亦然。虽然本文使用包括位于半导体材料层9内的平面半导体沟道的场效应晶体管描述各个实施例，但是本文明确考虑了鳍式场效应晶体管和/或全环栅场效应晶体管用于代替平面场效应晶体管或作为平面场效应晶体管的补充的实施例。
82.通常，薄膜晶体管801可以嵌入在第一介电材料层(诸如tft层级介电基质层630b)中，并且铁电存储器单元101可以嵌入在选自位于第一介电材料层之上或下方的介电材料层的第二介电材料层内(诸如存储器层级介电材料层170)。在图9的所示实例中，包括存储器层级介电材料层170的第二介电材料层位于包括tft层级介电材料层630b的第一介电材料层之上。第二金属互连结构(632、638、180、190、280、290)的在一对薄膜晶体管801和铁电存储器单元101之间提供电连接的每个子集可以在第一介电材料层和第二介电材料层之间延伸。
83.在一个实施例中，铁电存储器单元101中的至少一个和/或每个可以包括铁电隧道结，其根据相应铁电介电材料层140内的铁电材料的极化方向提供两个隧穿电阻值，并且薄膜晶体管801和场效应晶体管701的组合可以配置为提供隧穿铁电隧道结的电流。
84.在一个实施例中，铁电存储器单元101包括可编程铁电电容器，其根据铁电介电材料层140内的铁电材料的极化方向提供具有两个不同电容值的两种不同电容状态，并且薄膜晶体管801和场效应晶体管701的组合可以配置为为可编程铁电电容器提供充电电流。
85.通常，每个铁电存储器单元101可以包括第一电极130、铁电介电材料层140和第二电极160的垂直堆叠件。铁电存储器单元101可以包括铁电隧道结和可编程铁电电容器中的一个。每个铁电隧道结可以根据铁电介电材料层140内的铁电材料的极化方向提供两个隧穿电阻值。每个可编程铁电电容器可以根据铁电介电材料层140内的铁电材料的极化方向提供具有两个不同电容值的两种不同电容状态。
86.在一个实施例中，场效应晶体管701和薄膜晶体管801可以配置为使得场效应晶体管701可以访问一行铁电存储器单元101。在一个实施例中，场效应晶体管701的集合可以配置为访问相应行的铁电存储器单元101。薄膜晶体管801可以配置为访问铁电存储器单元101中的相应一个。
87.在一个实施例中，铁电存储器单元101的二维阵列可以布置为m行和n列。在铁电存储器单元101的二维阵列内可以存在总共m
×
n个铁电存储器单元101。每行铁电存储器单元101可以沿第二水平方向hd2横向延伸，并且可以沿第一水平方向hd1重复m次。每列铁电存储器单元101可以沿第一水平方向hd1横向延伸，并且可以沿第二水平方向hd2重复n次。m个场效应晶体管701可以配置为访问n个铁电存储器单元101的相应行。可以提供布置为m行和n列的薄膜晶体管801的m
×
n阵列，并且薄膜晶体管801的每个可以电连接至铁电存储器单元中的相应一个。
88.参考图11，示出了根据本发明的实施例的示例性结构的第一可选配置。可以在包括tft层级介电材料层(630a、630b)的第三线和通孔层级介电材料层630和包括铁电存储器单元101的互连层级之间形成嵌入第三金属通孔结构642和第四金属线结构648的第四线和通孔层级介电材料层640。介电覆盖层108、连接通孔层介电材料层110和存储器层介电材料层170的组合形成在第五金属互连层级中，并且构成第五线和通孔层级介电材料层650。
89.在一个实施例中，场效应晶体管701和薄膜晶体管801可以配置为使得薄膜晶体管801可以访问一列铁电存储器单元101。在一个实施例中，薄膜晶体管801的集合可以配置为访问相应列的铁电存储器单元101。场效应晶体管701可以配置为访问铁电存储器单元101中的相应一个。
90.在一个实施例中，铁电存储器单元101的二维阵列可以布置为m行和n列。在铁电存储器单元101的二维阵列内可以存在总共m
×
n个铁电存储器单元101。每行铁电存储器单元101可以沿第二水平方向hd2横向延伸，并且可以沿第一水平方向hd1重复m次。每列铁电存储器单元101可以沿第一水平方向hd1横向延伸，并且可以沿第二水平方向hd2重复n次。n个薄膜晶体管801可以配置为访问m个铁电存储器单元101的相应列。可以提供布置为m行和n列的场效应晶体管701的m
×
n阵列，并且场效应晶体管701的每个可以电连接至铁电存储器单元中的相应一个。在一个实施例中，场效应晶体管701和薄膜晶体管801可以配置为使得每个薄膜晶体管801访问单个铁电存储器单元101并且每个场效应晶体管701访问单个铁电存储器单元101。
91.参考图12，示出了根据本发明的实施例的示例性结构的第二可选配置。介电覆盖层108、连接通孔层级介电材料层110和存储器层级介电材料层170的组合形成在第四金属互连层级中，并且构成第四线和通孔层级介电材料层640。在该配置中，可以通过薄膜晶体管801访问一列铁电存储器单元101。
92.在一个实施例中，铁电存储器单元101的二维阵列可以布置为m行和n列。在铁电存储器单元101的二维阵列内可以存在总共m
×
n个铁电存储器单元101。每行铁电存储器单元101可以沿第二水平方向hd2横向延伸，并且可以沿第一水平方向hd1重复m次。每列铁电存储器单元101可以沿第一水平方向hd1横向延伸，并且可以沿第二水平方向hd2重复n次。可以提供布置为m行和n列的薄膜晶体管801的m
×
n阵列，并且薄膜晶体管801的每个可以配置为访问m
×
n个铁电存储器单元101中的相应一个。可以提供布置为m行和n列的场效应晶体管701的m
×
n阵列，并且场效应晶体管701的每个可以电连接至m
×
n个铁电存储器单元101中的相应一个。
93.在可选配置中，铁电存储器单元101的二维阵列可以布置为m行和n列。在铁电存储器单元101的二维阵列内可以存在总共m
×
n个铁电存储器单元101。m个场效应晶体管701和
n个薄膜晶体管801可以配置为使得每个场效应晶体管701访问位于相应列内的n个铁电存储器单元101的相应集合，并且每个薄膜晶体管801访问位于一行内的m个铁电存储器单元101的相应集合。因此，可以通过激活场效应晶体管701和薄膜晶体管801来选择单个铁电存储器单元101。
94.在另一可选配置中，铁电存储器单元101的二维阵列可以布置为m行和n列。在铁电存储器单元101的二维阵列内可以存在总共m
×
n个铁电存储器单元101。n个场效应晶体管701和m个薄膜晶体管801可以配置为使得每个场效应晶体管701访问位于相应列内的m个铁电存储器单元101的相应集合，并且每个薄膜晶体管801访问位于相应行内的n个铁电存储器单元101的相应集合。因此，可以通过激活场效应晶体管701和薄膜晶体管801来选择单个铁电存储器单元101。
95.参考图13，可以通过改变形成铁电存储器单元101的阵列和薄膜晶体管801的阵列的层级从图10至图12中所示的任何配置导出根据本发明的实施例的示例性结构的第三可选配置。具体地，薄膜晶体管801可以嵌入在第一介电材料层内，诸如第五线和通孔层级介电材料层650。在该实施例中，第五线和通孔层级介电材料层650可以包括平面绝缘间隔件层650a(其提供与以上描述的平面绝缘间隔件层630a相同的功能)和tft层级介电基质层650b(其提供与以上描述的tft层级介电基质层630b相同的功能)的垂直堆叠件。第四层级金属通孔结构652和第五层级金属线结构658可以用于提供至薄膜晶体管801的电布线。
96.铁电存储器单元101可以嵌入在选自诸如第三线和通孔层级介电材料层630的介电材料层的第二介电材料层内。在该实施例中，第三线和通孔层级介电材料层630可以包括介电覆盖层108、连接通孔层级介电材料层110和存储器层级介电材料层170。存储器层级金属互连结构(180、190、280、290)可以用作嵌入在第三线和通孔层级介电材料层630内的第二金属通孔结构和第三金属线结构。在该实施例中，嵌入薄膜晶体管801的第一介电材料层和嵌入铁电存储器单元101的第二介电材料层的每个可以位于至少一个下层级介电材料层(601、610、620)之上。第二介电层可以位于第一介电材料层下方。第二金属互连结构(180、190、280、290、642、648、652、658)嵌入在位于下层级介电材料层(601、610、620)上面的介电材料层(630、640、650)内。在薄膜晶体管801和铁电存储器单元101之间提供电连接的金属互连结构在第一介电材料层和第二介电材料层之间延伸。
97.参考图14，可以通过在相同层级处形成铁电存储器单元101的阵列和薄膜晶体管801的阵列从图10至图12中所示的任何配置导出根据本发明的实施例的示例性结构的第四可选配置。在所示实例中，平面绝缘间隔件层630a可以用于代替介电覆盖层108和连接通孔层级介电材料层110的组合。在一个实施例中，可以在形成薄膜晶体管801的阵列之前形成铁电存储器单元101的阵列。在另一实施例中，可以在形成薄膜晶体管801的阵列之后形成铁电存储器单元101的阵列。
98.在一个实施例中，铁电存储器单元101的阵列可以与薄膜晶体管801的阵列交错，以减小薄膜晶体管801和铁电存储器单元101的每个连接对之间的电布线的横向距离。可以提供铁电存储器单元101和薄膜晶体管801的串联连接的阵列。在该配置中，可以通过场效应晶体管701访问铁电存储器单元101和薄膜晶体管801的行，或者可以通过场效应晶体管701访问铁电存储器单元101和薄膜晶体管801的列。例如，可以提供铁电存储器单元101和薄膜晶体管801的串联连接的m
×
n阵列，并且m个场效应晶体管701可以访问包括铁电存储
器单元101和薄膜晶体管801的位于相同行内的n个串联连接的相应行。可选地，n个场效应晶体管701可以访问包括铁电存储器单元101和薄膜晶体管801的位于相同列内的m个串联连接的相应行。
99.在该配置中，横向围绕薄膜晶体管801的阵列的第一介电材料层和横向围绕铁电存储器单元101的阵列的第二介电材料层可以相同。因此，tft层级介电基质层630b可以是存储器层级介电材料层170。在一个实施例中，金属互连结构的在铁电存储器单元101和薄膜晶体管801之间提供电连接的每个集合可以嵌入在公共介电材料层(诸如tft层级介电基质层630b)内，该公共介电材料层是第一介电材料层和第二介电材料层。
100.参考图15，可以通过沿垂直方向复制薄膜晶体管801的阵列和铁电存储器单元101的阵列的组合至少一次从图10至图14中所示的任何配置导出根据本发明的实施例的示例性结构的第五可选配置。可以沿垂直方向形成薄膜晶体管801的阵列和铁电存储器单元101的阵列的多个组合。在所示实例中，可以在第三线和通孔层级介电材料层630和第四线和通孔层级介电材料层640的层级上方形成薄膜晶体管801的第一阵列和铁电存储器单元101的第一阵列的组合。可以在第五线和通孔层级介电材料层650和第六线和通孔层级介电材料层660的层级上方形成薄膜晶体管801的第二阵列和铁电存储器单元101的第二阵列的组合。用于寻址所选铁电存储器单元101的任何布线方案可以单独用于薄膜晶体管801的阵列和铁电存储器单元101的阵列的每个组合。在一个实施例中，场效应晶体管701可以寻址铁电存储器单元101的位于不同金属互连层级的多个层级。例如，场效应晶体管701可以同时寻址位于薄膜晶体管801的第一阵列和铁电存储器单元101的第二阵列的组合内的一行铁电存储器单元101以及位于薄膜晶体管801的第二阵列和铁电存储器单元101的第二阵列的组合内的另一行铁电存储器单元。
101.参考图16，可以通过在相同层级处形成不同类型的铁电存储器单元101从图10至图15中所示的任何配置导出根据本发明实施例的示例性结构的第六可选配置。例如，可以通过在对应于图9的处理步骤的处理步骤中图案化包括第一电极材料层130l、铁电介电材料层140l和第二电极材料层160l的层堆叠件来形成至少一个第一类型铁电存储器单元101a和至少一个第二类型铁电存储器单元101b。
102.在说明性实例中，第一类型铁电存储器单元101a可以包括铁电隧道结，其根据铁电介电材料层140内的铁电材料的极化方向提供两个隧穿电阻值，并且第一薄膜晶体管801和第一场效应晶体管701可以配置为提供隧穿铁电隧道结的电流。第二类型铁电存储器单元101b可以包括可编程铁电电容器，其根据铁电介电材料层140内的铁电材料的极化方向提供具有两个不同电容值的两种不同电容状态，并且第二薄膜晶体管801和第二场效应晶体管701可以配置为为可编程铁电电容器提供充电电流。
103.参考图17，流程图示出了用于制造本发明的各个实施例的半导体器件的一般处理步骤。参考步骤1710和图1，可以在衬底8上方形成嵌入在至少一个下层级介电材料层(601、610、620)内的第一金属互连结构(612、618、622、628)。参考步骤1720和图2至图5，可以在下层级介电材料层(601、610、620)上方形成薄膜晶体管801。参考步骤1730以及图6至图9和图11至图16，在形成薄膜晶体管801之前或之后，可以在至少一个下层级介电材料层(601、610、620)上方形成铁电存储器单元101，其中，铁电存储器单元101形成在薄膜晶体管801的层级下面、之上或形成在与薄膜晶体管801的层级相同的层级处。参考步骤1740和图6至图
16，可以在薄膜晶体管801或铁电存储器单元101上方形成第二金属互连结构(632、638、642、648、652、658、180、190、280、290)。第二金属互连结构(632、638、642、648、652、658、180、190、280、290)的子集将铁电存储器单元101的第一节点电连接至薄膜晶体管801的节点。
104.参考所有附图并且根据本发明的各个实施例，提供了存储器器件，其包括：金属互连结构(612、618、622、628、632、638、642、648、642、658、180、190、280、290)，嵌入在位于衬底8的顶面上面的介电材料层(601、610、620、630、640、650、660)内；薄膜晶体管801，嵌入在选自介电材料层的第一介电材料层(例如，第三线和通孔层级介电材料层630、第四线和通孔层级介电材料层640或第五线和通孔层级介电材料层650)中，并且与衬底8的顶面垂直间隔开；以及铁电存储器单元101，嵌入在介电材料层中，其中，铁电存储器单元101的第一节点(130或160)通过金属互连结构(632、638、642、648、642、658、180、190、280、290)的位于衬底8的顶面之上并且与衬底的顶面垂直间隔开的子集电连接至薄膜晶体管801的节点(835、832、838)。
105.在一个实施例中，存储器器件包括：场效应晶体管701，包括包含衬底8的部分的半导体沟道，其中，铁电存储器单元101的第二节点(160或130)电连接至场效应晶体管701的节点。在一个实施例中，衬底8包括单晶半导体材料；以及薄膜晶体管801包括多晶半导体金属氧化物材料作为沟道材料。
106.在一个实施例中，铁电存储器单元101包括层堆叠件，层堆叠件包括第一电极130、铁电介电材料层140和第二电极160；第一电极130和第二电极160中的一个包括铁电存储器单元101的电连接至薄膜晶体管801的节点的第一节点；以及第一电极130和第二电极160中的另一个包括铁电存储器单元101的电连接至场效应晶体管701的节点的第二节点。
107.在一个实施例中，存储器器件包括：编程控制电路，该编程控制电路包括cmos电路700的部分，该部分包括配置为控制薄膜晶体管801和场效应晶体管701的栅极电压的额外场效应晶体管701。cmos电路700可以配置为提供：第一编程脉冲，其将铁电介电材料层140编程为第一极化状态，其中铁电介电材料层中的电极化指向第一电极130；以及第二编程脉冲，其将铁电介电材料层编程为第二极化状态，其中铁电介电材料层中的电极化指向第二电极160。
108.通常，每个铁电存储器单元101可以在第一电极130和第二电极160之间具有内置的结构和电不对称性。可以例如通过在第一电极130和第二电极160之间提供不同的材料和/或通过插入合适的界面层(诸如包括氧化镁的铁电隧穿阻挡层)来提供不对称性。第一电极130和第二电极160之间的不对称性导致铁电存储器单元101的两个铁电状态之间的铁电存储器单元101的隧穿电阻或电容的差异，并且可以由可以在cmos电路700内提供的感测电路感测。感测电路可以配置为检测所选铁电存储器单元101的隧穿电流或电容，该所选铁电存储器单元101可以通过场效应晶体管701和薄膜晶体管801的选择来激活。
109.在一个实施例中，薄膜晶体管801的电连接至铁电存储器单元101的第一节点或第二节点的节点包括薄膜晶体管801的源极区域(和源极接触结构832)或漏极区域(和漏极接触结构838)；以及场效应晶体管701的节点包括场效应晶体管701的源极区域732或漏极区域738。
110.在一个实施例中，铁电存储器单元101包括：铁电隧道结，根据铁电介电材料层140
内的铁电材料的极化方向提供两个隧穿电阻值；以及薄膜晶体管801和场效应晶体管701配置为提供隧穿铁电隧道结的电流。
111.在一个实施例中，铁电存储器单元101包括：可编程铁电电容器，根据铁电介电材料层140内的铁电材料的极化方向提供具有两种不同电容值的两种不同电容状态；以及薄膜晶体管801和场效应晶体管701配置为为可编程铁电电容器提供充电电流。
112.在一个实施例中，铁电存储器单元101嵌入在选自位于第一介电材料层之上或下方的介电材料层的第二介电材料层(例如，第三线和通孔层级介电材料层630、第四线和通孔层级介电材料层640或第五线和通孔层级介电材料层650)内；以及金属互连结构(632、638、642、648、642、658、180、190、280、290)的子集在第一介电材料层和第二介电材料层之间延伸。
113.在一个实施例中，铁电存储器单元101位于与薄膜晶体管801相同层级处，并且由第一介电材料层横向围绕；以及金属互连结构(180、190、280、290)的子集嵌入在第一介电材料层内，如图14所示。
114.根据本发明的另一方面，提供了存储器器件，其包括：金属互连结构(612、618、622、628、632、638、642、648、642、658、180、190、280、290)，嵌入在位于衬底8上面的介电材料层内；薄膜晶体管801的阵列，嵌入在选自介电材料层(601、610、620、630、640、650、660)的第一介电材料层内；以及铁电存储器单元101的阵列，嵌入在选自介电材料层(601、610、620、630、640、650、660)的第二介电材料层内，第二介电材料层与第一介电材料层相同或不同，其中，铁电存储器单元101的阵列内的每个铁电存储器单元101包括：柱结构，包含包括第一电极130的层堆叠件；铁电介电材料层140，接触第一电极130的顶面；第二电极160，接触铁电介电材料层140的顶面；以及其中，每个铁电存储器单元101包括：第一节点，通过金属互连结构(632、638、642、648、642、658、180、190、280、290)的相应子集电连接至用作访问晶体管的相应薄膜晶体管801的节点。
115.在一个实施例中，存储器器件包括：至少一个场效应晶体管701，包括包含衬底8的部分(诸如半导体材料层9的部分)的半导体沟道，其中，场效应晶体管701的节点通过金属互连结构(612、618、622、628、632、638、642、648、642、658、180、190、280、290)的额外子集电连接至铁电存储器单元101的阵列内的至少一个铁电存储器单元101的第二节点。
116.在一个实施例中，至少一个场效应晶体管701内的每个场效应晶体管701电连接至选自铁电存储器单元101的阵列(其可以是一行铁电存储器单元101或一列铁电存储器单元101)的相应多个铁电存储器单元101的第二节点。
117.在一个实施例中，铁电存储器单元101的阵列内的每个铁电存储器单元101包括：铁电隧道结，根据铁电介电材料层140内的铁电材料的极化方向提供两个隧穿电阻值；以及薄膜晶体管801的阵列和至少一个场效应晶体管701配置为提供隧穿铁电存储器单元101的阵列内的所选铁电隧道结的电流。
118.在一个实施例中，铁电存储器单元101的阵列内的每个铁电存储器单元101包括：可编程铁电电容器，根据铁电介电材料层140内的铁电材料的极化方向提供具有两个不同电容值的两种不同电容状态；以及薄膜晶体管801的阵列和至少一个场效应晶体管701配置为为铁电存储器单元101的阵列内的所选可编程铁电电容器提供充电电流。
119.本发明的各个实施例可以用于提供包括至少一个铁电存储器单元101的铁电存储
器器件，诸如铁电存储器单元101的二维阵列，其可以通过位于衬底8中的半导体材料层9上的至少一个薄膜晶体管801和至少一个场效应晶体管701的组合来访问。通过使用晶体管的至少两个层级的垂直堆叠件(在使用薄膜晶体管801的两个或多个层级的实施例中其可以是晶体管的三个或多个层级)，可以减少由平面通孔中的晶体管占据的总器件面积，并且可以提供具有更高铁电器件密度的半导体芯片。
120.本技术的一些实施例提供了一种存储器器件，包括：金属互连结构，嵌入在位于衬底的顶面上面的介电材料层内；薄膜晶体管，嵌入在选自所述介电材料层的第一介电材料层中，并且与所述衬底的顶面垂直间隔开；以及铁电存储器单元，嵌入在所述介电材料层中，其中，所述铁电存储器单元的第一节点通过所述金属互连结构的位于所述衬底的顶面之上并且与所述衬底的顶面垂直间隔开的子集电连接至所述薄膜晶体管的节点。
121.在一些实施例中，存储器器件还包括：场效应晶体管，包括包含所述衬底的部分的半导体沟道，其中，所述铁电存储器单元的第二节点电连接至所述场效应晶体管的节点。在一些实施例中，所述衬底包括单晶半导体材料；以及所述薄膜晶体管包括多晶半导体金属氧化物材料作为沟道材料。在一些实施例中，所述铁电存储器单元包括层堆叠件，所述层堆叠件包括第一电极、铁电介电材料层和第二电极；所述第一电极和所述第二电极中的一个包括所述铁电存储器单元的电连接至所述薄膜晶体管的节点的所述第一节点；以及所述第一电极和所述第二电极中的另一个包括所述铁电存储器单元的电连接至所述场效应晶体管的节点的所述第二节点。在一些实施例中，存储器器件还包括：编程控制电路，配置为控制所述薄膜晶体管和所述场效应晶体管的栅极电压，并且配置为提供：第一编程脉冲，其将所述铁电介电材料层编程为第一极化状态，其中所述铁电介电材料层中的电极化指向所述第一电极；以及第二编程脉冲，其将所述铁电介电材料层编程为第二极化状态，其中所述铁电介电材料层中的电极化指向所述第二电极。在一些实施例中，所述薄膜晶体管的所述节点包括所述薄膜晶体管的源极区域或漏极区域；以及所述场效应晶体管的所述节点包括所述场效应晶体管的源极区域或漏极区域。在一些实施例中，所述铁电存储器单元包括：铁电隧道结，根据铁电介电材料层内的铁电材料的极化方向提供两个隧穿电阻值；以及所述薄膜晶体管和所述场效应晶体管配置为提供隧穿所述铁电隧道结的电流。在一些实施例中，所述铁电存储器单元包括：可编程铁电电容器，根据铁电介电材料层内的铁电材料的极化方向提供具有两种不同电容值的两种不同电容状态；以及所述薄膜晶体管和所述场效应晶体管配置为为所述可编程铁电电容器提供充电电流。在一些实施例中，所述铁电存储器单元嵌入在选自位于所述第一介电材料层之上或下方的介电材料层的第二介电材料层内；以及所述金属互连结构的所述子集在所述第一介电材料层和所述第二介电材料层之间延伸。在一些实施例中，所述铁电存储器单元位于与所述薄膜晶体管相同层级处，并且由所述第一介电材料层横向围绕；以及所述金属互连结构的所述子集嵌入在所述第一介电材料层内。
122.本技术的另一些实施例提供了一种存储器器件，包括：金属互连结构，嵌入在位于衬底上面的介电材料层内；薄膜晶体管的阵列，嵌入在选自介电材料层的第一介电材料层内；以及铁电存储器单元的阵列，嵌入在选自所述介电材料层的第二介电材料层内，所述第二介电材料层与所述第一介电材料层相同或不同，其中，所述铁电存储器单元的阵列内的每个铁电存储器单元包括：柱结构，包含包括第一电极的层堆叠件；铁电介电材料层，接触
所述第一电极的顶面；和第二电极，接触所述铁电介电材料层的顶面；以及其中，每个铁电存储器单元包括：第一节点，通过所述金属互连结构的相应子集电连接至用作访问晶体管的相应薄膜晶体管的节点。
123.在一些实施例中，存储器器件还包括：至少一个场效应晶体管，包括包含所述衬底的部分的半导体沟道，其中，所述场效应晶体管的节点通过所述金属互连结构的额外子集电连接至所述铁电存储器单元的阵列内的至少一个铁电存储器单元的第二节点。在一些实施例中，所述至少一个场效应晶体管内的每个场效应晶体管电连接至选自所述铁电存储器单元的阵列的相应多个铁电存储器单元的第二节点。在一些实施例中，所述铁电存储器单元的阵列内的每个铁电存储器单元包括：铁电隧道结，根据铁电介电材料层内的铁电材料的极化方向提供两个隧穿电阻值；以及所述薄膜晶体管的阵列和所述至少一个场效应晶体管配置为提供隧穿所述铁电存储器单元的阵列内的所选铁电隧道结的电流。在一些实施例中，所述铁电存储器单元的阵列内的每个铁电存储器单元包括：可编程铁电电容器，根据铁电介电材料层内的铁电材料的极化方向提供具有两个不同电容值的两种不同电容状态；以及所述薄膜晶体管的阵列和所述至少一个场效应晶体管配置为为所述铁电存储器单元的阵列内的所选可编程铁电电容器提供充电电流。
124.本技术的又一些实施例提供了一种制造存储器器件的方法，包括：在衬底上方形成嵌入在至少一个下层级介电材料层内的第一金属互连结构；在所述下层级介电材料层上方形成薄膜晶体管；在形成所述薄膜晶体管之前或之后，在所述至少一个下层级介电材料层上方形成铁电存储器单元，其中，所述铁电存储器单元形成在所述薄膜晶体管的层级下面、之上或形成在与所述薄膜晶体管的层级相同的层级处；以及在所述薄膜晶体管或所述铁电存储器单元上方形成第二金属互连结构，其中，所述第二金属互连结构的子集将所述铁电存储器单元的第一节点电连接至所述薄膜晶体管的节点。
125.在一些实施例中，方法还包括：形成包括半导体沟道的场效应晶体管，所述半导体沟道包含所述衬底的部分，其中，所述铁电存储器单元的第二节点通过所述第一金属互连结构的子集电连接至所述场效应晶体管的节点。在一些实施例中，形成所述铁电存储器单元包括：在所述衬底上方依次沉积包括第一电极材料层、铁电介电材料层和第二电极材料层的层堆叠件；在所述第二电极材料层上方形成图案化蚀刻掩模材料部分；以及各向异性蚀刻所述层堆叠件的未掩蔽部分，其中，所述层堆叠件的位于所述图案化蚀刻掩模材料部分下面的剩余部分包括所述铁电存储器单元。在一些实施例中，形成所述薄膜晶体管包括：在所述至少一个下层级介电材料层上方形成薄膜晶体管栅电极；在所述薄膜晶体管栅电极上方形成薄膜晶体管栅极介电层；在所述薄膜晶体管栅极介电层上方沉积并且图案化半导体金属氧化物材料层；以及在所述半导体金属氧化物材料层的图案化部分上形成源极接触结构和漏极接触结构。在一些实施例中，所述铁电存储器单元包括第一电极、铁电介电材料层和第二电极的垂直堆叠件；以及所述铁电存储器单元包括以下中的一个：铁电隧道结，根据所述铁电介电材料层内的铁电材料的极化方向提供两个隧穿电阻值；以及可编程铁电电容器，根据所述铁电介电材料层内的铁电材料的极化方向提供具有两个不同电容值的两种不同电容状态。
126.上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实
施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。