静电保护器件的制作方法

1.本技术涉及半导体技术领域，尤其涉及一种静电保护器件。


背景技术：

2.静电放电(electro static discharge，简称为esd)是影响集成电路可靠性的因素之一，从芯片制造到生产组装，从产品运输到日常使用，在电子产品的整个生命周期中都伴随静电放电现象的发生。静电放电时，瞬间产生的高压会将集成电路中的器件击穿，导致芯片失效或者烧毁。
3.为了避免集成电路受到静电放电的危害，通常在集成电路中设置静电保护器件，通过静电保护器件形成的低阻通道释放静电电荷，从而保护集成电路。静电保护器件一般包括电阻、二极管、三极管、mos(metal oxide semiconductor)管、scr(semiconductor conductor rectifier)中的一种或者多种。然而，现有的静电保护器件存在触发电压高的问题，并不适用于dram(dynamic random access memory)等半导体器件的静电保护。


技术实现要素：

4.本技术提供一种静电保护器件，用以降低静电保护器件的触发电压，提高静电保护器件的防护能力。
5.本技术提供一种静电保护器件，其包括第一子器件，所述第一子器件包括：第一p型重掺杂区、第一n型重掺杂区、第二n型重掺杂区、第二p型重掺杂区和第三n型重掺杂区；其中，所述第一p型重掺杂区和所述第一n型重掺杂区均位于p阱内，所述第二p型重掺杂区和所述第三n型重掺杂区均位于第一n阱内，所述第二n型重掺杂区的一部分位于所述p阱内，所述第二n型重掺杂区的另一部分位于所述第一n阱内，所述p阱和所述第一n阱相邻接，且所述p阱和所述第一n阱均位于p型衬底内；所述p型衬底上设有栅极结构，所述栅极结构位于所述第一n型重掺杂区和所述第二n型重掺杂区之间，且所述栅极结构、所述第一n型重掺杂区和所述第二n型重掺杂区形成晶体管，所述第一n型重掺杂区和所述栅极结构连接第一电压，所述第二n型重掺杂区和所述第二p型重掺杂区连接第二电压。
6.本技术提供的静电保护器件中，栅极结构、第一n型重掺杂区和第二n型重掺杂区形成晶体管，当静电保护器件处于静电环境中时，随着静电电流的增大，第二p型重掺杂区与p阱所形成的pn结先于第一n阱与p阱所形成的pn结击穿，即晶体管先导通，并通过晶体管的第二n型重掺杂区连接第二电压，以抬高第二n型重掺杂区的电压，从而加快晶体管的导通，将部分静电电流泄放出去，从而降低静电保护器件的触发电压，提高静电保护器件的静电防护能力。随着晶体管的导通，第一n阱220中有电流流过，第二p型重掺杂区、第一n阱、p阱和第一n型重掺杂区形成低阻通道，将大部分静电电流泄放出去，从而进一步提高静电保护器件的静电防护能力。
7.在一种可能的实现方式中，所述栅极结构通过第一电阻连接所述第一电压，所述第二n型重掺杂区通过第二电阻连接所述第二电压。
8.在一种可能的实现方式中，所述第一电压为阴极电压，所述第二电压为阳极电压。
9.在一种可能的实现方式中，所述p阱、所述第一n阱和所述第一n型重掺杂区形成寄生npn型晶体管；所述p阱、所述第一n阱和所述第二p型重掺杂区形成寄生pnp型晶体管，所述寄生pnp型晶体管和所述寄生npn型晶体管形成第一泄电通路。
10.在一种可能的实现方式中，所述p阱具有第一寄生电阻，所述第一寄生电阻的一端连接所述寄生npn型晶体管的基级，所述寄生npn型晶体管的基级还连接所述寄生pnp型晶体管的集电极。
11.在一种可能的实现方式中，所述第一n阱具有第二寄生电阻，所述第二寄生电阻的一端连接所述寄生pnp型晶体管的基级，所述寄生pnp型晶体管的基级还连接所述寄生npn型晶体管的集电极。
12.在一种可能的实现方式中，所述第二n型重掺杂区位于所述第一p型重掺杂区和所述第二n型重掺杂区之间，所述第二p型重掺杂区位于所述第二n型重掺杂区和所述第三n型重掺杂区之间。
13.在一种可能的实现方式中，所述p阱和所述第一n阱均位于深n阱内，且所述深n阱位于所述p型衬底上。
14.在一种可能的实现方式中，所述p阱远离所述第一n阱的一侧还设置有第二n阱，所述第二n阱与所述p阱邻接，且所述第二n阱的一部分位于所述深n阱内，所述第二n阱的另一部分位于所述p型衬底上。
15.在一种可能的实现方式中，所述第一子器件还包括浅槽隔离区，所述浅槽隔离区设置在所述第一p型重掺杂区和所述第一n型重掺杂区之间、所述第二n型重掺杂区和所述第二p型重掺杂区之间，以及所述第二p型重掺杂区和所述第三n型重掺杂区之间。
16.在一种可能的实现方式中，所述第二p型重掺杂区和所述第二n型重掺杂区形成第一二极管，所述第一二极管的阳极连接所述第二p型重掺杂区，所述第一二极管的阴极连接所述第二n型重掺杂区，所述第一二极管和所述晶体管形成第二泄电通路。
17.在一种可能的实现方式中，所述第一p型重掺杂区和所述第三n型重掺杂区之间电连接；所述第二p型重掺杂区和所述第三n型重掺杂之间形成第二二极管，所述第二二极管的阳极连接所述第二p型重掺杂区，所述第二二极管的阴极连接所述第三n型重掺杂区；所述第一p型重掺杂区和所述第一n型重掺杂区形成第三二极管，所述第三二极管的阳极连接所述第一p型重掺杂区，所述第三二极管的阴极连接所述第一n型重掺杂区；所述第二二极管和所述第三二极管形成第三泄电通路。
18.在一种可能的实现方式中，所述静电保护器件还包括第二子器件，所述第二子器件与所述第一子器件的结构相同，且所述第二子器件和所述第一子器件相对于对称轴呈对称分布。
19.在一种可能的实现方式中，所述第一子器件的所述第三n型重掺杂区位于所述第一子器件靠近所述对称轴的一侧，且所述第一子器件和所述第二子器件共用所述第三n型重掺杂区。
20.在一种可能的实现方式中，所述第一子器件和所述第二子器件共用所述第一n阱，且所述第一子器件和所述第二子器件共用所述p型衬底。
附图说明
21.此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本技术的实施例，并与说明书一起用于解释本技术的原理。
22.图1为本技术实施例中的静电保护器件的版图；
23.图2为本技术实施例中的静电保护器件的结构示意图；
24.图3为本技术实施例中的静电保护器件的工作原理图。
25.附图标记说明：
26.10
‑
第一子器件；
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
110
‑
第一p型重掺杂区；
27.120
‑
第一n型重掺杂区；
ꢀꢀꢀꢀꢀꢀꢀꢀ
130
‑
第二n型重掺杂区；
28.140
‑
第二p型重掺杂区；
ꢀꢀꢀꢀꢀꢀꢀꢀ
150
‑
第三n型重掺杂区；
29.160
‑
栅极结构；
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
210
‑
p阱；
30.220
‑
第一n阱；
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
230
‑
p型衬底；
31.240
‑
深n阱；
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
250
‑
第二n阱；
32.310
‑
第一二极管；
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
320
‑
第二二极管；
33.330
‑
第三二极管；
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
20
‑
第二子器件；
34.r1
‑
第一寄生电阻；
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
r2
‑
第二寄生电阻；
35.r3
‑
第一电阻；
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
r4
‑
第二电阻；
36.t1
‑
寄生npn型晶体管；
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
t2
‑
寄生pnp型晶体管。
具体实施方式
37.这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本技术相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本技术的一些方面相一致的装置和方法的例子。
38.本技术中的用语“包括”和“具有”用以表示开放式的包括在内的意思，并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；用语“第一”和“第二”等仅作为标记使用，不是对其对象的数量限制。在本技术中，在未作相反说明的情况下，使用的方位词如“上、下、左侧、右侧”通常是指参照附图所示的上、下、左、右。“内、外”是指相对于各部件本身轮廓的内、外。能理解的是，以上方位词表示相对性的用语，用于本说明书中仅出于方便，例如根据附图中所述的示例的方向，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。在附图中，示出的形状根据制造工艺和/或容差可以有变形。因此，本技术的示例性实施方式不限于附图中示出的特定形状，且可以包括在制造过程中造成的形状改变。此外，附图中的不同元件和区域只是示意性示出，因此本技术不限于附图中示出的尺寸或距离。
39.集成电路产品中常常会发生静电放电现象，例如，在集成电路芯片的生产制造以及运输过程中，集成电路芯片自身或者因环境往往会积累静电荷。当集成电路芯片的引脚直接或者间接接地时，静电荷通过引脚泄放。这个过程在瞬间完成，瞬时的高电压或者高电流会对半导体器件造成损伤，因此现有技术中会在半导体器件内设置静电保护器件。
40.然而，现有技术中的静电保护器件的触发电压通常较高，集成电路芯片中的pn结
或者栅氧层的击穿电压低于触发电压。当处于静电环境中时，静电防护器件还未触发时，集成电路芯片已经损伤或者烧毁。因此，需要降低静电保护器件的触发电压，提高静电保护器件的静电防护能力。
41.针对上述问题，本技术实施例提供一种静电保护器件，通过在静电保护器件中形成晶体管，晶体管先导通，并通过抬升晶体管的源极或者漏极上的电压，加快晶体管的导通，以将部分静电电流泄放出去，从而降低静电保护器件的触发电压，提高静电保护器件的静电防护能力。随着晶体管的导通，静电保护器件中形成低阻通道，将大部分静电电流泄放出去，从而进一步提高静电保护器件的静电防护能力。
42.参照图1和图2，图1为本技术实施例中的静电保护器件的版图，图2为本技术实施例中的静电保护器件的结构示意图。如图1和图2所示，静电保护器件包括第一子器件10，第一子器件10包括：第一p型重掺杂区110、第一n型重掺杂区120、第二n型重掺杂区130、第二p型重掺杂区140和第三n型重掺杂区150。其中，重掺杂区是指掺入的杂质量多，即掺杂浓度高，p型重掺杂区简称p ，n型重掺杂区简称n 。
43.在一些可能的示例中，第二n型重掺杂区130位于第一p型重掺杂区110和第二n型重掺杂区130之间，第二p型重掺杂区140位于第二n型重掺杂区130和第三n型重掺杂区150之间。沿图1和图2中从左至右的方向，在第一子器件10中，第一p型重掺杂区110、第一n型重掺杂区120、第二n型重掺杂区130、第二p型重掺杂区140和第三n型重掺杂区150顺次排列。
44.如图1和图2所示，第一p型重掺杂区110和第一n型重掺杂区120均位于p阱210(p well)内，第二p型重掺杂区140和第三n型重掺杂区150均位于第一n阱220(n well)内，且p阱210和第一n阱220相邻接。如图1和图2所示方位，p阱210位于第一n阱220的左侧。第二n型重掺杂区130的一部分位于p阱210内，第二n型重掺杂区130的另一部分位于第一n阱220内，即第二n型重掺杂区130横跨p阱210与第一n阱220，p阱210和第一n阱220均位于p型衬底230内。
45.其中，p型衬底230是指p型半导体(空穴型半导体)衬底，p型衬底230的材料可以为硅、锗、gaas(砷化镓)、inp(磷化铟)或gan(氮化镓)等。第一n阱220可以采用离子注入工艺进行n型离子注入形成，p阱210可以采用离子注入工艺进行p型离子注入形成。
46.在本技术一些可能的示例中，p阱210和第一n阱220均位于深n阱240(deep n well)内，且深n阱240位于p型衬底230上，例如通过在p型衬底230中注入n型离子以形成深n阱240。通过深n阱240将第一子器件10与其他结构相隔离，以减少静电保护器件与其他结构之间的相互影响。
47.如图2所示，p阱210和第一n阱220的深度小于深n阱240，即p阱210的底部和第一n阱220的底部均高于深n阱240的底部。p阱210远离第一n阱220的一侧还设置有第二n阱250，第二n阱250与p阱210相邻接，且第二n阱250的一部分位于深n阱240内，第二n阱250的另一部分位于p型衬底230内。如图2所示，p阱210的右侧与第一n阱220相邻接，p阱210的左侧与第二n阱250相邻接，且第二n阱250横跨深n阱240和p型衬底230。
48.在一些可能的示例中，第一n阱220的深度可以与第二n阱250的深度相同，第一n阱220中n型离子的种类和掺杂浓度可以与第二n阱250中的n型离子的种类和掺杂浓度相同，以提高第一n阱220和第二n阱250的均一性，以便于第一n阱220和第二n阱250同时形成。第一n阱220、p阱210、第一n阱220、第一p型重掺杂区110、第一n型重掺杂区120、第二n型重掺
杂区130、第二p型重掺杂区140和第三n型重掺杂区150均可以通过离子注入形成。
49.继续参照图1和图2，p型衬底230上设有栅极结构160，栅极结构160位于第一n型重掺杂区120和第二n型重掺杂区130之间，且栅极结构160、第一n型重掺杂区120和第二n型重掺杂区130形成晶体管。栅极结构160为晶体管的栅极，第一n型重掺杂区120和第二n型重掺杂区130分别为晶体管的源极和漏极，示例性的，第一n型重掺杂区120为晶体管的源极，第二n型重掺杂区130为晶体管的漏极。
50.示例性的，栅极结构160包括层叠设置的氧化物层和导电层，其中，氧化物层设置在p型衬底230上。氧化物层的材质可以为氧化硅，导电层的材质可以为多晶硅。即栅极结构160、第一n型重掺杂区120和第二n型重掺杂区130形成nmos(n
‑
metal
‑
oxide
‑
semiconductor，n型金属
‑
氧化物
‑
半导体)晶体管。
51.本技术实施例中，第一n型重掺杂区120和栅极结构160连接第一电压，第二n型重掺杂区130和第二p型重掺杂区140连接第二电压，其中，第一电压可以为阴极电压，第二电压可以为阳极电压。示例性的，栅极结构160通过第一电阻r3连接阴极电压，第二n型重掺杂区130通过第二电阻r4连接阳极电压，设置第一电阻r3与第二电阻r4可以降低栅极结构160和第二n型重掺杂区130上的电压值，以对栅极结构160和第二n型重掺杂区130进行保护。
52.如图3所示，第二p型重掺杂区140和第二n型重掺杂区130形成第一二极管310，第一二极管310的阳极连接第二p型重掺杂区140，第一二极管310的阴极连接第二n型重掺杂区130，第一二极管310和晶体管形成第二泄电通路。第二泄电通路如图3所示的标号1的箭头所示，当静电电流由第一二极管310流至栅极结构160时，栅极结构160被拉高，使得晶体管的沟道导通，从而泄放部分静电电流。同时，第二n型重掺杂区130连接阳极电压，以抬高第二n型重掺杂区130上的电压，从而使得晶体管可以较快导通。
53.参照图3，p阱210、第一n阱220和第一n型重掺杂区120形成寄生npn型晶体管t1；p阱210、第一n阱220和第二p型重掺杂区140形成寄生pnp型晶体管t2，寄生pnp型晶体管t2和寄生npn型晶体管t1形成第一泄电通路。
54.p阱210具有第一寄生电阻r1，第一寄生电阻r1的一端连接寄生npn型晶体管t1的基级，寄生npn型晶体管t1的基级还连接寄生pnp型晶体管t2的集电极，寄生npn型晶体管t1的发射极通过第一n型重掺杂区120连接第一电压。
55.第一n阱220具有第二寄生电阻r2，第二寄生电阻r2的一端连接寄生pnp型晶体管t2的基级，寄生pnp型晶体管t2的基级还连接寄生npn型晶体管t1的集电极，寄生pnp型晶体管t2通过第二p型重掺杂区140连接第二电压。
56.随着晶体管的导通，第一n阱220中有电流流过，寄生pnp型晶体管t2的基级与发射极之间产生较大压差。当寄生pnp型晶体管t2的基级与发射极之间压差大于寄生pnp型晶体管t2的饱和导通电压后，寄生pnp型晶体管t2被导通。寄生pnp型晶体管t2的集电极电流反馈到寄生npn型晶体管t1的基级，使得寄生npn型晶体管t1的发射极与基级之间产生较大压差。当寄生npn型晶体管t1的发射极与基级之间的压差大于寄生npn型晶体管t1的饱和导通电压后，寄生npn型晶体管t1被导通，通过寄生pnp型晶体管t2与寄生npn型晶体管t1形成第一泄电通路，第一泄电通路为低阻通路，从而将静电电流泄放出去。
57.此外，寄生pnp型晶体管t2为垂直式晶体管，基级为第一n阱220，基级到集电极的增益可达数十倍；寄生npn型晶体管t1为侧面式晶体管，基级为p阱210，基级到集电极的增
益可达数十倍。利用寄生pnp型晶体管t2和寄生npn型晶体管t1的放大功能，第一泄电通路具有较高的泄放能力，从而使得本技术实施例中的静电保护器件具有较强的静电保护能力。
58.需要说明的是，第一p型重掺杂区110和第一n型重掺杂区120之间、第二n型重掺杂区130和第二p型重掺杂区140之间，以及第二p型重掺杂区140和第三n型重掺杂区150之间均设置有浅槽隔离区(图中未画出)，浅槽隔离区包括绝缘材料(氧化硅或者氮氧化硅)，以将上述重掺杂区之间隔开。浅槽隔离区的顶部不低于第一p型重掺杂区110、第一n型重掺杂区120、第二n型重掺杂区130以及第二p型重掺杂区140的顶部，浅槽隔离区的底部低于第一p型重掺杂区110、第一n型重掺杂区120、第二n型重掺杂区130以及第二p型重掺杂区140的底部，且高于第一n阱220和p阱210的底部。
59.为了进一步降低静电保护器件的触发电压，提高静电保护器件的静电防护能力，本技术的一些可能的示例中，第一子器件10中的第一p型重掺杂区110和第三n型重掺杂区150之间电连接。
60.如图3所示，第二p型重掺杂区140和第三n型重掺杂区150形成第二二极管330，第二二极管320的阳极连接第二p型重掺杂区140，第二二极管320的阴极连接第三n型重掺杂区150。第一p型重掺杂区110和第一n型重掺杂区120形成第三二极管330，第三二极管330的阳极连接第一p型重掺杂区110，第三二极管330的阴极连接第一n型重掺杂区120。第二二极管320、第二二极管320和第三二极管330形成第三泄电通路，第二泄电通路如图3所示的标号2的箭头所示，静电电流依次流经第二二极管320、第二二极管320和第三二极管330而泄放出去。
61.本技术实施例中，当静电防护器件处于静电环境中，寄生pnp型晶体管与寄生npn型晶体管形成的第一泄电通路、第一二极管310和晶体管形成的第二泄电通路，以及第二二极管320、第二二极管320和第三二极管330形成的第三泄电通路几乎同时导通，从而将部分静电电流泄放出去，降低了静电防护器件的触发电压，提高了静电防护器件的静电防护能力。当静电防护器件处于正常环境中时，晶体管的栅极结构160为低电位，不影响静电防护器件所保护的电路的正常工作。
62.本技术的另一些可能的示例中，静电保护器件还包括第二子器件20，第二子器件20与第一子器件10的结构相同，且第二子器件20和第一子器件10相对于对称轴呈对称分布。
63.如图1至图3所示，第二子器件20包括：第一p型重掺杂区、第一n型重掺杂区、第二n型重掺杂区、第二p型重掺杂区和第三n型重掺杂区。其中，第二n型重掺杂区位于第一p型重掺杂区和第二n型重掺杂区之间，第二p型重掺杂区位于第二n型重掺杂区和第三n型重掺杂区之间。沿图1和图2中从右至左的方向，在第二子器件20中，第一p型重掺杂区、第一n型重掺杂区、第二n型重掺杂区、第二p型重掺杂区和第三n型重掺杂区顺次排列。
64.第一p型重掺杂区和第一n型重掺杂区均位于p阱内，第二p型重掺杂区和第三n型重掺杂区均位于第一n阱内，且p阱和第一n阱相邻接，且p阱和第一n阱均位于p型衬底内，第二n型重掺杂区的一部分位于p阱内，第二n型重掺杂区的另一部分位于第一n阱内。
65.在本技术一些可能的示例中，p阱和第一n阱均位于深n阱内，且深n阱位于p型衬底上，p阱远离第一n阱的一侧还设置有第二n阱，第二n阱与p阱相邻接，且第二n阱的一部分位
于深n阱内，第二n阱的另一部分位于p型衬底内。
66.如图1和图2所示，第二子器件20与第一子器件10结构相同，以使第二子器件20的泄放通路与第一子器件10中的泄放通路一致，保证第二子器件20与第一子器件10的特性一致，使得第二子器件20与第一子器件10具有相同的触发电压，从而使得静电电流泄放更均匀。第二子器件20与第一子器件10对称分布的静电防护器件具有双向保护的能力，提高了静电防护器件的静电防护能力，避免反向静电电流损坏静电防护器件。第二子器件20的工作原理与第一子器件10相同，在此不再赘述。
67.第一子器件10的第三n型重掺杂区150位于第一子器件10靠近对称轴的一侧，且第一子器件10和第二子器件20共用第三n型重掺杂区150。第一子器件10和第二子器件20还可以共用第一n阱220和p型衬底230。
68.如图1和图2所示，第一子器件10的第三n型重掺杂区150与第二子器件20的第三n型重掺杂区150为一体结构，第一子器件10的第一n阱220与第二子器件20的第一n阱220为一体结构，第一子器件10的深n阱240与第二子器件20的深n阱240为一体结构，第一子器件10的p型衬底230与第二子器件20的p型衬底230为一体结构。通过第一子器件10与第二子器件20的部分交叠，使得静电防护器件的版图更加紧凑，提升静电防护器件的静电防护能力的同时，还减少了静电防护器件的版图面积。
69.本技术提供的静电保护器件中，栅极结构160、第一n型重掺杂区120和第二n型重掺杂区130形成晶体管，当静电保护器件处于静电环境中时，随着静电电流的增大，第二p型重掺杂区140与p阱210所形成的pn结先于第一n阱220与p阱210所形成的pn结击穿，即晶体管先导通，并通过晶体管的二n型重掺杂区130形连接第二电压，以抬高二n型重掺杂区130形的电压，从而加快晶体管的导通，以将部分静电电流泄放出去，从而降低静电保护器件的触发电压，提高静电保护器件的静电防护能力。随着晶体管的导通，第二p型重掺杂区140、第一n阱220、p阱210和第一n型重掺杂区120形成低阻通道，将大部分静电电流泄放出去，从而进一步提高静电保护器件的静电防护能力。
70.本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。
71.在本说明书的描述中，参考术“一个实施方式”、“一些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本技术的至少一个实施方式或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
72.最后应说明的是：以上各实施例仅用以说明本技术的技术方案，而非对其限制；尽管参照前述各实施例对本技术进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本技术各实施例技术方案的范围。