存储器装置的制作方法

1.本发明涉及存储器装置，尤指包括使用相同光罩产生复数个阱的存储器装置。


背景技术：

2.随着电子产品不断进步，存储器的重要性也不断增加。关于存储器装置的特性，常见的需求为期望可缩小存储器所占的面积、提高存取的速度及降低功耗等。
3.然而，达到以上目标并非易事。目前本领域习用的存储器装置，常须包含至少两晶体管，且须搭配额外的擦除栅极，才可正常操作，因此装置面积难以缩减。为了制造上述结构，相较于制造标准元件，还须额外使用两光罩或更多光罩，故导致制程成本也难以降低。
4.因此，本领域仍欠缺适宜的解决方案，以达到节省面积、提高存取速度、降低制程成本与节省功耗的功效。


技术实现要素：

5.一种存储器装置，包括第一阱；第二阱，位于所述第一阱上，包括第一部分，及第二部分；第三阱，包括第一部分及第二部分，所述第一部分位于所述第二阱的所述第一部分上，所述第二部分位于所述第二阱的所述第二部分上；浮动栅极层，位于所述第三阱上方；第一掺杂区，位于所述第三阱的所述第一部分；第二掺杂区，位于所述第三阱的所述第一部分；第三掺杂区，位于所述第三阱的所述第一部分，且相邻于所述第一掺杂区；沟槽隔离层，用以隔离所述第二阱的所述第一部份及所述第二部分，且隔离所述第三阱的所述第一部份及所述第二部分；及字线接点，设置于所述第三阱区的所述第二部分上，用以接收字线电压。
附图说明
6.图1为实施例中，存储器装置的上视图。
7.图2为图1的存储器装置沿着切线2
‑2’
的剖面图。
8.图3至图7为不同实施例中，当执行写入操作时，字线电压由第一电压上升到第二电压的波形图。
9.图8为实施例中，存储器装置的制造方法之流程图。
10.其中，附图标记说明如下：
11.100
ꢀꢀ
存储器装置
12.110
ꢀꢀ
第一阱
13.120
ꢀꢀ
第二阱
14.1201,1301
ꢀꢀ
第一部分
15.1202,1302
ꢀꢀ
第二部分
16.130
ꢀꢀ
第三阱
17.140
ꢀꢀ
第四阱
18.155
ꢀꢀ
浮动栅极层
19.161
ꢀꢀ
第一掺杂区
20.162
ꢀꢀ
第二掺杂区
21.163
ꢀꢀ
第三掺杂区
22.170
ꢀꢀ
沟槽隔离层
23.191
ꢀꢀ
第一氧化层
24.192
ꢀꢀ
第二氧化层
[0025]2‑
2'
ꢀꢀ
切线
[0026]
800
ꢀꢀ
制造方法
[0027]
810至840
ꢀꢀ
步骤
[0028]
a
ꢀꢀ
第一重迭面积
[0029]
b
ꢀꢀ
第二重迭面积
[0030]
bl
ꢀꢀ
位线接点
[0031]
l
ꢀꢀ
通道长度
[0032]
sl
ꢀꢀ
源极线接点
[0033]
t1,t2,t3,t4,t5,t91,t92,t93,t11,t12时段
[0034]
tp,tp1,tp2,tp3,tp4,tp5
ꢀꢀ
暂停区间
[0035]
va,vb,vc,vd,ve
ꢀꢀ
电压
[0036]
vbl
ꢀꢀ
位线电压
[0037]
vh
ꢀꢀ
第二电压
[0038]
vl
ꢀꢀ
第一电压
[0039]
vsl
ꢀꢀ
源极线电压
[0040]
vw1
ꢀꢀ
第一阱电压
[0041]
vw2
ꢀꢀ
第二阱电压
[0042]
vwl
ꢀꢀ
字线电压
[0043]
w1
ꢀꢀ
第一阱接点
[0044]
w2
ꢀꢀ
第二阱接点
[0045]
wl
ꢀꢀ
字线接点
具体实施方式
[0046]
为了处理上述的难题，实施例提供存储器装置及其操作方法，以达到节省面积、提高存取速度、降低制程成本与省电的功效。图1为实施例中，存储器装置100的上视图。图2为图1存储器装置100沿着切线2
‑2’
的剖面图。图1及图2为简化的示意图，用以说明实施例，而非用以展示及限制装置的细节构造。
[0047]
存储器装置100包含第一阱110、第二阱120、第三阱130、浮动栅极层155、第一掺杂区161、第二掺杂区162、第三掺杂区163及沟槽隔离层170。第二阱120位于第一阱110上，且包含第一部分1201及第二部分1202。第三阱130包含第一部分1301及第二部分1302，其中第一部分1301位于第二阱120的第一部分1201上，且第二部分1302位于第二阱120的第二部分1202上。浮动栅极层155位于第三阱130上方。第一掺杂区161、第二掺杂区162及第三掺杂区
163位于第三阱130的第一部分1301，且第三掺杂区163相邻于第一掺杂区161。沟槽隔离层170用以隔离第二阱120的第一部份1201及第二部分1202，且隔离第三阱130的第一部份1301及第二部分1302。沟槽隔离层170可为浅沟槽隔离层。
[0048]
根据实施例，第一阱110可为p型阱，且第二阱120及第三阱130可为n型阱。存储器装置100可为非挥发性存储器。
[0049]
如图2所示，根据实施例，存储器装置100可选择性地另包含第四阱140，位于第一阱110的下方，且具有相异于第一阱的掺杂类型；例如，第四阱140可为深n型阱。当制造存储器以外的电路，第四阱140可被使用。
[0050]
根据实施例，如图2所示，存储器装置100另包含第一氧化层191及第二氧化层192。第一氧化层191位于第三阱130的第一部分1301及浮动栅极层155之间，且第二氧化层192位于第三阱130的第二部分1302及浮动栅极层155之间。
[0051]
如图1及图2所示，浮动栅极层155及第三阱130的第一部分1301有第一重迭面积a，浮动栅极层155及第三阱130的第二部分1302有第二重迭面积b；且第一重迭面积a小于第二重迭面积b。举例来说，第一重迭面积a与第二重迭面积b的比例可约略为1比5，或1比10。根据实施例，第二重迭面积b对应于第二氧化层192，且第二氧化层192可为存储器装置110的耦合栅极层，又称控制栅极层。
[0052]
如图2所示，存储器装置100可另包含源极线接点(contact)sl、位线接点bl及字线接点wl。源极线接点sl设置于第一掺杂区161及第三掺杂区163之间的接触面上，耦接于源极线，及用以接收源极线电压vsl。位线接点bl设置于第二掺杂区162上，耦接于位线，及用以接收位线电压vbl。字线接点wl设置于第三阱区130的第二部分1302上，耦接于字线，及用以接收字线电压vwl。
[0053]
存储器装置100可选择性地另包含第一阱接点w1，耦接于第一阱110，及用以接收第一阱电压vw1。存储器装置100可选择性地另包含第二阱接点w2，耦接于第二阱120之第一部分1201，及用以接收第二阱电压vw2。
[0054]
由于第二重迭面积b足够形成良好的平板型(planar
‑
type)电容，故实施例中，当执行写入操作时，字线电压vwl可使用爬升电压(ramping voltage)，以提高写入速度，及降低写入电流，从而同时达到加速存取及节省功耗。关于爬升电压的波形，将述于后文。
[0055]
举例来说，第一掺杂区161及第二掺杂区162可为p型掺杂区(可表示为p )，且第三掺杂区163可为n型掺杂区(可表示为n )。
[0056]
图2中，第一掺杂区161、第二掺杂区162及位于第一掺杂区161与第二掺杂区162之间的通道，可形成晶体管结构(例如pnp晶体管)。如图2所示，存储器装置100中，每一存储器单元可只包含一晶体管，故可称为1t结构。相较于习知的存储器单元常须包含至少两晶体管(故称为2t结构)，实施例的存储器装置100因此可具有较小的尺寸。此外，藉由使用第一阱110、第二阱120及第三阱130，第一掺杂区161及第二掺杂区162之间的通道长度l，可短于标准元件的通道长度，因此可更缩减存储器装置100的面积。
[0057]
第1表为图2及图3所述的操作电压。如第1表所示，操作存储器装置100可如下述。
[0058]
当执行写入操作时，可调整字线电压vwl由第一电压上升(ramp)到第二电压，调整源极线电压vsl为写入电压vpp，且调整位线电压vbl及第一阱电压vw1为参考电压vf。
[0059]
当执行读取操作时，可调整源极线电压vsl为读取电压vrd，调整位线电压vbl为低
电压(例如0.4伏特)，调整字线电压vwl为固定电压，且调整第一阱电压vw1为参考电压vf。
[0060]
当执行擦除操作时，可调整源极线电压vsl为擦除电压vee，调整位线电压为浮接电压vfl，且调整字线电压vwl及第一阱电压vw1为参考电压vf。
[0061][0062]
(第1表，括号内的电压值只是举例)
[0063]
图2及第1表中，写入操作、擦除操作及读取操作不会同时执行。根据实施例，第1表所述之低电压可低于读取电压vrd，读取电压vrd可低于写入电压vpp，且写入电压vpp可小于擦除电压vee。当氧化层(如第一氧化层191及第二氧化层192)越厚，则擦除电压vee与写入电压vpp越高。
[0064]
第2表为另一实施例中，图2所述的操作电压。如第2表所示，操作存储器装置100可如下述。
[0065]
当执行写入操作时，调整字线电压vwl由第一电压上升到第二电压，调整源极线电压vsl为写入电压vpp，且调整位线电压vbl及第一阱电压vw1为参考电压vf。
[0066]
当执行擦除操作时，调整源极线电压vsl为擦除电压vee，调整位线电压vbl为参考电压vf，且调整字线电压vwl及第一阱电压vw1为固定电压(例如介于 1伏特至
‑
2伏特之间)。
[0067]
当执行读取操作时，调整源极线电压vsl为读取电压vrd，调整位线电压vbl为低电压(例如0.4伏特)，调整字线电压vwl为固定电压(例如介于0伏特至5伏特之间)，且调整第一阱电压vw1为参考电压vf。
[0068][0069]
(第2表，括号内的电压值只是举例)
[0070]
图2及第2表中，写入操作、擦除操作及读取操作不会同时执行，且擦除操作为通道热电洞(channel hot hole，chh)擦除操作。根据实施例，第2表所述之低电压可低于读取电压vrd，写入电压vpp可接近于擦除电压vee，且固定电压可介于正电压及负电压(例如 1伏特及
‑
2伏特)之间。
[0071]
第3表为另一实施例中，图2之操作电压。如第3表所示，操作存储器装置100可如下述。
[0072]
当执行写入操作时，调整字线电压vwl由第一电压上升到第二电压，调整源极线电压vsl为写入电压vpp，调整位线电压vbl及第一阱电压vw1为参考电压vf，且调整第二阱电压vw2(例如，相同于写入电压vpp)。
[0073]
当执行擦除操作时，调整源极线电压vsl为擦除电压vee，调整位线电压vbl(例如，相同于擦除电压vee)，调整字线电压vwl为固定电压，调整第一阱电压vw1为为固定电压，且调整第二阱电压vw2为参考电压vf。
[0074]
当执行读取操作时，调整源极线电压vsl为读取电压vrd，调整位线电压vbl为低电压，调整字线电压vwl为固定电压，调整第一阱电压vw1为参考电压vf，且调整第二阱电压vw2(例如，相同于读取电压vrd)。
[0075][0076]
(第3表，括号内的电压值只是举例)
[0077]
图2及第3表中，写入操作、擦除操作及读取操作不会同时执行，擦除操作可为带对带热电洞(band
‑
to
‑
band hot hole，bbhh)擦除操作。根据实施例，第3表所述之低电压可小于读取电压vrd，且读取电压vrd可小于写入电压vpp。擦除操作时，源极线电压vsl、位线电压vbl、字线电压vwl及第一阱电压vw1可为负电压。根据实施例，当执行写入操作及执行读取操作时，源极线电压vsl实质上可等于第二阱电压vw2。
[0078]
根据实施例，第1表、第2表及第3表所述的参考电压vf，可为零电压或地端电压。于第1表、第2表及第3表中，括号内的电压值只是举例，用以帮助理解实施例的原理，而非限制实施例的范围；可根据需求、制程及统计结果，调整所用的电压值。上述的写入电压vpp、擦除电压vee及读取电压vrd之每一者，于第1表、第2表及第3表之情况中，可为相异。
[0079]
图3至图7为根据不同实施例，于第1表、第2表及第3表中，执行写入操作时，字线电压vwl由第一电压上升(ramp)到第二电压的波形图。根据实施例，当执行写入操作时，字线电压vwl由第一电压vl上升到第二电压vh的波形，可包含直线上升波形、梯状波形及/或弧状波形。图3至图7第一电压vl及第二电压vh，可对应于上述第1表至第3表的第一电压及第二电压。
[0080]
图6至第10图中，第一电压vl可为字线电压vwl开始上升的起始电压，根据实施例，于执行写入操作时，第一电压vl可设定为比源极线电压vsl低一预定值；该预定值可例如为0.5伏特至2伏特。
[0081]
当字线电压vwl上升的速度较快，可加速写入操作，然而，发生固定型故障(stuck
‑
at fault)的可能性也会上升，因此，可根据实际状况，调整字线电压vwl上升的波形斜率，以兼顾操作的速度与正确度。
[0082]
如图3及图5所示，字线电压vwl上升的波形可包含直线波形。如图4及图6所示，字线电压vwl上升的波形可包含弧状波形。如图7所示，字线电压vwl上升的波形可包含梯状波形。
[0083]
根据实施例，当执行写入操作时，字线电压vwl由第一电压上升到第二电压的波形，可包含至少一暂停期间，如图5、图6及图7所示。存储器装置100的操作方法，另包含于暂停区间验证字线的电位是否达到预定电位。
[0084]
举例来说，图5及图6中，可于暂停区间tp验证字线的电位是否达到预定电位。举例来说，图7中，可于时段t1将字线电压vwl由第一电压vl以梯状波形上升到电压va，于暂停区间tp1验证字线的电位是否达到预定电位。若否，则可于后来的时段t2将字线电压vwl上升到电压vb，于暂停区间tp2验证字线的电位是否达到预定电位。同理，可于时段t3将字线电压vwl上升到电压vc，于暂停区间tp3验证字线的电位，于时段t4将字线电压vwl上升到电压vd、于暂停区间tp4验证字线的电位、于时段t5将字线电压vwl上升到电压ve，及于暂停区间tp5验证字线的电位。图7中，于暂停区间tp5验证字线的电位已达到预定电位，也就是第二电压vh，则可不再调升字线电压vwl。
[0085]
图5至图7中，每次施加电压的时间可调整。例如，图6的时段t91、t92及t93的长度可为相同或相异；第10图的时段t11及t12的长度可为相同或相异。
[0086]
图8为实施例中，存储器装置100的制造方法800之流程图。制造方法800可包含至少以下步骤：
[0087]
步骤810：执行氧化程序，以产生第一氧化层191及第二氧化层192；
[0088]
步骤820：产生至少一沟槽隔离层；
[0089]
步骤830：执行平坦化程序；及
[0090]
步骤840：使用同一光罩，执行复数次离子布植，以分别产生第一阱110、第二阱120及第三阱130。
[0091]
根据实施例，可于执行氧化程序、产生沟槽隔离层(例如沟槽隔离层170)及进行平坦化程序(例如化学机械平坦化程序，cmp)之后，使用同一光罩，进行离子布植，以产生第一阱110、第二阱120及第三阱130。相较于制造标准元件，产生第一阱110、第二阱120及第三阱130所用的光罩为额外光罩，根据实施例，只须使用一额外光罩即可形成第一阱110、第二阱120及第三阱130，故可简化制程。产生第一阱110、第二阱120及第三阱130之后，可再执行离子布植，以产生逻辑元件所须之阱。根据实施例，可另执行离子布植，以产生第四阱140。
[0092]
根据实施例，可另执行打薄(thinning down)程序，以降低第一氧化层191及第二氧化层192之厚度，从而降低执行写入操作及擦除操作时，所须之源极线电压vsl。
[0093]
以上文之第1表为例，若于制造过程中，将第一氧化层191及第二氧化层192的厚度降低，则写入电压vpp可降低，例如小于5.5伏特，且擦除电压vee可降低，例如小于13伏特。存储器装置100的第一氧化层191及第二氧化层192的厚度降低后，其厚度可大于核心(core)元件的氧化层厚度，且小于输入输出(i/o)元件的氧化层厚度。
[0094]
总上，实施例提供的存储器装置100，藉由使用第一阱110、第二阱120及第三阱
130，可使存储器单元只包含单个晶体管，且可缩短晶体管的通道长度，故可缩减存储器单元的尺寸。因写入电流可下降，故可有效减少耗电。因存储器装置100的耦合栅极具有良好的平板电容，故字线电压vwl可使用上升波形，从而可加速写入操作。藉由使用第一阱110、第二阱120及第三阱130，可有效防止击穿问题，故可改善可靠度。第一阱110、第二阱120及第三阱130可使用同一光罩而产生，故可有效降低制程的成本与复杂度。根据实验，存储器装置100于10000次存取后，操作电流及电压仍未明显下降，故耐用度甚佳。藉由实施例提供的操作方法，可于调升字线电压vwl时，即时验证字线的电位，故便于操作与验证。存储器装置100可支援多种操作原理，故于操作上具有高度弹性。因此，实施例提供的存储器装置及制造方法，对于减少本领域的许多长期难题，实有助益。
[0095]
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。