半导体结构的形成方法与流程

1.本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构的形成方法。


背景技术：

2.在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor，mosfet)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(sce：short-channel effects)更容易发生。
3.因此，为了减小短沟道效应的影响，半导体工艺逐渐开始从平面mosfet向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(finfet)。finfet中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面mosfet相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且finfet相对于其他器件，与现有集成电路制造具有更好的兼容性。
4.此外，在半导体集成电路器件领域中，随着晶体管尺寸的不断缩小，高k金属栅极(hkmg)技术也逐渐被广泛应用。目前形成hkmg结构晶体管的工艺可分为前栅极(gate-first)工艺和后栅极(gate-last)工艺。其中，后栅极工艺通常是在对硅片进行漏/源区离子注入操作以及随后的高温退火工艺完成之后再形成金属栅极，且一般在形成金属栅极之前，会先形成伪栅(dummy gate)，之后再将伪栅去除形成金属栅极。


技术实现要素：

5.本发明实施例解决的问题是提供一种半导体结构的形成方法，有利于降低产生伪栅残留的概率，进而有利于提高半导体结构的性能和生产良率。
6.为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成伪栅；在所述伪栅两侧的基底中形成源漏掺杂区；在所述伪栅两侧形成覆盖所述源漏掺杂区的层间介质层；在形成所述层间介质层后，对所述伪栅进行表面处理，适于减小所述伪栅的表面接触角；在对所述伪栅进行表面处理之后，采用湿法刻蚀工艺去除所述伪栅，在所述层间介质层中形成栅极开口；在所述栅极开口中形成栅极结构。
7.可选的，所述半导体结构的形成方法还包括：在形成所述层间介质层后，且在对所述伪栅进行表面处理之前，去除部分厚度的所述伪栅，剩余的所述伪栅顶面高于所述基底的顶面。
8.可选的，采用干法刻蚀工艺，去除部分厚度的所述伪栅。
9.可选的，所述基底包括衬底以及凸出于所述衬底的鳍部；形成所述伪栅的步骤中，所述伪栅横跨所述鳍部且覆盖所述鳍部的部分顶部和部分侧壁；去除部分厚度的所述伪栅
的步骤中，剩余的所述伪栅顶面高于所述鳍部的顶面。
10.可选的，去除部分厚度的所述伪栅的步骤中，剩余的所述伪栅顶面至所述鳍部顶面的距离至少为200埃米。
11.可选的，对所述伪栅进行表面处理的步骤包括：采用高于室温的nh4oh溶液，对所述伪栅进行表面处理。
12.可选的，所述nh4oh溶液的温度至少为50℃。
13.可选的，所述nh4oh溶液的温度为50℃至70℃。
14.可选的，对所述伪栅进行表面处理的参数包括：所述nh4oh溶液中nh4oh和水的比例为1:40至1：4，处理时间为20秒至60秒。
15.可选的，所述湿法刻蚀工艺的刻蚀溶液包括四甲基氢氧化铵溶液。
16.可选的，所述湿法刻蚀工艺的刻蚀时间为120秒至360秒。
17.可选的，形成所述伪栅的步骤中，所述伪栅包括伪栅层，所述伪栅层的材料包括多晶硅。
18.可选的，形成所述伪栅的步骤中，所述伪栅层的材料包括第一晶向的硅；在对所述伪栅进行表面处理之前，所述半导体结构的形成方法包括：进行热处理，使所述第一晶向的硅转变为第二晶向的硅；对所述伪栅进行表面处理，适于减小所述湿法刻蚀工艺对第一晶向的硅和第二晶向的硅的刻蚀速率差异。
19.可选的，所述第一晶向为<100>晶向，第二晶向为<111>晶向。
20.可选的，所述湿法刻蚀工艺对所述第一晶向的硅和第二晶向的硅的刻蚀选择比为1.8：1至3.7：1。
21.可选的，所述热处理包括：采用外延工艺，形成所述源漏掺杂区；或者，在形成所述源漏掺杂区之后，形成所述层间介质层之前，对所述源漏掺杂区进行退火处理；或者，沿所述伪栅的延伸方向上，所述伪栅包括切断区；在形成所述层间介质层之后，在对所述伪栅进行表面处理之前，去除位于所述切断区的伪栅，形成由剩余的伪栅与所述层间介质层围成的隔离开口；在所述隔离开口中形成隔离结构。
22.可选的，形成所述隔离结构的工艺包括沉积工艺，所述沉积工艺的工艺温度为500℃至700℃。
23.可选的，所述外延工艺的温度为700℃至900℃。
24.可选的，所述退火处理的工艺温度为800℃至1100℃。
25.可选的，提供基底的步骤中，所述基底包括衬底以及凸出于所述衬底的鳍部；形成所述伪栅的步骤中，所述伪栅横跨所述鳍部且覆盖所述鳍部的部分顶部和部分侧壁；形成所述源漏掺杂区的步骤中，所述源漏掺杂区形成在所述伪栅两侧的所述鳍部中
26.与现有技术相比，本发明实施例的技术方案具有以下优点：
27.本发明实施例提供的半导体结构的形成方法中，在形成所述层间介质层后，还对所述伪栅进行表面处理，适于减小所述伪栅的表面接触角，通过减小所述伪栅的表面接触角，有利于提高所述伪栅的亲水性，从而在采用湿法刻蚀工艺去除所述伪栅的过程中，有利于增大刻蚀溶液与所述伪栅的接触面积、提高刻蚀溶液对伪栅的刻蚀速率，使所述伪栅更易于被刻蚀溶液去除，进而有利于使湿法刻蚀工艺将所述伪栅去除干净、降低产生伪栅残留的概率，有利于为后续形成栅极结构提供良好的界面，相应有利于提高半导体结构的性
能和生产良率。
附图说明
28.图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图；
29.图5至图10是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
30.目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
31.参考图1至图4，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
32.参考图1，提供基底1；在所述基底1上形成伪栅2；在所述伪栅2两侧的基底1中形成源漏掺杂区(图未示)；在所述伪栅2两侧的基底1上形成覆盖所述源漏掺杂区的层间介质层3。其中，所述伪栅2的材料为多晶硅。
33.参考图2，采用干法刻蚀工艺，去除部分厚度的所述伪栅2。
34.参考图3，采用湿法刻蚀工艺，去除剩余的所述伪栅2，在所述层间介质层3中形成栅极开口4。
35.参考图4，在所述栅极开口4中形成栅极结构5。
36.上述形成方法中，在去除所述伪栅2的过程中，容易产生所述伪栅2的残留，进而易降低成品率以及降低半导体结构的性能。
37.具体的，发明人发现，所产生的伪栅2的残留通常为<111>晶向的硅。
38.通过发明人的研究发现，在形成所述伪栅2的步骤中，所述伪栅2的材料通常为多晶硅，多晶硅通常为<100>晶向，在后续的工艺中，通常还包括进行具有高温的工艺制程，例如：在源漏掺杂区的形成过程中，通常需要进行外延工艺和退火工艺，外延工艺和退火工艺的工艺温度通常较高，<100>晶向的硅容易在高温的环境下发生晶化而转变为<111>晶向的硅，而去除所述伪栅2的湿法刻蚀工艺主要用于去除<100>晶向的硅，对<111>晶向的硅的刻蚀速率通常较低，进而容易产生伪栅2的残留。
39.为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成伪栅；在所述伪栅两侧的基底中形成源漏掺杂区；在所述伪栅两侧形成覆盖所述源漏掺杂区的层间介质层；在形成所述层间介质层后，对所述伪栅进行表面处理，适于减小伪栅的表面接触角；在对所述伪栅进行表面处理之后，采用湿法刻蚀工艺去除所述伪栅，在所述层间介质层中形成栅极开口；在所述栅极开口中形成栅极结构。
40.本发明实施例提供的半导体结构的形成方法中，在形成所述层间介质层后，还对所述伪栅进行表面处理，适于减小所述伪栅的表面接触角，通过减小所述伪栅的表面接触角，有利于提高伪栅的亲水性，从而在采用湿法刻蚀工艺去除所述伪栅的过程中，有利于增大刻蚀溶液与所述伪栅的接触面积、提高刻蚀溶液对伪栅的刻蚀速率，使所述伪栅更易于被刻蚀溶液去除，进而有利于使湿法刻蚀工艺将所述伪栅去除干净、降低产生所述伪栅残留的概率，有利于为后续形成栅极结构提供良好的界面，相应有利于提高半导体结构的性能和生产良率。
41.为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
42.图5至图10是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
43.参考图5，提供基底100。
44.所述基底100用于为形成晶体管提供工艺平台。
45.本实施例中，以所述基底100用于形成鳍式场效应晶体管(finfet)作为一种示例，所述基底100包括衬底(未标示)以及凸出于衬底(未标示)的鳍部(未标示)。在其他实施例中，所述基底还可以为平面型基底，所述基底仅包括衬底。
46.本实施例中，所述衬底为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
47.所述鳍部用于提供器件工作时的导电沟道。
48.本实施例中，所述鳍部的材料与所述衬底的材料相同，所述鳍部的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，所述鳍部的材料也可以与所述衬底的材料不同。
49.本实施例中，所述基底100包括用于形成核心器件(core device)的核心区i、以及用于形成输入/输出器件(input/output device)的周边区ii。
50.其中，核心器件主要指芯片内部所使用的器件，通常采用较低的电压，且核心器件的工作频率通常较高；输入/输出器件是芯片与外部接口交互时所使用的器件，这类器件的工作电压一般比较高，输入/输出器件的工作频率通常较低。
51.本实施例中，所述核心区i和周边区ii的基底100上还形成有隔离层(未标示)。所述隔离层用于隔离相邻的器件。具体地，所述隔离层用于隔离所述核心区i和周边区ii。
52.所述隔离层的材料包括氧化硅、氮氧化硅和氮化硅中的一种或多种。
53.后续步骤还包括：在所述基底100上形成伪栅。
54.本实施例中，在提供基底100后，形成伪栅之前，所述半导体结构的形成方法还包括：在所述基底100上形成栅氧化层110。
55.相应地，在后续形成伪栅的步骤中，伪栅形成在栅氧化层110上。
56.所述栅氧化层110能够在后续去除所述伪栅的过程中作为停止层，从而对基底100起到保护的作用。具体的，本实施例中，所述栅氧化层110用于保护所述鳍部。
57.其中，位于所述周边区ii的栅氧化层110在后续的工艺中被保留，在后续形成栅极结构后，位于周边区ii的栅氧化层110还用于隔离栅极结构与所述基底100。
58.所述栅氧化层110的材料可以为氧化硅或氮氧化硅。本实施例中，所述栅氧化层110的材料为氧化硅。
59.形成所述栅氧化层110的工艺包括沉积工艺或氧化工艺。具体地，所述沉积工艺可以为原子层沉积工艺，所述氧化工艺包括干氧氧化工艺或湿氧氧化工艺等。
60.本实施例中，在形成所述栅氧化层110的过程中，所述栅氧化层110覆盖所述鳍部的表面。
61.继续参考图5，在所述基底100上形成伪栅120。
62.所述伪栅120用于为后续形成栅极结构占据空间位置。
63.本实施例中，形成所述伪栅120的步骤中，所述伪栅120横跨所述鳍部且覆盖所述鳍部的部分顶部和部分侧壁。
64.本实施例中，形成所述伪栅120的步骤中，所述伪栅120包括伪栅层，所述伪栅层的材料包括多晶硅。
65.本实施例中，形成所述伪栅120的步骤中，所述伪栅层的材料包括第一晶向的硅。具体地，本实施例中，所述第一晶向为<100>晶向。
66.本实施例中，形成所述伪栅120的步骤包括：形成覆盖所述基底100的伪栅材料层(图未示)；图形化所述伪栅材料层，剩余的伪栅材料层用于作为所述伪栅120。
67.本实施例中，以在图形化所述伪栅材料层的过程中，还对位于伪栅材料层底部的栅氧化层110进行图形化作为一种示例，相应的，在形成伪栅120后，栅氧化层110仅位于所述伪栅120的底部。在其他实施例中，在图形化伪栅材料层的过程中，还可以不对所述栅氧化层进行图形化，相应的，在形成伪栅后，所述伪栅氧化层还位于所述基底的表面。
68.本实施例中，在形成所述伪栅120之后，所述半导体结构的形成方法还包括：在所述伪栅120的侧壁形成侧墙(图未示)。
69.所述侧墙用于保护伪栅120的侧壁，所述侧墙还用于定义源漏掺杂区的形成位置。
70.所述侧墙的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种，所述侧墙可以为单层结构或叠层结构。
71.本实施例中，所述侧墙为单层结构，所述侧墙的材料为氮化硅。
72.继续参考图5，在所述伪栅120两侧的基底100中形成源漏掺杂区(图未示)。
73.所述源漏掺杂区用于在器件工作时，为沟道提供应力，从而提高沟道区的载流子迁移率。
74.本实施例中，通过外延和掺杂工艺形成源漏掺杂区，源漏掺杂区的材料包括掺杂有离子的应力层。其中，当形成pmos晶体管时，应力层的材料为si或sige，应力层用于为pmos晶体管的沟道区提供压应力作用，应力层中的掺杂离子为p型离子，例如：b离子、ga离子或in离子；当形成nmos晶体管时，应力层的材料为si或sic，应力层用于为nmos晶体管的沟道区提供拉应力作用，应力层中的掺杂离子为n型离子，例如：p离子、as离子或sb离子。
75.本实施例中，形成所述源漏掺杂区的步骤中，所述源漏掺杂区形成在所述伪栅120两侧的所述鳍部中。
76.继续参考图5，在所述伪栅120两侧形成覆盖所述源漏掺杂区的层间介质层130。
77.所述层间介质层130用于对相邻器件之间起到隔离的作用。
78.因此，所述层间介质层130的材料为绝缘材料，例如氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种，所述层间介质层130可以为单层结构或叠层结构。
79.本实施例中，所述层间介质层130为单层结构，所述层间介质层130的材料为氧化硅。
80.需要说明的是，本实施例中，在形成所述源漏掺杂区后，形成所述层间介质层130之前，所述半导体结构的形成方法还包括：形成保形覆盖所述源漏掺杂区表面、所述伪栅120侧壁的刻蚀阻挡层140。
81.本实施例中，所述刻蚀阻挡层140为接触孔刻蚀阻挡层(contact etch stop layer，cesl)，在后续刻蚀所述层间介质层130以形成暴露出所述源漏掺杂区的接触孔的过程中，所述刻蚀阻挡层140用于定义接触孔刻蚀工艺的刻蚀停止位置，从而有利于减小接触孔刻蚀工艺对源漏掺杂区的损伤。
82.相应的，本实施例中，所述层间介质层130覆盖所述刻蚀阻挡层140。
83.本实施例中，所述刻蚀阻挡层140的材料为氮化硅。
84.后续步骤还包括：对所述伪栅120进行表面处理，适于减小所述伪栅120的表面接触角。
85.需要说明的是，本实施例中，在对所述伪栅120进行表面处理之前，所述半导体结构的形成方法包括：进行热处理，使所述第一晶向的硅转变为第二晶向的硅。
86.本实施例中，所述第一晶向为<100>晶向，热处理通常包括高温处理的工艺，多晶硅容易在高温环境下发生晶化，从而使得所述<100>晶向的硅转变为<111>晶向的硅，也就是说，所述第二晶向为<111>晶向，所述<100>晶向的硅与<111>晶向的硅具有不同的被刻蚀速率，具体的，<111>晶向的硅更难以被去除，因此，在后续去除伪栅120的过程中，容易导致所述伪栅120难以被完全去除，进而容易增加产生所述伪栅120残留的概率。
87.本实施例中，以所述第一晶向为<100>晶向，第二晶向为<111>晶向作为一种示例。在其他实施例中，根据实际的工艺条件、伪栅的材料等因素，所述第一晶向和第二晶向还可以为其他的晶向。
88.具体的，本实施例中，所述热处理包括：
89.采用外延工艺，形成所述源漏掺杂区；
90.或者，在形成所述源漏掺杂区之后，形成所述层间介质层130之前，对所述源漏掺杂区进行退火处理；
91.或者，沿所述伪栅120的延伸方向上，所述伪栅120包括切断区(图未示)；在形成所述层间介质层130之后，在对所述伪栅120进行表面处理之前之前，去除位于所述切断区的伪栅120，在所述伪栅120中形成隔离开口(图未示)；在所述隔离开口中形成隔离结构。
92.其中，所述外延工艺的温度为700℃至900℃，例如：所述外延工艺的温度为800℃；所述退火处理的工艺温度为800℃至1100℃，例如：所述退火处理的工艺温度为900℃；形成所述隔离结构的工艺包括沉积工艺，所述沉积工艺的工艺温度为500℃至700℃，例如：所述沉积工艺的温度为600℃，且所述沉积工艺的工艺时间较长，例如：所述沉积工艺的工艺时间为10小时。
93.所述外延工艺、退火处理以及所述沉积工艺的工艺温度均较高，从而在进行所述热处理后，所述第一晶向的硅容易发生晶化而转变为第二晶向的硅。
94.结合参考图6，本实施例中，所述半导体结构的形成方法还包括：在形成所述层间介质层130后，对所述伪栅120进行表面处理之前，去除部分厚度的所述伪栅120，剩余的所述伪栅120顶面高于所述基底100的顶面。
95.通过去除部分厚度的所述伪栅120，使剩余所述伪栅120的厚度减小，在后续采用湿法刻蚀工艺去除剩余的所述伪栅120的过程中，所述湿法刻蚀工艺需要刻蚀的伪栅120的厚度较小，剩余的所述伪栅120的去除难度较小，从而在后续对所述伪栅120进行表面处理后，剩余的所述伪栅120易于被完全去除。
96.本实施例中，所述基底100包括衬底以及凸出于所述衬底的鳍部，去除部分厚度的所述伪栅120后，剩余的所述伪栅120顶面高于鳍部的顶面，从而减小去除部分厚度的所述伪栅120对鳍部的损伤，有利于提高工艺兼容性，而且，伪栅120横跨所述鳍部且覆盖所述鳍部的部分顶部和部分侧壁，与位于所述鳍部顶部的伪栅120相比，位于所述鳍部侧壁的所述伪栅120更难以被完全去除，通过去除高于所述鳍部的部分厚度所述伪栅120，从而使得后续易于将位于所述鳍部侧壁的伪栅120去除干净。
97.本实施例中，去除部分厚度的所述伪栅120的步骤中，剩余的所述伪栅120顶面高于所述鳍部的顶面，从而有利于防止去除部分厚度的伪栅120对所述鳍部造成损伤。
98.需要说明的是，去除部分厚度的所述伪栅120的步骤中，剩余的所述伪栅120顶面至所述鳍部顶面的距离不宜过小，否则去除部分厚度的所述伪栅120的工艺对所述栅氧化层110或鳍部造成损伤的概率较大，进而容易导致所述栅氧化层110受损，而且还容易降低所述栅氧化层110对基底100的保护作用，尤其是容易降低所述栅氧化层110对所述鳍部的保护作用。为此，本实施例中，去除部分厚度的所述伪栅120的步骤中，剩余的所述伪栅120顶面至所述鳍部顶面的距离至少为200埃米。
99.本实施例中，采用干法刻蚀工艺，例如：各向异性的干法刻蚀工艺，去除部分厚度的所述伪栅120。通过采用干法刻蚀工艺，易于实现各向异性的刻蚀，有利于对所述伪栅120的刻蚀厚度进行精确控制，而且，通过选用干法刻蚀工艺，还有利于实现较高的刻蚀选择比，从而降低去除部分厚度的所述伪栅120的过程中对其他膜层结构造成损伤的风险。
100.参考图7，在形成所述层间介质层130后，对所述伪栅120进行表面处理，适于减小伪栅120的表面接触角(contact angle)。
101.本发明实施例在形成所述层间介质层130后，还对所述伪栅120进行表面处理，适于减小所述伪栅120的表面接触角，通过减小所述伪栅120的表面接触角，有利于提高所述伪栅120的亲水性，从而在后续采用湿法刻蚀工艺去除所述伪栅120的过程中，有利于增大刻蚀溶液与所述伪栅120的接触面积、提高刻蚀溶液对所述伪栅120的刻蚀速率，使所述伪栅120更易于被刻蚀溶液去除，进而有利于使湿法刻蚀工艺将所述伪栅120去除干净、降低产生所述伪栅120残留的概率，而且有利于为后续形成栅极结构提供良好的界面，相应有利于提高半导体结构的性能和生产良率。
102.其中，本实施例中，所述表面接触角指的是液体在固体材料表面上的接触角，当液体滴在固体表面时，液滴在固体和液体接触边缘的切线与固体平面之间的夹角为所述表面接触角。接触角最小为0
°
，最大为180
°
。接触角越小，固体的润湿性(wettability)越好，固体表面的亲水性越好。
103.本实施例中，通过减小所述伪栅120的表面接触角，有利于使所述伪栅120的表面更容易被液体润湿，相应提高伪栅120的表面亲水性，进而有利于增大后续湿法刻蚀工艺的刻蚀溶液与伪栅120的接触面积，使伪栅120更容易被刻蚀溶液去除。
104.具体的，本实施例中，对所述伪栅120进行表面处理，适于减小湿法刻蚀工艺对第一晶向的硅和第二晶向的硅的刻蚀选择比。通过减小湿法刻蚀工艺对第一晶向的硅和第二晶向的硅的刻蚀选择比，从而减小湿法刻蚀工艺对第一晶向的硅和第二晶向的硅的刻蚀速率差异，有利于提高后续湿法刻蚀工艺对第一晶向的硅和第二晶向的硅的刻蚀速率均匀性，进而有利于减小后续采用湿法刻蚀工艺去除伪栅120时，具有不同晶向的伪栅120的材
料产生残留的概率。
105.本实施例中，对所述伪栅120进行表面处理，有利于提高后续湿法刻蚀工艺对<111>晶向的硅的刻蚀速率，从而有利于减小<111>晶向的硅发生残留的概率。
106.本实施例中，对所述伪栅120进行表面处理的步骤包括：采用高于室温的nh4oh溶液，对所述伪栅120进行表面处理。
107.通过采用高于室温的nh4oh溶液，使所述nh4oh溶液的溶液温度较高，有利于提高所述表面处理用于减小伪栅120的表面接触角的效果，而且，高于室温的nh4oh溶液还能够刻蚀掉一部分<111>晶向的硅，从而有利于降低后续湿法刻蚀工艺对<111>晶向的硅的刻蚀难度，相应有利于进一步降低产生伪栅120残留的概率。
108.本实施例中，所述nh4oh溶液还能够去除所述伪栅120表面产生的自然氧化层，从而有利于为后续采用湿法刻蚀工艺去除剩余的伪栅120做准备。
109.本实施例中，为保证所述表面处理用于减小所述伪栅120的表面接触角的效果较为显著，所述nh4oh溶液的温度至少为50℃。
110.但是，所述nh4oh溶液的温度也不宜过高，否则容易导致后续湿法刻蚀工艺对所述伪栅120的刻蚀速率过快，进而容易降低工艺稳定性，为此，本实施例中，所述nh4oh溶液的温度为50℃至70℃。
111.本实施例中，对所述伪栅120进行表面处理的参数包括：所述nh4oh溶液中nh4oh和水的体积比例为1:40至1：4，处理时间为20秒至60秒。
112.所述nh4oh溶液中nh4oh和水的体积比例不宜过小，也不宜过大。如果所述nh4oh和水的体积比例过小，容易导致所述表面处理的速率过慢，或者，容易导致所述表面处理用于减小所述伪栅120的表面接触角的效果不明显；如果所述nh4oh和水的体积比例过大，容易降低所述表面处理的均匀性和稳定性。为此，本实施例中，所述nh4oh溶液中nh4oh和水的体积比例为1:40至1：4。
113.所述表面处理的处理时间不宜过短，也不宜过长。如果所述表面处理的处理时间过短，容易导致所述表面处理的效果不明显，相应容易导致所述表面处理用于减小所述伪栅120的表面接触角的效果不明显；如果所述表面处理的处理时间过长，容易降低工艺稳定性、产生副作用，而且还容易浪费生产产能。为此，本实施例中，所述表面处理的处理时间为20秒至60秒。
114.参考图8，在对所述伪栅120进行表面处理之后，采用湿法刻蚀工艺去除所述伪栅120，在所述层间介质层130中形成栅极开口10。
115.所述栅极开口10用于为后续形成栅极结构提供空间位置。
116.而且，本实施例中，所述栅极开口10的底部暴露出所述栅氧化层110，所述栅极开口10还用于为后续去除所述核心区i的栅氧化层110做准备。
117.本发明实施例通过对所述伪栅120进行表面处理，减小了所述伪栅120的表面接触角，有利于提高所述伪栅120的亲水性，因此，在采用湿法刻蚀工艺去除所述伪栅120的过程中，有利于增大刻蚀溶液与所述伪栅120的接触面积，从而使所述伪栅120更易于被刻蚀溶液去除，进而有利于使湿法刻蚀工艺将伪栅120去除干净、降低产生伪栅120残留的概率，有利于为后续形成栅极结构提供良好的界面，相应有利于提高半导体结构的性能和生产良率。
118.具体的，所述表面处理适于减小所述湿法刻蚀工艺对第一晶向的硅和第二晶向的硅的刻蚀速率差异，因此，本实施例中，在采用所述湿法刻蚀工艺去除所述伪栅120的过程中，所述第一晶向的硅和第二晶向的硅的刻蚀速率差异较小，所述湿法刻蚀工艺对第一晶向的硅和第二晶向的硅的刻蚀速率均匀性较高。
119.本实施例中，所述湿法刻蚀工艺对所述第一晶向的硅和第二晶向的硅的刻蚀选择比为1.8：1至3.7：1，所述湿法刻蚀工艺对所述第一晶向的硅和第二晶向的硅的刻蚀选择比较接近1，从而保证湿法刻蚀工艺对所述第一晶向的硅和第二晶向的硅的刻蚀速率均匀性较高。具体的，本实施例中，所述表面处理有利于提高所述湿法刻蚀工艺对所述第二晶向的硅的刻蚀速率。
120.本实施例中，所述第一晶向为<100>晶向，第二晶向为<111>晶向，所述湿法刻蚀工艺对<111>晶向的硅的刻蚀速率较高，有利于减小<100>晶向的硅和<111>晶向的硅的刻蚀选择比。
121.本实施例中，所述湿法刻蚀工艺的刻蚀溶液包括四甲基氢氧化铵(tmah)溶液。
122.本实施例中，所述湿法刻蚀工艺的刻蚀时间为120秒至360秒，从而使得所述湿法刻蚀工艺的刻蚀时间不至于过长，也不至于过短，进而保证所述湿法刻蚀工艺在将伪栅120去除干净的同时，防止浪费生产产能以及减小对其他膜层的损伤。
123.参考图9至图10，在所述栅极开口10中形成栅极结构150(如图10所示)。
124.所述栅极结构150用于控制导电沟道的开启和关断。
125.本实施例中，所述栅极结构150为金属栅极结构，形成所述栅极结构150的步骤包括：在所述栅极开口10的底部和侧壁形成高k栅介质层(图未示)；在所述高k栅介质层上形成填充所述栅极开口10的栅电极层(图未示)。
126.所述高k栅介质层的材料为高k栅介质材料，其中，高k栅介质材料指的是，相对介电常数大于氧化硅相对介电常数的栅介质材料，高k栅介质材料可以为hfo2、hfsio、hfsion、hftao、hftio、hfzro、zro2或al2o3。本实施例中，所述高k栅介质层的材料为hfo2。
127.所述栅电极层的材料为al、cu、ag、au、pt、ni、ti或w等导电材料。本实施例中，所述栅电极层的材料为w。
128.本实施例中，所述基底100包括用于形成核心器件的核心区i和用于形成输入/输出器件的周边区ii。其中，输入/输出器件的工作电压通常远大于核心器件的工作电压，为保证输入/输出器件的性能(例如：防止击穿等问题)，输入/输出器件的栅介质层的厚度通常大于所述核心器件的栅介质层的厚度。
129.为此，如图9所示，本实施例中，在形成所述栅极开口10后，且在形成所述栅极结构150之前，所述半导体结构的形成方法还包括：去除所述核心区i的栅极开口10底部的栅氧化层110。
130.通过去除所述核心区i的栅氧化层110，从而使得所述核心器件的栅介质层仅包括所述高k栅介质层，使所述输入/输出器件的栅介质层包括栅氧化层110和位于所述栅氧化层110上的高k栅介质层，进而使得所述核心区i的栅介质层的厚度大于所述周边区ii的栅介质层的厚度。
131.作为一种示例，本实施例中，采用湿法刻蚀工艺去除所述核心区i的栅极开口10底部的栅氧化层110。具体的，所述湿法刻蚀工艺的刻蚀溶液可以为稀释的氢氟酸溶液。
132.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。