半导体结构及其形成方法与流程

1.本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.随着半导体工艺技术的逐步发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。为了适应工艺节点的减小，mosfet场效应管的沟道长度也相应不断缩短。然而随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(short-channel effects，sce)更容易发生。
3.因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面mosfet向具有更高功效的三维立体式的器件过渡，如鳍式场效应晶体管(finfet)。finfet中，栅极至少可以从两侧对超薄体(鳍部)进行控制，与平面mosfet相比，栅极对沟道的控制能力更强，能够很好的抑制短沟道效应；且finfet相对于其他器件，与现有集成电路制造具有更好的兼容性。


技术实现要素：

4.本发明实施例解决的问题是提供一种半导体结构及其形成方法，减小源漏掺杂层在栅极结构下方的鳍部中形成的漏电流。
5.为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底以及凸出于所述衬底的鳍部；在所述衬底上形成横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分顶部和部分侧壁；在所述栅极结构两侧的鳍部中形成凹槽，所述凹槽的底部低于所述栅极结构的底部，所述凹槽低于所述栅极结构的部分作为底部凹槽；通过所述底部凹槽对位于栅极结构下方的鳍部进行离子掺杂，形成防扩散掺杂区；在形成所述防扩散掺杂区后，在所述凹槽中形成源漏掺杂层。
6.可选的，在形成所述凹槽后，通过所述底部凹槽对位于栅极结构下方的鳍部进行离子掺杂之前，所述半导体结构的形成方法还包括：在所述凹槽的侧壁形成衬垫层，所述衬垫层暴露出所述底部凹槽的侧壁；以所述衬垫层为掩膜，通过所述底部凹槽对位于栅极结构下方的鳍部进行离子掺杂；在形成所述防扩散掺杂区后，在形成所述源漏掺杂层之前，所述半导体结构的形成方法还包括：去除所述衬垫层。
7.可选的，在形成所述凹槽后，形成所述衬垫层之前，所述半导体结构的形成方法还包括：在所述底部凹槽中形成牺牲层；形成所述衬垫层的步骤包括：形成保形覆盖所述牺牲层的顶面、所述凹槽的侧壁、以及所述栅极结构的侧壁和顶部的衬垫材料层；去除位于所述牺牲层顶面和所述栅极结构顶部的衬垫材料层，位于所述凹槽侧壁的剩余衬垫材料层用于作为所述衬垫层。
8.可选的，在形成所述衬垫层后，在通过所述底部凹槽对位于栅极结构下方的鳍部进行离子掺杂之前，所述半导体结构的形成方法还包括：去除部分厚度的所述牺牲层，形成
填充层，所述填充层暴露出所述底部凹槽的部分侧壁；通过所述底部凹槽对位于栅极结构下方的鳍部进行离子掺杂的步骤包括：对所述填充层和所述衬垫层露出的鳍部进行离子掺杂；在形成所述防扩散掺杂区后，所述半导体结构的形成方法还包括：去除所述填充层。
9.可选的，在形成所述填充层的步骤中，所述填充层与所述衬垫层暴露出的鳍部的高度为30nm至50nm。
10.可选的，所述填充层的材料包括旋涂碳、有机介电层材料或旋涂氧化硅。
11.可选的，去除所述衬垫层的工艺包括湿法刻蚀工艺和干法刻蚀工艺中的一种或两种。
12.可选的，所述衬垫层的材料包括氮化硅、碳氧化硅、碳氮氧化硅或氧化硅。
13.可选的，在对位于栅极结构下方的鳍部进行离子掺杂的步骤中，所述掺杂离子为反型离子，所述反型离子的掺杂类型与晶体管的掺杂类型不同；或者，在对位于栅极结构下方的鳍部进行离子掺杂的步骤中，所述掺杂离子为杂质离子。
14.可选的，所述掺杂离子为反型离子；当形成nmos晶体管时，所述反型离子为p型离子，所述反型离子包括镓离子、硼离子或铟离子；当形成pmos晶体管时，所述反型离子为n型离子，所述反型离子包括磷离子或砷离子。
15.可选的，所述掺杂离子为杂质离子，所述杂质离子包括碳离子、氧离子或氮离子。
16.可选的，通过所述底部凹槽对位于栅极结构下方的鳍部进行离子掺杂的步骤包括：采用离子注入工艺，对所述底部凹槽侧壁暴露出的鳍部进行离子掺杂。
17.可选的，所述栅极结构的数量为多个，多个所述栅极结构横跨同一所述鳍部。
18.可选的，所述底部凹槽的深度为35nm至60nm。
19.可选的，形成所述防扩散掺杂区的步骤还包括：在通过所述底部凹槽对位于栅极结构下方的鳍部进行离子掺杂后，进行退火处理。
20.可选的，所述底部凹槽为碗形凹槽。
21.相应的，本发明实施例还提供一种半导体结构，包括：基底，所述基底包括衬底以及凸出于所述衬底的鳍部；栅极结构，位于所述衬底上，所述栅极结构横跨所述鳍部且覆盖所述鳍部的部分顶部和部分侧壁；源漏掺杂层，位于所述栅极结构两侧的鳍部中，所述源漏掺杂层的底部低于所述栅极结构的底部；防扩散掺杂区，位于所述栅极结构下方的鳍部中且与所述源漏掺杂层相邻。
22.可选的，所述防扩散掺杂区中掺杂有反型离子，所述反型离子的掺杂类型与晶体管的掺杂类型不同；或者，所述防扩散掺杂区中掺杂有杂质离子。
23.可选的，所述防扩散掺杂区中掺杂有反型离子；当形成nmos晶体管时，所述反型离子为p型离子，所述反型离子包括镓离子、硼离子或铟离子；当形成pmos晶体管时，所述反型离子为n型离子，所述反型离子包括磷离子或砷离子所述杂质离子包括碳离子、氧离子或氮离子。
24.可选的，所述杂质离子包括碳离子、氧离子或氮离子。
25.与现有技术相比，本发明实施例的技术方案具有以下优点：
26.本发明实施例提供的半导体结构的形成方法中，通过所述底部凹槽对位于栅极结构下方的鳍部进行离子掺杂，形成防扩散掺杂区；通过形成所述防扩散掺杂区，有利于减小所述源漏掺杂层中的离子向栅极结构下方的鳍部中扩散的几率，从而有利于减小源漏掺杂
层在栅极结构下方的鳍部中形成的漏电流，进而有利于提升半导体结构的性能；而且，通过对位于栅极结构下方的鳍部进行离子掺杂，形成防扩散掺杂区，所述防扩散掺杂区的掺杂面积较小，有利于减小对半导体结构性能的影响，例如：有利于防止出现晶体管的寄生电容较大的问题，进而有利于提高工艺兼容性。
附图说明
27.图1至图12是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
28.目前形成的鳍式场效应晶体管(finfet)仍有性能不佳的问题。
29.具体地，在finfet中，栅极结构横跨鳍部且覆盖鳍部的部分顶部和部分侧壁，源漏掺杂层位于栅极结构两侧的鳍部中。其中，相邻源漏掺杂层之间容易通过未被栅极结构覆盖的部分鳍部产生漏电流，也就是说，在位于沟道区底部的鳍部中还会产生漏电流，这容易导致形成的半导体结构的性能不佳。
30.目前提出了一些改善上述问题的方法，例如：通过固态源扩散的方式，在鳍部的底部中形成反型掺杂区，以提高势垒，进而减小漏电流。但是通过固态源扩散形成反型掺杂区通常包括形成固态掺杂层的步骤，固态掺杂层位于源漏掺杂区与鳍部之间，容易增加源漏掺杂区与鳍部之间的寄生电容。
31.为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底以及凸出于所述衬底的鳍部；在所述衬底上形成横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分顶部和部分侧壁；在所述栅极结构两侧的鳍部中形成凹槽，所述凹槽的底部低于所述栅极结构的底部，所述凹槽低于所述栅极结构的部分作为底部凹槽；通过所述底部凹槽对位于栅极结构下方的鳍部进行离子掺杂，形成防扩散掺杂区；在形成所述防扩散掺杂区后，在所述凹槽中形成源漏掺杂层。
32.本发明实施例提供的半导体结构的形成方法中，通过所述底部凹槽对位于栅极结构下方的鳍部进行离子掺杂，形成防扩散掺杂区；通过形成所述防扩散掺杂区，有利于减小所述源漏掺杂层中的离子向栅极结构下方的鳍部中扩散的几率，从而有利于减小源漏掺杂层在栅极结构下方的鳍部中形成的漏电流，进而有利于提升半导体结构的性能；而且，通过对位于栅极结构下方的鳍部进行离子掺杂，形成防扩散掺杂区，所述防扩散掺杂区的掺杂面积较小，有利于减小对半导体结构性能的影响，例如：有利于防止出现晶体管的寄生电容较大的问题，进而有利于提高工艺兼容性。
33.为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
34.图1至图12是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
35.参考图1和图2，图2为图1中沿a-a1方向的剖视图，提供基底，所述基底包括衬底100以及凸出于所述衬底100的鳍部110。
36.所述基底用于为形成半导体结构提供工艺平台。
37.本实施例中，所述基底用于为形成鳍式场效应晶体管提供工艺平台，所述基底为立体型基底。
38.本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。
39.所述鳍部110用于后续提供鳍式场效应晶体管的导电沟道。
40.本实施例中，所述鳍部110与所述衬底100由对同一半导体层进行刻蚀所得到。在其他实施例中，所述鳍部也可以是外延生长于所述衬底上的半导体层，从而达到精确控制所述鳍部高度的目的。
41.因此，本实施例中，所述鳍部110的材料与所述衬底100的材料相同，所述鳍部110的材料为硅。其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟，所述鳍部的材料还可以与衬底的材料不同。
42.本实施例中，所述鳍部110露出的衬底100上还形成有隔离层111，所述隔离层111的顶面低于所述鳍部110的顶面。
43.所述隔离层111用于对相邻器件之间起到电学隔离的作用。
44.本实施例中，所述隔离层111的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅等绝缘材料。
45.参考图3和图4，图4为图3中沿a-a1方向的剖视图，在所述衬底100上形成横跨所述鳍部110的栅极结构120，所述栅极结构120覆盖所述鳍部110的部分顶部和部分侧壁。
46.作为一种示例，本实施例中，所述栅极结构120为伪栅结构，所述栅极结构120用于为后续形成金属栅极结构占据空间位置。在其他实施例中，所述栅极结构还可以为器件栅极结构，用于控制器件工作时导电沟道的开启或关断。
47.本实施例中，所述栅极结构120包括伪栅层，所述伪栅层的材料包括多晶硅。在其他实施例中，所述栅极结构还可以为叠层结构，所述栅极结构包括栅氧化层以及位于所述栅氧化层上的伪栅层。
48.在其他实施例中，当栅极结构为器件栅极结构时，所述栅极结构用于控制导电沟道的开启和关断。
49.本实施例中，所述栅极结构120的数量为多个，多个所述栅极结构120横跨同一所述鳍部110。
50.本实施例中，所述栅极结构120形成在所述隔离层111上，所述栅极120横跨所述隔离层111露出的鳍部110，且覆盖所述隔离层111露出的鳍部110的部分侧壁。
51.本实施例中，在形成所述栅极结构120后，所述半导体结构的形成方法还包括：在所述栅极结构120的侧壁形成侧墙130。
52.所述侧墙130用于保护栅极结构120的侧壁，所述侧墙130还用于定义后续源漏掺杂层的形成位置。
53.所述侧墙130的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种，所述侧墙130可以为单层结构或叠层结构。
54.本实施例中，所述侧墙130为单层结构，所述侧墙130的材料为氮化硅。
55.参考图5，在所述栅极结构120两侧的鳍部110中形成凹槽200，所述凹槽200的底部低于所述栅极结构120的底部，所述凹槽200低于所述栅极结构120的部分作为底部凹槽10。
56.所述凹槽200用于为后续形成源漏掺杂层提供空间位置。具体地，所述凹槽200位于所述栅极结构120和侧墙130露出的鳍部110中。
57.所述凹槽200低于所述栅极结构120的部分作为底部凹槽10，所述底部凹槽10露出低于所述栅极结构120的鳍部110，从而为后续通过所述底部凹槽10对位于栅极结构120下方的鳍部110进行离子掺杂做准备。本实施例中，所述底部凹槽10为碗形凹槽。
58.所述凹槽200还包括位于所述底部凹槽10上方、与底部凹槽10相连通的顶部凹槽20。所述顶部凹槽20相应也位于所述鳍部110中。
59.在形成所述凹槽200后，所述凹槽200的底部和侧壁与相邻的栅极结构120围成沟槽(未标示)，所述沟槽的深宽比不宜过小，也不宜过大。如果所述沟槽的深宽比过小，则栅极结构120的高度相应较低，或者，所述底部凹槽10低于所述栅极结构120的部分过少；如果所述沟槽的深宽比过大，容易增加后续通过所述底部凹槽10对位于栅极结构120下方的鳍部110进行离子掺杂的难度，例如：当后续采用离子注入工艺对位于栅极结构120下方的鳍部110进行离子掺杂时，注入离子容易被相邻的栅极结构120所遮挡，进而导致难以将离子注入到栅极结构120下方的鳍部110中，或者，注入到栅极结构120下方的鳍部110中的离子过少。
60.本实施例中，采用干法刻蚀工艺，例如：各向异性的干法刻蚀工艺，刻蚀所述栅极结构120露出的鳍部110，在所述栅极结构120露出的鳍部110中形成所述凹槽200。各向异性的干法刻蚀工艺具有各向异性刻蚀的特性，有利于降低对栅极结构120、或者对被栅极结构120所覆盖的鳍部110造成横向刻蚀的特性，从而有利于保证沟道的长度满足工艺要求，相应有利于提高工艺稳定性，且干法刻蚀工艺的剖面控制性较好。
61.后续步骤还包括：通过所述底部凹槽10对位于栅极结构120下方的鳍部110进行离子掺杂，形成防扩散掺杂区。
62.结合参考图7至图8，本实施例中，在形成所述凹槽200后，通过所述底部凹槽10对位于栅极结构120下方的鳍部110进行离子掺杂之前，所述半导体结构的形成方法还包括：在所述顶部凹槽20的侧壁形成衬垫层150(如图8所示)，所述衬垫层150暴露出所述底部凹槽10的侧壁。
63.所述衬垫层150露出所述底部凹槽10的侧壁，从而后续能够通过所述底部凹槽10对位于栅极结构120下方的鳍部110进行离子掺杂；而且，所述衬垫层150能够在后续对位于栅极结构120下方的鳍部110进行离子掺杂的过程中，对所述栅极结构120的侧壁、以及所述顶部凹槽20露出的鳍部110侧壁起到保护的作用。
64.具体地，本实施例中，所述衬垫层150形成在所述顶部凹槽20的侧壁、以及所述侧墙130高于所述底部凹槽10的侧壁上。
65.本实施例中，所述衬垫层150的材料为氮化硅。在其他实施例中，所述衬垫层的材料还可以为碳氧化硅、碳氮氧化硅或氧化硅等材料。
66.本实施例中，根据后续通过所述底部凹槽10对所述栅极结构120下方的鳍部110进行离子掺杂的实际工艺，例如：当采用离子注入工艺进行离子掺杂时，需要根据离子注入工艺的注入角度，调整所述衬垫层150的厚度，从而有利于防止后续离子注入工艺的注入离子被所述衬垫层150所遮挡。
67.需要说明的是，结合参考图6，本实施例中，在形成所述凹槽200后，形成所述衬垫
层150之前，所述半导体结构的形成方法还包括：在所述底部凹槽10中形成牺牲层140。
68.通过在所述底部凹槽10中形成所述牺牲层140，从而有利于防止后续衬垫层150形成在底部凹槽10中，且牺牲层140还能够为形成衬垫层150提供平坦的表面，相应有利于降低形成衬垫层150的难度。
69.后续还会去除所述牺牲层140，因此，为降低后续去除所述牺牲层140的难度，所述牺牲层140为易于被去除的材料。本实施例中，所述牺牲层140为旋涂碳(spin-on-carbon，soc)。旋涂碳材料的填充性能较好，且能够通过旋涂的方式形成，通过选用旋涂碳材料，有利于提高牺牲层140在底部凹槽10中的填充能力，且有利于降低牺牲层140的形成难度，而且旋涂碳材料易于被去除。
70.在其他实施例中，所述牺牲层还可以选用其他填充性能好且易于被去除的材料，此外，所述牺牲层的材料还需与所述衬垫层、以及所述侧墙的材料具有选择比的材料，例如：所述牺牲层的材料还可以为有机介电层(organic dielectric layer，odl)、旋涂氧化硅(spin on glass)等材料。
71.本实施例中，形成所述牺牲层140的步骤包括：形成填充所述凹槽200、以及填充于所述栅极结构120之间的牺牲材料层(图未示)；去除高于所述底部凹槽10的牺牲材料层，位于底部凹槽10中的剩余牺牲材料层用于作为所述牺牲层140。
72.本实施例中，采用旋涂工艺，形成所述牺牲材料层。
73.本实施例中，采用干法刻蚀工艺，去除高于所述底部凹槽10的牺牲材料层。
74.因此，本实施例中，形成所述衬垫层150的步骤包括：如图7所示，形成保形覆盖所述牺牲层140的顶面、所述牺牲层140露出的凹槽200的侧壁、以及所述栅极结构120的侧壁和顶部的衬垫材料层145；如图8所示，去除位于所述牺牲层140顶面和所述栅极结构120顶部的衬垫材料层145，位于所述凹槽200侧壁的剩余衬垫材料层145用于作为所述衬垫层150。
75.本实施例中，采用原子层沉积工艺，形成所述衬垫材料层145。原子层沉积工艺是基于原子层沉积过程的自限制反应过程，沉积所得薄膜可以达到单层原子的厚度，通过选用原子层沉积工艺，有利于精确控制所述衬垫材料层145的厚度，而且，原子层沉积工艺的阶梯覆盖能力较好，有利于提高所述衬垫材料层145在所述牺牲层140的顶面、凹槽200的侧壁、以及栅极结构120侧壁和顶部上的保形覆盖能力，此外，通过选用原子层沉积工艺，还有利于提高所述衬垫材料层145的厚度均一性。
76.本实施例中，采用各向异性干法刻蚀工艺，去除位于所述牺牲层140顶面和所述栅极结构120顶部的衬垫材料层145。各向异性干法刻蚀工艺具有各向异性刻蚀的特性，能够在无掩膜的环境下，去除位于牺牲层140顶面和栅极结构120顶部的衬垫材料层145，且有利于减少对位于凹槽200侧壁上的衬垫材料层145的横向刻蚀。
77.结合参考图9，本实施例中，在形成所述衬垫层150后，在通过所述底部凹槽10对位于栅极结构120下方的鳍部110进行离子掺杂之前，所述半导体结构的形成方法还包括：去除部分厚度的所述牺牲层140，形成填充层160，所述填充层160暴露出所述底部凹槽10的部分侧壁。
78.所述填充层160暴露出所述底部凹槽10的部分侧壁，也就是说，所述填充层160和衬垫层150露出部分的鳍部110，从而后续能够对所述填充层160和衬垫层150露出的鳍部
110进行离子掺杂。
79.在形成所述填充层160的步骤中，所述填充层160和所述衬垫层150暴露出的鳍部110的高度不宜过小，也不宜过大。如果所述填充层160和衬垫层150暴露出的鳍部110的高度过小，也就是说，所述填充层160和衬垫层150露出的鳍部110的面积也过小，这容易增加后续通过底部凹槽10对位于栅极结构下方的鳍部110进行离子掺杂的难度；如果所述填充层160和衬垫层150暴露出的鳍部110的高度过大，则后续暴露在离子掺杂工艺环境中的鳍部110过多，容易增加工艺风险、降低工艺稳定性，而且，当采用离子注入工艺进行离子掺杂时，暴露出的鳍部110过多容易导致被注入离子的鳍部110面积过大，进而容易导致鳍部110表面受到的注入损伤区域较大，这容易影响后续在凹槽200中形成的源漏掺杂层的质量。为此，本实施例中，所述填充层160和衬垫层150暴露出的鳍部110的高度为30nm至50nm。
80.本实施例中，采用各向异性的干法刻蚀工艺，去除部分厚度的所述牺牲层140。各向异性干法刻蚀工艺具有各向异性刻蚀的特性，有利于对所述牺牲层140的刻蚀厚度进行精确控制，从而对填充层160和衬垫层150露出的鳍部110的高度进行精确控制。
81.参考图10，通过所述底部凹槽10对位于栅极结构120下方的鳍部110进行离子掺杂，形成防扩散掺杂区(图未示)。
82.后续步骤还包括：在所述凹槽200中形成源漏掺杂层，本发明实施例通过所述底部凹槽10对位于栅极结构120下方的鳍部110进行离子掺杂，形成防扩散掺杂区，有利于减小所述源漏掺杂层中的离子向栅极结构120下方的鳍部110中扩散的几率，从而有利于减小源漏掺杂层在栅极结构120下方的鳍部110中形成的漏电流，进而有利于提升半导体结构的性能；而且，通过对位于栅极结构120下方的鳍部110进行离子掺杂，形成防扩散掺杂区，所述防扩散掺杂区的掺杂面积较小，有利于减小对半导体结构性能的影响，例如：有利于防止使晶体管的寄生电容增加的问题，进而有利于提高工艺兼容性。
83.本实施例中，位于栅极结构120下方的鳍部110指的是低于栅极结构120底部的鳍部110，被所述栅极结构120覆盖的鳍部110用于形成沟道区，低于栅极结构120底部的鳍部110未被栅极结构120覆盖，从而产生漏电流的风险较大，通过在低于栅极结构120底部的鳍部110中形成防扩散掺杂区，从而有利于显著减小漏电流。
84.本实施例中，在对位于栅极结构120下方的鳍部110进行离子掺杂的步骤中，所述掺杂离子为反型离子，所述反型离子的掺杂类型与晶体管的掺杂类型不同。
85.通过对位于所述栅极结构120下方的鳍部110掺杂所述反型离子，从而有利于提高所述提高源漏掺杂层与鳍部110之间形成的pn结的势垒，进而有利于减小源漏掺杂层在栅极结构120下方的鳍部110中形成的漏电流。
86.本实施例中，通过所述底部凹槽10对位于栅极结构120下方的鳍部110进行离子掺杂的步骤包括：采用离子注入工艺，对所述底部凹槽10侧壁暴露出的鳍部110进行离子掺杂。
87.本实施例中，所述基底用于形成nmos晶体管，所述反型离子相应为p型离子，例如：镓离子、硼离子或铟离子。在其他实施例中，当形成pmos晶体管时，所述反型离子为n型离子，所述反型离子包括磷离子或砷离子。
88.所述离子注入工艺的注入能量不宜过小，也不宜过大。如果所述离子注入工艺的注入能量过小，容易导致难以将离子注入到所述栅极结构120下方的鳍部110中；如果所述
离子注入工艺的注入能量过大，容易对所述鳍部110产生较大的注入损伤。
89.所述离子注入工艺的注入剂量不宜过小，也不宜过大。如果所述离子注入工艺的注入剂量过小，容易导致所述防扩散掺杂区中的离子掺杂浓度过低，进而容易降低所述防扩散掺杂区用于减小漏电流的效果；如果所述离子注入工艺的注入剂量过大，容易增加防扩散掺杂区中的离子扩散到沟道区的风险，进而容易对半导体器件的电学性能产生影响，例如：容易影响器件的阈值电压等。
90.所述离子注入工艺的注入角度不宜过小，也不宜过大，从而能够与所述栅极结构120和鳍部110所围成的沟槽的深宽比相配合，使注入到栅极结构120下方的鳍部110中的离子的剂量满足工艺要求。其中，所述注入角度指的是注入方向与衬底100法线的夹角。
91.需要说明的是，本实施例中，以对位于所述栅极结构120下方的鳍部110掺杂反型离子作为一种示例。
92.在其他实施例中，在对位于栅极结构下方的鳍部进行离子掺杂的步骤中，所述掺杂离子还可以为杂质离子。
93.通过对位于栅极结构下方的鳍部掺杂所述杂质离子，所述杂质离子能够对载流子的移动起到阻挡的作用，从而减小源漏掺杂层在栅极结构下方的鳍部中产生的漏电流。在该实施例中，所述杂质离子包括碳离子、氧离子或氮离子。
94.本实施例中，以所述衬垫层150为掩膜，通过所述底部凹槽10对位于栅极结构120下方的鳍部110进行离子掺杂。
95.具体的，本实施例中，通过所述底部凹槽10对位于栅极结构120下方的鳍部110进行离子掺杂的步骤包括：对所述填充层160和所述衬垫层150露出的鳍部110进行离子掺杂。
96.本实施例中，填充层160和衬垫层150露出所述底部凹槽10的部分侧壁，因此，对所述填充层160和衬垫层150露出的底部凹槽10侧壁进行离子掺杂。
97.通过对填充层160和衬垫层150露出的底部凹槽10侧壁进行离子掺杂，所述填充层160和衬垫层150露出的鳍部110的面积较小，在对填充层160和衬垫层150露出的鳍部110进行离子掺杂的过程中，所述鳍部110的结构受到离子掺杂的影响较小，例如：当采用离子注入工艺进行离子掺杂时，鳍部110受到的注入损伤较小，后续在所述凹槽200中形成源漏掺杂层的工艺通常包括外延工艺，从而有利于减小对后续形成源漏掺杂层的工艺的影响，进而有利于提高工艺兼容性和工艺稳定性。
98.需要说明的是，本实施例中，以对所述填充层160和衬垫层150露出的鳍部110进行离子掺杂作为一种示例。
99.在其他实施例中，在通过所述底部凹槽对位于栅极结构下方的鳍部进行离子掺杂的步骤还可以包括：对位于所述底部凹槽中的填充层进行离子掺杂。所述填充层的表面积更大，通过对位于所述底部凹槽中的填充层进行离子掺杂，有利于减小进行所述离子掺杂的难度，例如：当采用离子注入工艺进行离子掺杂时，能够适当减小注入方向与所述衬底表面法线的夹角。
100.相应地，在该实施例中，在进行离子掺杂后，可进行退火处理，使位于填充层中的掺杂离子扩散至位于栅极结构下方的鳍部中。
101.本实施例中，形成所述防扩散掺杂区的步骤还包括：在通过所述底部凹槽10对位于栅极结构120下方的鳍部110进行离子掺杂后，进行退火处理。
102.通过进行退火处理，从而使所述掺杂离子向位于栅极结构120下方的鳍部110中扩散，有利于提高防扩散掺杂区的剖面形貌质量，进而提高所述防扩散掺杂区用于减小漏电流的效果。
103.具体地，所述退火处理可以包括快速热退火处理、尖峰退火处理、激光退火处理等。
104.结合参考图11，本实施例中，在形成所述防扩散掺杂区后，所述半导体结构的形成方法还包括：去除所述衬垫层150。
105.去除所述衬垫层150，从而露出所述顶部凹槽20的侧壁，为后续在凹槽200中形成源漏掺杂层做准备。
106.本实施例中，去除所述衬垫层150的工艺包括湿法刻蚀工艺。
107.具体地，本实施例中，所述衬垫层150的材料为氮化硅，所述湿法刻蚀工艺的刻蚀溶液可以为热磷酸溶液。
108.还需要说明的是，结合参考图11，本实施例中，在形成所述防扩散掺杂区后，所述半导体结构的形成方法还包括：去除所述填充层160。
109.去除所述填充层160，从而露出所述底部凹槽10的表面，为后续在所述凹槽200中形成源漏掺杂层做准备。
110.本实施例中，所述填充层160的材料为旋涂碳，因此，采用灰化工艺去除所述填充层160。
111.作为一种示例，本实施例中，在去除所述衬垫层150之前，去除所述填充层160。所述填充层160的材料为有机材料，通过在去除衬垫层150之前去除所述填充层160，有利于防止所述有机材料对去除所述衬垫层150的湿法刻蚀机台产生污染。在其他实施例中，根据实际的工艺，还可以在去除衬垫层之后，去除填充层，或者，在同一步骤中去除所述填充层和衬垫层，本发明对去除所述填充层和衬垫层的先后顺序不做限定。
112.参考图12，在形成所述防扩散掺杂区后，在所述凹槽200中形成源漏掺杂层170。
113.源漏掺杂层170用于在器件工作时为沟道提供应力，从而有利于提高载流子的迁移率。
114.本实施例中，通过外延和掺杂工艺形成源漏掺杂层170，源漏掺杂层170包括应力层。其中，当形成pmos晶体管时，应力层的材料为si或sige，应力层内的掺杂离子为p型离子；当形成nmos晶体管时，应力层的材料为si或sic，应力层内的掺杂离子为n型离子。
115.本实施例中，形成源漏掺杂层170的步骤包括：采用选择性外延工艺，向凹槽200内填充应力材料，以形成应力层，且在形成应力层的过程中，原位自掺杂相应类型的离子，以形成源漏掺杂层170。
116.作为一种示例，本实施例中，所述栅极结构120为伪栅结构，因此，后续步骤通常还包括：在栅极结构120两侧形成覆盖所述源漏掺杂层170的层间介质层；去除所述栅极结构120，在层间介质层中形成栅极开口；在栅极开口中形成金属栅极结构。
117.关于后续的工艺步骤，本实施例在此不再详述。
118.相应的，本发明还提供一种半导体结构，所述半导体结构用于形成晶体管。
119.具体地，所述晶体管可以为pmos晶体管或nmos晶体管。
120.参考图12，示出了本发明半导体结构一实施例的结构示意图。
121.所述半导体结构包括：基底，所述基底包括衬底100以及凸出于所述衬底100的鳍部110；栅极结构120，位于所述衬底100上，所述栅极结构120横跨所述鳍部110且覆盖所述鳍部110的部分顶部和部分侧壁；源漏掺杂层170，位于所述栅极结构120两侧的鳍部110中，所述源漏掺杂层170的底部低于所述栅极结构120的底部；防扩散掺杂区(图未示)，位于所述栅极结构120下方的鳍部110中且与所述源漏掺杂层170相邻。
122.本发明实施例提供的半导体结构中，还包括位于栅极结构120下方的鳍部110中且与所述源漏掺杂层170相邻的防扩散掺杂区，通过设置所述防扩散掺杂区，有利于减小所述源漏掺杂层170中的离子向栅极结构120下方的鳍部110中扩散的几率，从而有利于减小源漏掺杂层170在栅极结构120下方的鳍部110中形成的漏电流，进而有利于提升半导体结构的性能。
123.所述基底用于为形成半导体结构提供工艺平台。
124.本实施例中，所述基底用于为形成鳍式场效应晶体管提供工艺平台，所述基底为立体型基底。
125.本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。
126.所述鳍部110用于后续提供鳍式场效应晶体管的导电沟道。
127.本实施例中，所述鳍部110与所述衬底100由对同一半导体层进行刻蚀所得到。在其他实施例中，所述鳍部也可以是外延生长于所述衬底上的半导体层，从而达到精确控制所述鳍部高度的目的。
128.因此，本实施例中，所述鳍部110的材料与所述衬底100的材料相同，所述鳍部110的材料为硅。其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟，所述鳍部的材料还可以与衬底的材料不同。
129.本实施例中，所述半导体结构还包括：位于所述衬底100上且覆盖鳍部110的部分侧壁的隔离层111，所述隔离层111的顶面低于所述鳍部110的顶面。
130.所述隔离层111用于对相邻器件之间起到电学隔离的作用。
131.本实施例中，所述隔离层111的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅等绝缘材料。
132.本实施例中，所述栅极结构120形成在所述隔离层111上，所述栅极120横跨所述隔离层111露出的鳍部110，且覆盖所述隔离层111露出的鳍部110的部分侧壁。
133.作为一种示例，本实施例中，所述栅极结构120为伪栅结构，所述栅极结构120用于为后续形成金属栅极结构占据空间位置。在其他实施例中，所述栅极结构还可以为器件栅极结构，用于控制器件工作时导电沟道的开启或关断。
134.本实施例中，所述栅极结构120包括伪栅层，所述伪栅层的材料包括多晶硅。在其他实施例中，所述栅极结构还可以为叠层结构，所述栅极结构可以包括栅氧化层以及位于所述栅氧化层上的伪栅层。
135.在其他实施例中，当栅极结构为器件栅极结构时，所述栅极结构用于控制导电沟道的开启和关断。
136.本实施例中，所述栅极结构120的数量为多个，多个所述栅极结构120横跨同一所述鳍部110。
137.本实施例中，所述半导体结构还包括：侧墙130，位于所述栅极结构120的侧壁上。
138.所述侧墙130用于保护栅极结构120的侧壁，所述侧墙130还用于定义源漏掺杂层170的形成位置。
139.所述侧墙130的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种，所述侧墙130可以为单层结构或叠层结构。
140.本实施例中，所述侧墙130为单层结构，所述侧墙130的材料为氮化硅。
141.源漏掺杂层170用于在器件工作时为沟道提供应力，从而有利于提高载流子的迁移率。
142.本实施例中，源漏掺杂层170的材料包括掺杂有离子的应力层。其中，当形成pmos晶体管时，应力层的材料为si或sige，应力层内的掺杂离子为p型离子；当形成nmos晶体管时，应力层的材料为si或sic，应力层内的掺杂离子为n型离子。
143.防扩散掺杂区用于减小源漏掺杂层170在栅极结构120下方的鳍部110中形成的漏电流，从而有利于提升半导体结构的性能。
144.本实施例中，防扩散掺杂区位于栅极结构120下方的鳍部110中指的是防扩散掺杂区位于低于栅极结构120底部的鳍部110中，被所述栅极结构120覆盖的鳍部110用于形成沟道区，低于栅极结构120底部的鳍部110未被栅极结构120覆盖，从而易于形成漏电流，通过在低于栅极结构120底部的鳍部110中设置所述防扩散掺杂区，从而有利于显著减小漏电流。
145.本实施例中，所述防扩散掺杂区与所述源漏掺杂层170相邻，从而有利于减小所述源漏掺杂层170中的掺杂离子向低于所述栅极结构120的鳍部110中扩散的几率。
146.本实施例中，所述防扩散掺杂区中掺杂有反型离子，所述反型离子的掺杂类型与晶体管的掺杂类型不同。
147.通过在位于所述栅极结构120下方的鳍部110掺杂所述反型离子，从而有利于提高所述提高源漏掺杂层170与鳍部110之间形成的pn结的势垒，进而有利于减小源漏掺杂层170在栅极结构120下方的鳍部110中形成的漏电流。
148.本实施例中，所述基底用于形成nmos晶体管，所述反型离子相应为p型离子，例如：镓离子、硼离子或铟离子。在其他实施例中，当形成pmos晶体管时，所述反型离子相应为n型离子，所述反型离子为n型离子，所述反型离子包括磷离子或砷离子。
149.需要说明的是，本实施例中，以所述防扩散掺杂区中掺杂有反型离子作为一种示例。
150.在其他实施例中，所述防扩散掺杂区中还可以掺杂有杂质离子。通过使位于栅极结构下方的鳍部掺杂有所述杂质离子，所述杂质离子能够对载流子的移动起到阻挡的作用，从而减小源漏掺杂层在栅极结构下方的鳍部中产生的漏电流。在该实施例中，所述杂质离子包括碳离子、氧离子或氮离子。
151.所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
152.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所
限定的范围为准。