半导体装置及其制造方法与流程

1.本揭露为关于一种半导体装置及其制造方法，特别是关于一种具有金属氧化物半导体场效晶体管元件的半导体装置及其制造方法。


背景技术：

2.集成电路金属氧化物半导体场效晶体管(metal oxide semiconductor field effect transistor，mosfet)记忆体元件，亦即快闪记忆体，通常包括记忆区域及周边逻辑区域。记忆区域包括晶体管，此些晶体管具有位于通道区域与控制栅层的顶表面之间的浮栅层及穿隧介电层。位于周边逻辑区域中的晶体管并不具有浮栅或穿隧介电层。因而，记忆区域中的晶体管通常比周边逻辑区域中的晶体管更高。简而言之，记忆区域中从基板的顶表面至晶体管的控制栅层的顶表面的距离大于mosfet元件的周边逻辑区域中从基板的顶表面至控制栅层的顶表面的距离。


技术实现要素：

3.根据本揭露的一实施态样，一种具有金属氧化物半导体场效晶体管元件的半导体装置，半导体装置包括浮栅层、穿隧介电层、控制栅介电层、控制栅层以及侧壁间隔物。浮栅层形成于基板中的浮栅沟槽内。穿隧介电层形成于浮栅沟槽的侧壁及底部上。控制栅介电层形成于浮栅层的顶表面上方。控制栅层形成于控制栅介电层的顶表面上方。侧壁间隔物位于控制栅介电层及控制栅层的侧壁上。
4.根据本揭露的另一实施态样，一种具有金属氧化物半导体场效晶体管元件的半导体装置，半导体装置位于基板上，且半导体装置包括多个金属氧化物半导体场效晶体管元件。这些金属氧化物半导体场效晶体管元件中至少一者包括形成于浮栅沟槽中的浮栅层，且浮栅沟槽形成于基板内。
5.根据本揭露的一个实施态样，一种制造具有金属氧化物半导体场效晶体管元件的半导体装置的方法，包括在基板中蚀刻第一浮栅沟槽。在第一浮栅沟槽的侧壁上形成第一穿隧介电层。在第一穿隧介电层上的第一浮栅沟槽中形成第一浮栅层。平坦化第一浮栅层。
附图说明
6.当结合附图阅读时，根据以下详细描述可更好地理解本揭露的态样。应注意，根据工业标准实践，各种特征未按比例绘制。事实上，为论述清楚，各特征的尺寸可任意地增加或缩小。
7.图1为图示根据本揭露的不同实施方式制造半导体装置的方法中在基板中蚀刻沟槽以在基板中形成浅沟槽隔离结构的步骤的垂直剖视图；
8.图2为图示根据本揭露的不同实施方式制造半导体装置的方法中在基板中的沟槽中沉积绝缘材料的步骤的垂直剖视图；
9.图3为图示根据本揭露的不同实施方式制造半导体装置的方法中在基板中蚀刻记
忆体沟槽的步骤的垂直剖视图；
10.图4为图示根据本揭露的不同实施方式制造半导体装置的方法中在基板中的记忆体沟槽中沉积穿隧介电层的步骤的垂直剖视图；
11.图5为图示根据本揭露的不同实施方式制造半导体装置的方法中在记忆体沟槽中沉积浮栅层的步骤的垂直剖视图；
12.图6为图示根据本揭露的不同实施方式制造半导体装置的方法中在基板及浮栅层上方沉积栅极介电层及控制栅层的步骤的垂直剖视图；
13.图7为图示根据一些实施方式制造半导体装置的方法中图案化栅极介电层及控制栅层的步骤的垂直剖视图；
14.图8为图示根据本揭露的不同实施方式制造半导体装置的方法中在基板、控制栅介电层及控制栅层上方沉积侧壁间隔物介电层的步骤的垂直剖视图；
15.图9为图示根据本揭露的不同实施方式制造半导体装置的方法中图案化侧壁间隔物介电层的步骤的垂直剖视图；
16.图10为图示根据本揭露的不同实施方式制造半导体装置的方法中通过离子植入在基板中形成主动区域的步骤的垂直剖视图；
17.图11为图示根据本揭露的不同实施方式的半导体装置的垂直剖视图；
18.图12为图示根据本揭露的不同实施方式的另一半导体装置的垂直剖视图；
19.图13为图示根据本揭露的不同实施方式制造半导体装置的另一方法中形成两个记忆体沟槽的步骤的垂直剖视图；
20.图14为图示根据本揭露的不同实施方式制造半导体装置的另一方法中延伸记忆体沟槽中一者的深度的步骤的垂直剖视图；
21.图15为图示根据本揭露的不同实施方式的另一半导体装置的垂直剖视图；
22.图16为图示根据本揭露的不同实施方式制造半导体装置的方法的流程图；
23.图17为图示根据本揭露的不同实施方式制造半导体装置的另一方法的流程图。
24.【符号说明】
25.100:集成电路元件/集成电路金属氧化物半导体场效晶体管(mosfet)元件
26.102:基板
27.104:浅沟槽隔离(sti)沟槽
28.106:sti结构
29.107a:第一浮栅沟槽
30.107b:第二浮栅沟槽
31.108a:第一穿隧介电层
32.108b:第二穿隧介电层
33.109:顶表面
34.110a:第一浮栅层
35.110b:第二浮栅层
36.111a:顶表面
37.112:图案化第一栅极氧化物层
38.112a:图案化第一栅极氧化物层
39.112b:图案化第二栅极氧化物层
40.112l:连续第一栅极氧化物层
41.114:图案化氮化物层
42.114l:连续氮化物层
43.116:图案化第二栅极氧化物层
44.116l:连续第二栅极氧化物层
45.118:图案化控制栅介电层
46.118a:第一图案化控制栅介电层
47.118b:第二图案化控制栅介电层
48.118l:连续控制栅介电层
49.120:图案化控制栅层
50.120l:连续控制栅层
51.122:侧壁间隔物
52.122l:连续侧壁间隔物层
53.124:离子
54.126:主动区域
55.127:通道区域
56.128:主动区域
57.129a:第一mosfet元件
58.129b:第二晶体管结构
59.130:互连级介电层
60.132:接触通孔/图案化控制栅层
61.136:光阻层
62.200:集成电路元件/集成电路金属氧化物半导体场效晶体管(mosfet)元件
63.300:集成电路元件/集成电路金属氧化物半导体场效晶体管(mosfet)元件
64.400:方法
65.402:步骤
66.404:步骤
67.406:步骤
68.408:步骤
69.410:步骤
70.412:步骤
71.414:步骤
72.416:步骤
73.418:步骤
74.420:步骤
75.422:步骤
76.500:方法
77.502:步骤
78.504:步骤
79.506:步骤
80.508:步骤
81.510:步骤
82.512:步骤
83.d
a
:深度
84.d
b
:深度
85.h
a
:高度
86.h
b
:高度
87.t
a
:厚度
88.t
b
:厚度
89.t
tda
:厚度
90.t
tdb
:厚度
具体实施方式
91.以下揭示内容提供许多不同实施方式或实例，以便实现所提供标的的不同特征。下文描述部件及排列的特定实例以简化本揭示内容。当然，这些实例仅为实例且不意欲为限制性。举例而言，在随后描述中第一特征在第二特征上方或在第二特征上的形成可包括第一及第二特征形成为直接接触的实施方式，以及亦可包括额外特征可形成在第一及第二特征之间，使得第一及第二特征可不直接接触的实施方式。另外，本揭露在各实例中可重复元件符号及/或字母。此重复为出于简单清楚的目的，并且本身不指示所论述各实施方式及/或配置之间的关系。
92.另外，空间相对术语，诸如“之下”、“下方”、“下部”、“上方”、“上部”及类似者，在此为便于描述可用于描述诸图中所图示一个元件或特征与另一(些)元件或(多个)特征的关系。除图形中描绘的取向外，空间相对术语意欲包含元件在使用或操作中的不同取向。设备可为不同取向(旋转90度或在其他的取向)及可因此同样地解释在此使用的空间相对描述词。
93.一般而言，本揭露的结构及方法可用于形成金属氧化物半导体场效晶体管(mosfet)半导体装置，例如集成电路mosfet装置，其中mosfet中的至少一些具有在基板内形成的浮栅，在此基板上形成mosfet。如上文所述，在记忆区域中形成的晶体管具有浮栅层及穿隧介电层，此浮栅层及穿隧介电层位于形成于主动区域(亦即，源极区域及漏极区域)之间的通道区域与控制栅层的顶表面之间。通常，通道区域在基板中形成，而穿隧介电层及浮栅层在基板的顶表面上方形成。控制栅介电层通常形成于浮栅层上方，及控制栅层形成于控制栅介电层上方。反之，形成于周边逻辑区域中的晶体管并不包括浮栅层。添加浮栅层及穿隧介电层可实质上增加记忆体晶体管相对于逻辑晶体管的高度。简而言之，逻辑区域具有含一个多晶硅层(亦即，控制栅层)的装置，而记忆区域具有含两个多晶硅层(亦即，浮栅层及控制栅层)的装置。因而，记忆区域中形成的晶体管通常比周边逻辑区域形成中的晶体管更高。
94.形成于记忆区域中的晶体管与形成于周边逻辑区域中的晶体管之间的高度差，对
于在这两个区域上方使用单个光微影蚀刻制程的能力，可能有不利的影响，因为光微影蚀刻制程的焦距在区域之间变化。具体而言，记忆区域与周边逻辑区域之间形貌差异导致这些区域具有不同焦点，这可不利地影响光微影蚀刻制程。例如，当记忆区域或周边逻辑区域中一者对焦时，另一区域(周边逻辑区域的记忆体)可能失焦，从而产生蚀刻不足区域。这种蚀刻不足可导致不需要的残余物粘住失焦区域(亦即，周边逻辑区域的记忆体)的表面。或者，周边逻辑区域的记忆体中一者对焦时，另一区域(周边逻辑区域的记忆体)可能失焦，从而导致失焦区域过度蚀刻。过度蚀刻可能导致多晶硅层，尤其最顶部多晶硅层的剥落。
95.为了减小形成于记忆区域中的包括浮栅层及穿隧介电层的晶体管之间的高度差，本文揭示的不同实施方式在基板内形成晶体管的浮栅及穿隧介电层。因此，在具有浮栅层及穿隧介电层的情况下形成于记忆区域中的晶体管的高度可与在不具有浮栅及穿隧介电层的情况下形成的周边逻辑区域中的晶体管的高度大致相同。如此，微影辐射的焦点可与记忆区域及周边逻辑区域中的焦点基本相同，从而减少或消除可能由于记忆区域及周边逻辑区域中的不同焦距导致的光微影蚀刻损坏。
96.参照图1，图示根据本揭露的实施方式的示例性结构。示例性结构包括基板102，此基板可为诸如可商购硅基板的半导体基板。浅沟槽隔离(shallow trench isolation，sti)沟槽104可在基板102中蚀刻。为了蚀刻sti沟槽104，光阻剂(未图示)可沉积在基板102的顶表面109上并被图案化。可使用任何适当光阻剂，诸如正型或负型光阻剂。此外，基板102可用任何适当湿式或干式蚀刻或湿式及干式蚀刻组合来蚀刻。基板102可由硅、绝缘体上硅(silicon on insulator，soi)、蓝宝石上硅(silicon on sapphire，sos)或任何其他适当材料制成。sti沟槽104的深度可在50nm至500nm的范围中。例如，sti沟槽104的深度可在75nm至400nm的范围中，但更大或更小的深度属于本揭露的预期范畴内。
97.参照图2，sti介电材料可沉积在sti沟槽104中以形成sti结构106。sti结构106在相邻晶体管之间提供电隔离。sti结构106可由任何适当介电材料，诸如氧化硅(sio2)制成。sti介电材料可通过化学气相沉积(chemical vapor deposition，cvd)、电浆增强化学气相沉积(plasma enhanced chemical vapor deposition，pecvd)或任何其他适当沉积方法而沉积。
98.参照图3，第一浮栅沟槽107a可在相邻sti结构106之间的基板102中形成。第一浮栅沟槽107a可通过以下步骤形成：首先利用光阻剂(未图示)覆盖基板102及sti结构106，及图案化光阻剂。随后图案化光阻剂可用作遮罩以蚀刻基板102以形成第一浮栅沟槽107a。可使用任何适当光阻剂及蚀刻剂。光阻剂及/或蚀刻剂可与用以形成sti沟槽104的光阻剂及/或蚀刻剂相同或不同。在形成第一浮栅沟槽107a之后，可诸如通过灰化、溶解或研磨来去除光阻剂。视情况，光阻层可留在基板102上并在形成第一穿隧介电层108a及第一浮栅层110a之后去除(下文将更详细地论述)，使得可在剥离制程中去除多余穿隧介电层材料及浮栅材料。在不同实施方式中，第一浮栅沟槽107a的深度d
a
可在50nm至400nm之间，诸如75nm至300nm之间。亦可形成具有更小或更大深度的沟槽，如下文将更详细地论述。
99.参照图4，第一穿隧介电层108a可共形地沉积在第一浮栅沟槽107a的侧壁上。第一穿隧介电层108a可由sio2、si3n4、al2o3、y2o3、la2o3、ta2o3、tio2、hfo2或zro2制成。其他适当材料可在本揭露的预期范畴内。第一穿隧介电层108a可通过cvd、pecvd、原子层沉积(atomic layer deposition，ald)或任何其他适当方法而沉积。第一穿隧介电层108a的厚度可在1nm
至15nm的范围中，但更大或更小厚度属于本揭露的预期范畴内。
100.参照图5，第一浮栅层110a可形成于第一浮栅沟槽107a中。在一实施方式中，第一浮栅沟槽107a可用第一穿隧介电层108a及第一浮栅层110a完全填充。因而，第一浮栅层110a的高度h
a
及第一穿隧介电层108a的厚度t
tda
可等于第一浮栅沟槽107a的深度d
a
。第一浮栅层110a可包含多晶硅或任何其他适当材料，并可通过任何适当方法而沉积，诸如cvd、pecvd或ald。视情况，可执行平坦化步骤以去除任何多余浮栅层材料。如此，第一浮栅层110a的顶表面111a可与基板102的顶表面共面。平坦化可通过化学机械研磨或任何其他适当方法而执行。
101.参照图6，连续控制栅介电层118l可沉积于基板102、第一穿隧介电层108a及第一浮栅层110a以及sti结构106上方。在一实施方式中，连续控制栅介电层118l可包括连续第一栅极氧化物层112l、在连续第一栅极氧化物层112l上方的连续氮化物层114l、及在连续氮化物层114l上方的连续第二栅极氧化物层116l，从而形成氧化物/氮化物/氧化物(oxide/nitride/oxide，ono)夹层。随后连续控制栅层120l可沉积于连续第二栅极氧化物层116l上方。连续控制栅层120l可由多晶硅或任何其他适当材料制成。连续控制栅层118l及连续控制栅层120l可通过任何适当方法而沉积，诸如cvd、pecvd及ald。
102.参照图7，可图案化连续控制栅介电层118l及连续控制栅层120l。为了图案化连续控制栅介电层118l及连续控制栅层120l，光阻剂(未绘示)可沉积于连续控制栅层120l的顶表面上并被图案化。可使用图案化光阻剂作为遮罩来图案化连续控制栅介电层118l及连续控制栅层120l。终而，图案化控制栅介电层118及图案化控制栅极层120两者皆形成于第一浮栅层110a上方。在一实施方式中，图案化连续控制栅介电层118l会产生图案化第一栅极氧化物层112、在图案化第一栅极氧化物层112上方的图案化氮化物层114及在图案化氮化物层114上方的图案化第二栅极氧化物层116。
103.参照图8，连续侧壁间隔物层122l可在基板102、sti结构106、图案化控制栅介电层118及图案化控制栅层120的表面上方沉积。连续侧壁间隔物层122l可由任何适当介电材料制成，包括但不限于sio2或si3n4。其他适当材料可在本揭露的预期范畴内。连续侧壁间隔物层122l可通过任何适当方法而沉积，诸如cvd、pecvd或ald。可执行平坦化步骤以去除沉积在图案化控制栅层120上方的任何多余连续侧壁间隔物层122l材料。平坦化可通过化学机械研磨或任何其他适当方法而执行。
104.参照图9，可图案化连续侧壁间隔物层122l以形成侧壁间隔物122，侧壁间隔物122位于图案化控制栅介电层118及图案化控制栅层120的侧壁上。连续侧壁间隔物层122l可用光微影蚀刻制程来图案化。光阻层(未绘示)可沉积在连续侧壁间隔物层122l上方并被图案化。图案化光阻剂随后可用作蚀刻遮罩以图案化连续侧壁间隔物层122l，以制造侧壁间隔物122。可执行蚀刻制程以去除覆盖基板及sti结构106的水平部分的连续侧壁间隔物层122l，使得介电间隔物在图案化控制栅介电层118及图案化控制栅层120的侧面上形成。
105.参照图10，基板102的部分可经离子124植入以形成主动区域126、128(源极及漏极区域)。侧壁间隔物122及图案化控制栅层120可用作遮罩，以便主动区域126、128可与图案化控制栅层120自对准。例如，主动区域126、128可按需要为掺杂p型或n型。示例n型掺杂剂包括但不限于锑、砷及磷。示例p型掺杂剂包括但不限于硼、铝及镓。主动区域126、128可具有2x10
20
至2x10
21
的植入离子浓度。可使用更大或更小掺杂浓度。此外，主动区域126、128可
具有彼此不同的掺杂剂浓度。图案化控制栅介电层118上方的主动区域126、128、通道区域127、侧壁间隔物122及图案化控制栅层120可形成第一mosfet元件129a。通道区域127可在主动区域126、128之间形成，通道区域127通常掺杂具有与主动区域126、128相反的掺杂剂类型。例如，若主动区域126、128为p型，则通道为n型。若主动区域126、128为n型，则通道可为p型。在不同实施方式中，在形成任何其他处理步骤之前，可掺杂基板。
106.参照图11，互连级介电层130可沉积在基板102的顶表面、侧壁间隔物122及图案化控制栅层120上方。随后，光阻层(未图示)可经沉积及图案化以用作遮罩，以在互连级介电层130中形成通孔(未图示)。通孔可由金属填充，诸如w、cu、co、mo、ru、其他元素金属、或上述合金或组合，以形成接触通孔132。其他适当材料可在本揭露的预期范畴内。如此，可形成耦接至图案化控制栅层120及主动区域126、128的接触通孔132，以完成集成电路元件100。结果是集成电路元件100包括第一mosfet元件129a，第一mosfet元件129a包括形成于基板102中的第一浮栅层110a。在一实施方式中，集成电路元件100可为动态随机存取记忆体(dynamic random access memory，dram)或静态随机存取记忆体(static random access memory，sram)。
107.图12图示根据本揭露的其他实施方式的另一集成电路元件200。这些实施方式类似于图11中图示的实施方式。然而，在这些实施方式中，第二浮栅沟槽107b可在基板102中形成，第二浮栅沟槽107b比上述第一浮栅沟槽107a更深。具体而言，第二浮栅沟槽107b的深度d
b
可在100nm至600nm的范围中，诸如150nm至500nm之间，但更大或更小沟槽深度属于本揭露的预期范畴内。
108.第二穿隧介电层108b可共形地沉积在第二浮栅沟槽107b的侧壁上。第二穿隧介电层108b的厚度t
tdb
可与第一穿隧介电层108a的厚度t
tda
相同或不同。第二穿隧介电层108b可由sio2、si3n4、al2o3、y2o3、la2o3、ta2o3、tio2、hfo2或zro2制成。其他适当材料可在本揭露的预期范畴内。第二穿隧介电层108b可通过cvd、pecvd、原子层沉积(ald)或任何其他适当方法而沉积。第二穿隧介电层108b的厚度可在1nm至15nm的范围中，但更大或更小厚度属于本揭露的预期范畴内。
109.第二浮栅层110b可在第二浮栅沟槽107b中形成。在一实施方式中，第二浮栅沟槽107b可用第二穿隧介电层108b及第二浮栅层110b完全填充。因而，第二浮栅层110b的高度h
b
及第二穿隧介电层108b的厚度可等于第二浮栅沟槽107b的深度d
b
。因为第二浮栅层110b的高度h
b
大于第一浮栅层110a的高度h
a
，所以对于相同区域占据面积，第二浮栅层110b的体积大于第一浮栅层110a的体积。因为第二浮栅层110b的体积大于第一浮栅层110a的体积，所以第二浮栅层110b可比第一浮栅层110a储存更多电荷。因而，具有更大体积第二浮栅层110b的集成电路元件200可被描述为更高容量元件。具有较小第一浮栅层110a的集成电路元件100比集成元件200储存更少电荷，并可更快地放电。因而，具有较小第一浮栅层110a的集成电路元件100可被描述为高速切换元件。
110.第二浮栅层110b可包含多晶硅或任何其他适当材料，并可通过任何适当方法而沉积，诸如cvd、pecvd或ald。视情况，可执行平坦化步骤以去除任何多余浮栅层材料。如此，第二浮栅层110b的顶表面111b可与基板102的顶表面共面。平坦化可通过化学机械研磨或任何其他适当方法而执行。
111.在一实施方式中，可形成集成电路元件200的图案化控制栅介电层118，使得比集
成电路元件100的图案化控制栅介电层118更厚。在一实施方式中，如图12图示的集成电路元件200的图案化控制栅介电层118可包括如上文关于图6至图11论述的ono夹层。如图12图示的图案化第一栅极氧化物层112的厚度可比如图6至图11中图示的集成电路元件100中的图案化第一栅极氧化物层112的厚度厚20％至70％，但更大或更少厚度属于本揭露的预期范畴内。在一实施方式中，如图12图示的图案化第一栅极氧化物层112的厚度可比图6至图11中图示的集成电路元件100中的图案化第一栅极氧化物层112的厚度厚30％至60％，但更大或更小厚度属于本揭露的预期范畴内。在一实施方式中，如图12图示的图案化第一栅极氧化物层112的厚度可比图6至图11中图示的集成电路元件100中的图案化第一栅极氧化物层112的厚度厚40％至50％，但更大或更小厚度属于本揭露的预期范畴内。
112.图13至图15图示根据另一实施方式的制造集成电路元件300的方法中的步骤。参照图13，在类似于图3中图示的步骤的步骤中，第一浮栅沟槽107a及第二浮栅沟槽107b可在具有sti结构106的基板102中形成，sti结构106位于第一浮栅沟槽107a与第二浮栅沟槽107b之间。在此步骤中，第一浮栅沟槽107a及第二浮栅沟槽107b两者具有相同深度。
113.参照图14，光阻层136可沉积在基板102的顶表面109上方。光阻层136可填充第一浮栅沟槽107a及第二浮栅沟槽107b。如图14图示，可图案化光阻层136，使得光阻层136覆盖第一浮栅沟槽107a并暴露第二浮栅沟槽107b。接着可进一步蚀刻基板102，使得相对于第一浮栅沟槽107a的深度，增大基板102中第二浮栅沟槽107b的深度。
114.图15图示根据本揭露的集成电路元件300。集成电路元件300包括具有第一浮栅层110a的第一mosfet元件129a及具有第二浮栅层110b的第二晶体管129b，第一浮栅层110a具有可称作高速的第一高度h
a
，第二浮栅层110b具有可称作高容量的第二高度h
b
。由于相比于第二晶体管结构129b的第二高度h
b
的第二浮栅层110b，第一浮栅层110a具有较小高度h
a
，第一mosfet元件129a包括较小的第一浮栅层110a。
115.第一晶体管129a及第二晶体管129b的第一图案化控制栅介电层118a及第二图案化控制栅介电层118b可通过沉积连续层，诸如连续第一栅极氧化物层112l、连续氮化物层114l、及跨第一晶体管129a及第二晶体管129b两者的连续第二栅极氧化物层116l，以及图案化而形成，如上文所述。在替代实施方式中，第二mosfet元件129b的图案化第二栅极氧化物层112b可比第一mosfet元件129a的图案化第一栅极氧化物层112a更厚。在形成替代实施方式的方法中，可沉积具有第一厚度的连续第一栅极氧化物层112l。
116.呈上述程序，具体而言，光阻剂可沉积在连续第一栅极氧化物层112l上并被图案化，使得遮蔽其中将形成第一晶体管129a的区域中的连续第一栅极氧化物层112l，及暴露其中将形成第二晶体管129b的区域中的连续第一栅极氧化物层112l。可沉积额外氧化物材料，使得暴露第一栅极氧化物层112l的厚度增大。如此，第二晶体管129b的连续第一栅极氧化物层112l的厚度可比第一晶体管129a的连续第一栅极氧化物层112l的厚度更厚。随后可去除光阻剂，并处理继续，如上文所述。在图案化连续第一栅极氧化物层112l、连续氮化物层114l、连续第二栅极氧化物层116l及连续控制栅层120l之后，集成电路元件300会具有第一晶体管129a及第二晶体管129b。第一晶体管129a具有厚度为t
a
的图案化第一栅极氧化物层112a，第二晶体管129b具有厚度为t
b
的图案化第二栅极氧化物层112b。厚度t
b
比厚度t
a
更厚。在一实施方式中，第二图案化栅极氧化物层112b的厚度t
b
比图案化第一栅极氧化物层112a的厚度t
a
厚20％至70％。在一实施方式中，第二图案化栅极氧化物层112b的厚度t
b
比图
案化第一栅极氧化物层112a的厚度t
a
厚30％至60％。在一实施方式中，第二图案化栅极氧化物层112b的厚度t
b
比图案化第一栅极氧化物层112a的厚度t
a
厚40％至50％。
117.图16为图示制造具有形成于基板102中的第一浮栅层110a的集成电路元件100的一般方法400的流程图。参照步骤402，第一浮栅沟槽107b可通过图案化基板102上方的光阻层及执行后续蚀刻制程而在基板102中形成。如上述，蚀刻制程可包括任何适当湿式或干式蚀刻或湿式及干式蚀刻组合。参照步骤404，第一穿隧介电层108a可在第一浮栅沟槽107a的侧壁上形成。第一穿隧介电层108a可通过cvd、pecvd、原子层沉积(ald)或任何其他适当方法而沉积。参照步骤406，第一浮栅层110a可在第一穿隧介电层108a上形成。第一浮栅层110a可通过任何适当方法而沉积，诸如cvd、pecvd或ald。参照步骤408，可图案化第一浮栅层110a。可执行平坦化步骤408以去除任何多余浮栅层材料。平坦化可通过化学机械研磨或任何其他适当方法而执行。为完成集成电路元件100、200，在步骤410中，连续控制栅介电层118l可沉积在基板102、第一穿隧介电层108a及第一浮栅层110a上方。连续控制栅介电层118l可包括连续第一栅极氧化物层112l、连续氮化物层114l、及连续第二栅极氧化物层116l。接着，在步骤412中，连续控制栅层120l可沉积在连续控制栅介电层118l上方。在步骤414中，连续控制栅介电层118l及连续控制栅层120l可经图案化以形成图案化控制栅介电层及图案化控制栅层120。在步骤416中，可沉积及图案化连续侧壁间隔物层122l，以在图案化控制栅介电层118及图案化控制栅层120上形成侧壁间隔物122。侧壁间隔物122可在离子植入步骤418中用作遮罩，以形成主动区域126、128(源极/漏极区域)并完成第一mosfet元件129a。接着，在步骤420中，可沉积互连级介电层130，以及在步骤422中，可形成至主动区域126、128及图案化控制栅层132的接触通孔。
118.图17为图示制造具有高速第一晶体管129a及高电容第一晶体管129b的集成电路元件300的一般方法500的流程图，其中第一浮栅层110a嵌入在基板102中。参照步骤502，可在基板102中蚀刻第一浮栅沟槽107a及第二浮栅沟槽107b。参照步骤504，第一浮栅沟槽107a可用光阻层136遮蔽，及图案化光阻层136以暴露第二浮栅沟槽107b。参照步骤506，可蚀刻第二浮栅沟槽107b，使得第二浮栅沟槽107b可比第一浮栅沟槽107a更深。参照步骤508，可去除光阻层136。参照步骤510，第一穿隧介电层108a可在第一浮栅沟槽107a及第二浮栅沟槽107b的侧壁上形成。参照步骤512，第一浮栅层110a可在第一浮栅层沟槽107a中的第一穿隧介电层108a上形成，及第二浮栅层110b可在第二浮栅沟槽107b中的第二穿隧介电层108b上形成。在如步骤512中地在穿隧介电层上形成浮栅层之后，可执行步骤408至步骤422的操作以完成第一mosfet元件129a及第二mosfet元件129b。
119.本揭露的不同实施方式可提供具有埋入基板102内的第一浮栅层110a的快闪记忆体晶体管结构。通过将第一浮栅层110a埋入基板102内，形成于记忆区域中的晶体管的形貌可与形成于周边逻辑区域中的晶体管的形貌相同。通过拉平形成于记忆区域中的晶体管与形成于周边逻辑区域中的晶体管之间的形貌，可减少由于记忆区域中晶体管与周边逻辑区域中晶体管之间的不均匀高度引起的散焦而导致的剥落缺陷。均匀高度允许在后续光微影蚀刻操作中的均匀焦距。习用堆叠多晶硅快闪结构利用i线阻障制程及多晶保护环来修复快闪损坏缺陷。本文揭示的不同实施方式中形成的结构可省略i线阻障制程，从而改善制程效率及成本。另外，在不需要多晶保护环的情况下，可减小所得晶片尺寸。
120.参照所有附图并根据本揭露的不同实施方式，mosfet元件包括：形成于基板102中
的第一浮栅沟槽107a内的第一浮栅层110a，形成于第一浮栅沟槽107a的侧壁及底部上的第一穿隧介电层108a、108b，形成于第一浮栅层110a的顶表面上的图案化控制栅介电层118，位于经图案化的控制栅介电层的顶表面上的图案化控制栅层120，及位于图案化控制栅介电层118及图案化控制栅层120的侧壁上的侧壁间隔物122。
121.根据本揭露的另一实施方式，集成电路金属氧化物半导体场效晶体管(mosfet)元件100、200、300可设置在包括多个mosfet元件129a或129b的基板102上，其中mosfet元件129a或129b中的至少一者包括在基板102内形成的第一浮栅层110a。
122.另一实施方式为一种制造mosfet元件129a或129b的方法，包括以下步骤：在基板102中蚀刻第一浮栅沟槽107a，在第一浮栅沟槽107a、107b的侧壁上形成第一穿隧介电层108a、108b，在第一穿隧介电层108a、108b上的第一浮栅沟槽107a、107b中形成第一浮栅层110a，及平坦化第一浮栅层110a、110b。
123.根据本揭露的一实施态样，一种具有金属氧化物半导体场效晶体管元件的半导体装置，半导体装置包括浮栅层、穿隧介电层、控制栅介电层、控制栅层以及侧壁间隔物。浮栅层形成于基板中的浮栅沟槽内。穿隧介电层形成于浮栅沟槽的侧壁及底部上。控制栅介电层形成于浮栅层的顶表面上方。控制栅层形成于控制栅介电层的顶表面上方。侧壁间隔物位于控制栅介电层及控制栅层的侧壁上。在前述及以下实施方式中的一或更多者中，控制栅介电层包括氧化物/氮化物/氧化物夹层。在前述及以下实施方式中的一或更多者中，浮栅层的顶表面与基板的顶表面共面。在前述及以下实施方式中的一或更多者中，在基板中包括源极及漏极区域，其中浮栅层及控制栅层在源极及漏极区域之间形成。在前述及以下实施方式中的一或更多者中，上述半导体装置还包括互连级介电层及多个接触通孔。互连级介电层覆盖基板。这些接触通孔位于互连级介电层中，并电性耦接源极区域、漏极区域及控制栅层。
124.根据本揭露的另一实施态样，一种具有金属氧化物半导体场效晶体管元件的半导体装置，半导体装置位于基板上，且半导体装置包括多个金属氧化物半导体场效晶体管元件。这些金属氧化物半导体场效晶体管元件中至少一者包括形成于浮栅沟槽中的浮栅层，且浮栅沟槽形成于基板内。在前述及以下实施方式中的一或更多者中，这些金属氧化物半导体场效晶体管元件包括第一晶体管结构及第二晶体管结构。第一晶体管结构包括形成于基板中的第一浮栅沟槽内的第一浮栅层，且第一浮栅层具有第一高度。第二晶体管结构包括形成于基板中的第二浮栅沟槽内的第二浮栅层，第二浮栅层具有第二高度，其中第二高度不同于第一高度。在前述及以下实施方式中的一或更多者中，上述半导体装置还包括在第一浮栅层的顶表面上的第一图案化栅极氧化物层，以及在第二浮栅层的顶表面上的第二图案化栅极氧化物层，其中第二栅极氧化物层比第一栅极氧化物层更厚。在前述及以下实施方式中的一或更多者中，第二栅极氧化物层相较于第一栅极氧化物层更厚了30％至60％。在前述及以下实施方式中的一或更多者中，上述半导体装置还包括静态随机存取记忆体或动态随机存取记忆体。在前述及以下实施方式中的一或更多者中，第一晶体管结构包含比第二晶体管结构高的切换速度。在前述及以下实施方式中的一或更多者中，第二晶体管结构包含比第一晶体管结构高的电荷储存量。
125.根据本揭露的一个实施态样，一种制造具有金属氧化物半导体场效晶体管元件的半导体装置的方法，包括在基板中蚀刻第一浮栅沟槽。在第一浮栅沟槽的侧壁上形成第一
穿隧介电层。在第一穿隧介电层上的第一浮栅沟槽中形成第一浮栅层。平坦化第一浮栅层。在前述及以下实施方式中的一或更多者中，上述方法还包括在第一浮栅层上方形成连续控制栅介电层。在连续控制栅介电层上方形成连续第一控制栅层。以及蚀刻连续控制栅介电层及连续控制栅层，以形成图案化控制栅介电层及图案化控制栅层。在前述及以下实施方式中的一或更多者中，形成控制栅介电层的步骤包括形成连续第一氧化物层，在连续第一氧化物层上方形成连续氮化物层，及在连续氮化物层上方形成连续第二氧化物层。在前述及以下实施方式中的一或更多者中，上述方法还包括在基板中蚀刻第二沟槽。在第二沟槽的侧壁上形成第二穿隧介电层。以及在第二穿隧介电层上形成第二浮栅层。在前述及以下实施方式中的一或更多者中，上述方法还包括在第二穿隧介电层及第二浮栅层上方形成图案化控制栅介电层及图案化控制栅层。在前述及以下实施方式中的一或更多者中，第二浮栅层上方的图案化控制栅层包括图案化第一氧化物层，图案化第一氧化物层具有厚度，厚度比第一浮栅层上方的图案化控制栅层的厚度厚30％至60％。在前述及以下实施方式中的一或更多者中，第二穿隧介电层以与第一穿隧介电层相同的步骤形成，且第二浮栅层以与第一穿隧介电层相同的步骤形成。在前述及以下实施方式中的一或更多者中，上述方法还包括在控制栅介电层及控制栅层上形成侧壁间隔物。以及使用侧壁间隔物作为遮罩，在基板中形成源极及漏极区域。
126.上文概述若干实施方式的特征或实例，使得熟悉此项技术者可更好地理解本揭露的态样。熟悉此项技术者应了解，可轻易使用本揭露作为设计或修改其他制程及结构的基础，以便实施本文所介绍的实施方式或实例的相同目的及/或实现相同优势。熟悉此项技术者亦应认识到，此类等效结构并未脱离本揭露的精神及范畴，且可在不脱离本揭露的精神及范畴的情况下产生本文的各种变化、替代及更改。