半导体结构及其形成方法与流程

1.本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，为了适应工艺节点的减小，不得不断缩短晶体管的沟道长度。
3.为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(gate-all-around，gaa)晶体管。全包围栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。全包围栅极晶体管包括横向全包围栅极(lateral gate-all-around，lgaa)晶体管和垂直全包围栅极(vertical gate-all-around，vgaa)晶体管，其中，vgaa的沟道在垂直于衬底表面的方向上延伸，有利于提高半导体结构的面积利用效率，因此有利于实现更进一步的特征尺寸缩小。


技术实现要素：

4.本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的电学性能。
5.为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底、分立于所述衬底上的多个沟道叠层，所述沟道叠层包括第一沟道层和位于所述第一沟道层上的第二沟道层，所述第一沟道层和第二沟道层的材料不同，所述基底包括第一区域和第二区域，所述沟道叠层位于所述第一区域和第二区域中；在所述沟道叠层露出的所述衬底上形成层间介质层，所述层间介质层中形成有露出所述沟道叠层的栅极开口，所述层间介质层的顶面高于所述沟道叠层的顶面；去除所述第一区域的所述栅极开口中的所述第二沟道层；去除所述第二区域的所述栅极开口中的所述第一沟道层；去除所述第一区域的所述栅极开口中的所述第二沟道层、以及去除所述第二区域的所述栅极开口中的所述第一沟道层后，在所述栅极开口中形成栅极结构，所述栅极结构包围剩余的所述第一沟道层和第二沟道层。
6.相应的，本发明实施例还提供一种半导体结构，包括：衬底，所述衬底包括第一区域和第二区域；多个相间隔的第一沟道层，悬置于所述第一区域的所述衬底上；多个相间隔的第二沟道层，悬置于所述第二区域的所述衬底上，所述第二沟道层和第一沟道层的材料不同；栅极结构，位于所述第一区域和第二区域的所述衬底上，且包围所述第一沟道层和第二沟道层。
7.与现有技术相比，本发明实施例的技术方案具有以下优点：
8.本发明实施例提供的半导体结构的形成方法中，形成层间介质层后，去除第一区
域的栅极开口中的第二沟道层、以及第二区域的栅极开口中的第一沟道层，随后在所述栅极开口中形成栅极结构，所述栅极结构包围剩余的所述第一沟道层和第二沟道层，所述第一区域的沟道区为第一沟道层，第二区域的沟道区为第二沟道层，且所述第一区域的沟道区和第二区域的沟道区采用不同的材料，从而使得形成于第一区域和第二区域的晶体管的沟道区的材料不同，以满足不同晶体管的性能需求，进而优化半导体结构的电学性能。
附图说明
9.图1和图2是一种半导体结构的形成方法中各步骤的结构示意图；
10.图3至图14是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图；
11.图15是本发明实施例半导体结构的结构示意图。
具体实施方式
12.由背景技术可知，目前所形成的半导体结构仍有性能不佳的问题。现结合一种半导体结构的形成方法分析半导体结构性能不佳的原因。
13.图1和图2，图2为图1在aa方向的剖视图，示出了一种半导体结构的结构示意图。
14.所述半导体结构包括：衬底10，所述衬底10包括第一区域i和第二区域ii；多个分立的鳍部11，位于所述衬底10上；第一源漏掺杂层12，分立于第一区域i的所述鳍部11上；第二源漏掺杂层(图中未示出)，分立于第二区域ii的所述鳍部11上；一个或多个相间隔的第一沟道层13，悬置于所述第一区域i的鳍部11上方，所述第一沟道层13位于所述第一源漏掺杂层12之间，且均与所述第一源漏掺杂层12接触；一个或多个相间隔的第二沟道层15，悬置于所述第二区域ii的鳍部11上方，所述第二沟道层15位于所述第二源漏掺杂层之间，且均与所述第二源漏掺杂层接触；栅极结构14，位于所述鳍部11上且包围所述第一沟道层13和第二沟道层15。
15.此为全包围场效应晶体管(gate-all-around，gaa)，所述栅极结构14全包围第一沟道层13和第二沟道层15，因此所述第一沟道层13和第二沟道层15受到来自栅极结构14较强的控制，有利于第一沟道层13和第二沟道层15的耗尽。第一区域i的第一源漏掺杂层12、栅极结构14和第一沟道层13构成第一晶体管，第二区域ii的第二源漏掺杂层、栅极结构14和第二沟道层构成第二晶体管，所述第一晶体管和第二晶体管共用栅极结构14，有利于减小半导体结构的面积利用效率。本半导体结构中第一晶体管为pmos晶体管，第二晶体管为nmos晶体管，通常为了简化半导体结构的形成步骤，pmos晶体管和nmos晶体管中的沟道区的材料相同，但在半导体结构工作时，pmos的载流子为空穴，nmos的载流子为电子，未能根据晶体管的种类相应的调整沟道区的材料，导致所述沟道中载流子的迁移速率有待提高。
16.为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底、分立于所述衬底上的多个沟道叠层，所述沟道叠层包括第一沟道层和位于所述第一沟道层上的第二沟道层，所述第一沟道层和第二沟道层的材料不同，所述基底包括第一区域和第二区域，所述沟道叠层位于所述第一区域和第二区域中；在所述沟道叠层露出的所述衬底上形成层间介质层，所述层间介质层中形成有露出所述沟道叠层的栅极开口，所述层间介质层的顶面高于所述沟道叠层的顶面；去除所述第一区域的所
述栅极开口中的所述第二沟道层；去除所述第二区域的所述栅极开口中的所述第一沟道层；去除所述第一区域的所述栅极开口中的所述第二沟道层、以及去除所述第二区域的所述栅极开口中的所述第一沟道层后，在所述栅极开口中形成栅极结构，所述栅极结构包围剩余的所述第一沟道层和第二沟道层。
17.本发明实施例提供的半导体结构的形成方法中，形成层间介质层后，去除第一区域的栅极开口中的第二沟道层、以及第二区域的栅极开口中的第一沟道层，随后在所述栅极开口中形成栅极结构，所述栅极结构包围剩余的所述第一沟道层和第二沟道层，所述第一区域的沟道区为第一沟道层，第二区域的沟道区为第二沟道层，且所述第一区域的沟道区和第二区域的沟道区采用不同的材料，从而使得形成于第一区域和第二区域的晶体管的沟道区的材料不同，以满足不同晶体管的性能需求，进而优化半导体结构的电学性能。
18.为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明实施例的具体实施例做详细的说明。
19.图3至图14是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。
20.参考图3和图4，提供基底，所述基底包括衬底100(如图4所示)、分立于所述衬底100上的多个沟道叠层101(如图4所示)，所述沟道叠层101包括第一沟道层1011和位于所述第一沟道层1011上的第二沟道层1012，所述第一沟道层1011和第二沟道层1012的材料不同，所述基底包括第一区域i和第二区域ii，所述沟道叠层101位于所述第一区域i和第二区域ii中。
21.本实施例中，所述衬底100的材料为硅衬底，其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
22.所述第一区域i和第二区域ii用于形成不同导电类型的晶体管，本实施例以所述第一区域i用于形成pmos晶体管，所述第二区域ii用于形成nmos晶体管为例，相应的，后续形成的半导体结构工作时，pmos晶体管的载流子为空穴，nmos晶体管的载流子为电子。
23.在所述第一区域i中，部分所述第一沟道层1011作为pmos晶体管工作时的沟道，相应的部分所述第二沟道层1012作为牺牲层，用于为后续实现部分所述第一沟道层1011的悬空设置提供工艺基础，也用于为后续形成的栅极结构占据空间位置。
24.在所述第二区域ii中，部分所述第二沟道层1012作为nmos晶体管工作时的沟道，相应的部分所述第一沟道层1011作为牺牲层，用于为后续实现部分所述第二沟道层1012的悬空设置提供工艺基础，也用于为后续形成的栅极结构占据空间位置。
25.本实施例中，所述第一沟道层1011和第二沟道层1012的材料不同，在去除所述第一沟道层1011的过程中，所述第一沟道层1011和第二沟道层1012具有较大的刻蚀选择比；在去除所述第二沟道层1012的过程中，所述第二沟道层1012和所述第一沟道层1011具有较大的刻蚀选择比。
26.本实施例中，所述第一沟道层1011的材料为锗化硅。在其他实施例中，所述第一沟道层的材料还可以为锗、硅、碳化硅、砷化镓或镓化铟等其他材料。
27.所述第二沟道层1012的材料为硅。在其他实施例中，所述第二沟道层的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。
28.提供基底的步骤中，所述基底还包括：鳍部102，位于所述衬底100和多个所述沟道叠层101之间。
29.后续形成的pmos晶体管以第一沟道层1011为沟道区，nmos晶体管以第二沟道层1012为沟道区，所述鳍部102使得沟道叠层101与衬底100具有一段间隔，相应的有利于使得pmos晶体管和nmos晶体管的沟道区与衬底100间隔，使得衬底顶部不易形成寄生器件，有利于提高半导体结构的电学性能。
30.需要说明的是，在本实施例中，所述第二沟道层1012和鳍部102的材料相同。其他实施例中，所述第二沟道层和鳍部的材料还可以不相同。
31.需要说明的是，所述基底的形成步骤包括：提供初始衬底104(如图3所示)、位于所述初始衬底104上的初始沟道叠层105(如图3所示)以及位于所述初始沟道叠层105上的沟道掩膜层103，所述初始沟道叠层105包括初始第一沟道层1051和位于所述初始第一沟道层1051上的初始第二沟道层1052；以所述沟道掩膜层103为掩膜，采用干法刻蚀工艺刻蚀所述初始衬底104和初始沟道叠层105，形成所述基底。
32.参考图5至图11，在所述沟道叠层101露出的所述衬底100上形成层间介质层110(如图10所示)，所述层间介质层110中形成有露出所述沟道叠层101的栅极开口115，所述层间介质层110的顶面高于所述沟道叠层101的顶面。
33.后续去除所述第一区域i的所述栅极开口115中的所述第二沟道层1012的过程中，以及去除所述第二区域ii的所述栅极开口115中的所述第一沟道层1011的过程中，层间介质层110能够保护其他膜层免受损伤。
34.所述层间介质层110用于实现相邻半导体结构之间的电隔离，所述层间介质层110还用于定义后续所形成栅极结构的尺寸和位置。
35.所述层间介质层110的材料为绝缘材料。
36.本实施例中，所述层间介质层110的材料为氧化硅。其他实施例中，所述层间介质层的材料还可以为氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
37.具体的，形成所述层间介质层110的步骤包括：在所述衬底100上形成层间介质膜(图中未示出)，回刻蚀部分厚度的所述层间介质膜，剩余的所述层间介质膜作为所述层间介质层110。
38.本实施例中，采用流动式化学气相沉积工艺(flowable chemical vapor deposition,fcvd)形成所述层间介质膜。
39.如图6和图7所示，所述半导体结构的形成方法还包括：提供基底后，在所述沟道叠层101露出的所述衬底100上形成层间介质层前，形成横跨所述沟道叠层101的伪栅结构112(如图7所示)，所述伪栅结构112覆盖所述沟道叠层101的部分顶壁和部分侧壁。
40.所述伪栅结构112为后续形成的栅极结构占据空间位置。
41.本实施例中，所述伪栅结构112的材料包括多晶硅。
42.具体的，形成所述伪栅结构112的步骤包括：形成覆盖所述沟道叠层101的伪栅材料层(图中未示出)；在所述伪栅材料层上形成栅极掩膜层113；以所述栅极掩膜层113为掩膜刻蚀所述伪栅材料层，形成伪栅结构112。
43.需要说明的是，形成所述伪栅结构112后，在垂直于所述伪栅结构112延伸方向的两个侧壁上形成栅极侧墙层114。
44.后续去除所述伪栅结构112的过程中，所述栅极侧墙层114用于保护后续形成的层间介质层不易受到损伤，有利于控制后续形成的栅极结构的形成位置。
45.具体的，所述栅极侧墙层114的材料包括：氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述栅极侧墙层114的材料包括氮化硅。
46.需要说明的是，所述半导体结构的形成方法还包括：形成所述基底后，形成所述伪栅结构112前，在所述沟道叠层101的顶壁和侧壁上形成保护层111(如图6所示)。
47.在后续去除所述伪栅结构112的过程中，所述保护层111用于保护所述沟道叠层101不易受到损伤。
48.具体的，所述保护层111的材料包括：氧化硅、氮氧化硅和氮化硅中的一种或多种。本实施例中，所述保护层111的材料包括氧化硅。
49.本实施例中，采用原子层沉积工艺(atomic layer deposition，ald)形成所述保护层111。原子层沉积工艺包括进行多次的原子层沉积循环，有利于提高保护层111的厚度均一性，使保护层111的厚度能够保形覆盖在所述沟道叠层101的侧壁以及顶壁上。其他实施例中，还可以采用化学气相沉积工艺形成所述保护层。
50.需要说明的是，所述半导体结构的形成方法还包括：形成所述伪栅结构112后，在第一区域i的所述伪栅结构112两侧的所述沟道叠层101中形成第一源漏掺杂层(图中未示出)，在第二区域ii的所述伪栅结构112两侧的所述沟道叠层101中形成第二源漏掺杂层。
51.相应的，如图8所示，形成所述层间介质层110的步骤中，所述层间介质膜覆盖所述伪栅结构112；回刻蚀部分厚度的所述层间介质膜的过程中，去除高于所述伪栅结构112的层间介质膜，剩余的所述层间介质膜作为所述层间介质层110，相应的，所述层间介质层110形成在所述伪栅结构112侧部的所述衬底100上。
52.如图9和图10所示，所述栅极开口115的形成步骤包括：去除所述伪栅结构112，形成位于所述层间介质层110中的所述栅极开口115。
53.所述栅极开口115为后续形成栅极结构提供工艺空间。
54.本实施例中，采用湿法刻蚀工艺去除所述伪栅结构112。湿法刻蚀工艺具有较高的刻蚀速率，且操作简单，工艺成本低。
55.本实施例中，所述伪栅结构112的材料包括多晶硅，相应的湿法刻蚀溶液包括四甲基氢氧化铵(tmah)。
56.需要说明的是，去除所述伪栅结构112的步骤中，所述伪栅结构112的去除速率大于所述保护层111的去除速率。
57.所述半导体结构的形成方法还包括：如图9所示，形成所述层间介质层110后，去除所述伪栅结构112前，在所述层间介质层110中掺杂离子。
58.在所述层间介质层110中掺杂离子，以提高所述伪栅结构112和层间介质层110的刻蚀选择比。
59.具体的，所述掺杂离子包括si、c和n中的一种或多种。本实施例中，所述掺杂离子包括si。
60.结合图5，参考图11，提供基底后，去除所述第一区域i的所述栅极开口115中的所述第二沟道层1012，以及去除所述第二区域ii的所述栅极开口115中的所述第一沟道层1011前，在所述沟道叠层101之间的所述衬底100上形成隔离材料层106(如图11所示)。
61.本实施例中，所述隔离材料层106覆盖部分所述第一沟道层1011和第二沟道1012，所述隔离材料层106用于限定后续形成的pmos晶体管中以及所述nmos晶体管中沟道区的数量。在后续过程中，去除所述第一区域i中，所述隔离材料层106露出的所述第二沟道层1012的过程中，所述隔离材料层106用于保护位于所述隔离材料层106中的所述第二沟道层1012；去除所述第二区域ii中，所述隔离材料层106露出的所述第一沟道层1011的过程中，所述隔离材料层106用于保护位于所述隔离材料层106中的所述第一沟道层1011。
62.此外，所述隔离材料层106还用于电隔离衬底100和后续形成栅极结构。
63.需要说明的是，本实施例中，所述隔离材料层106至少露出两个所述沟道叠层101。在此情况下，后续pmos晶体管中以及nmos晶体管中沟道区的数量会大于两个，在半导体结构工作时，有利于提高载流子的迁移速率。
64.具体的，形成隔离材料层106的步骤包括：
65.如图5所示，在所述沟道叠层101之间的所述衬底100上形成所述层间介质层110前，在所述沟道叠层101之间的所述衬底100上形成隔离材料膜109，所述隔离材料膜109覆盖最底部的所述沟道叠层101。
66.所述隔离材料膜109，用于为后续形成隔离材料层做准备。
67.本实施例中，所述隔离材料膜109的材料为氧化硅。其他实施例中，所述隔离材料膜的材料还可以为氮化硅或氮氧化硅。
68.形成所述隔离材料膜109的步骤包括：覆盖所述沟道掩膜层103的隔离结构(图中未示出)；以所述沟道掩膜层103的顶部为刻蚀停止位置，对所述隔离结构进行平坦化处理；平坦化处理后，以沟道掩膜层103为掩膜刻蚀部分厚度的所述隔离结构，剩余的所述隔离结构作为隔离材料膜109。
69.本实施例中，采用流动式化学气相沉积工艺形成覆盖所述沟道掩膜层103的隔离结构。流动性化学气相沉积工艺具有良好的填充能力，适用于填充高深宽比的开口，有利于降低所述隔离结构内形成空洞等缺陷的概率，相应有利于提高隔离材料膜109的成膜质量。
70.需要说明的是，在所述沟道叠层101露出的所述衬底100上形成层间介质层110的步骤包括：在所述隔离材料膜109上形成所述层间介质层110。
71.还需要说明的是，形成所述隔离材料膜109的步骤中，所述隔离材料膜109的顶面与最底端所述沟道叠层101的顶面齐平。
72.如图11所示，所述半导体结构的形成方法还包括：形成所述栅极开口115后，刻蚀所述第一区域i的部分厚度的所述隔离材料膜109，露出最底部的所述沟道叠层101中的所述第二沟道层1012的侧壁，剩余的所述隔离材料膜109作为隔离材料层106。
73.具体的，刻蚀所述第一区域i的部分厚度的所述隔离材料膜109的步骤包括：形成覆盖所述第二区域ii且露出所述第一区域i的第一掩膜层116；以所述第一掩膜层116为掩膜，刻蚀所述第一区域i的部分厚度的所述隔离材料膜116。
74.本实施例中，采用certas工艺刻蚀所述第一区域i的部分厚度的所述隔离材料膜109，形成所述隔离材料层106。certas工艺是一种与原子层刻蚀(ale)工艺相类似的刻蚀工艺，certas为各向同性干法刻蚀工艺，采用certas工艺有利于降低形成的所述隔离材料层106顶部发生凹陷(dishing)的概率，且能够提高刻蚀的均匀性，使第一区域i中的隔离材料层106的高度一致性较高。
75.本实施例中，certas工艺中采用的刻蚀气体包括氟化氢气体。
76.需要说明的是，在刻蚀所述第一区域i的部分厚度的所述隔离材料膜109，形成隔离材料层106的步骤中，去除所述第一区域i的所述保护层111。
77.本实施例中，所述保护层111的材料为氧化硅，所述隔离材料膜109的材料为氧化硅，因此，所述保护层111和部分厚度的隔离材料膜109能够在一步骤去除。
78.需要说明的是，本实施例中，先形成层间介质层110，后形成隔离材料层106为例进行说明。
79.其他实施例中，还可以先形成所述隔离材料层，后形成所述层间介质层。
80.相应的，所述半导体结构的形成方法还包括：提供基底后，形成层间介质层前，在所述沟道叠层之间的所述衬底上形成隔离材料层。
81.形成所述隔离材料层的步骤包括：在所述沟道叠层之间的所述衬底上形成隔离材料膜，所述隔离材料膜覆盖最底部的所述沟道叠层；形成所述隔离材料膜后，刻蚀所述第一区域的部分厚度的所述隔离材料膜，露出最底部的所述沟道叠层中的所述第二沟道层的侧壁，剩余的所述隔离材料膜作为隔离材料层。
82.在所述沟道叠层之间的所述衬底上形成层间介质层的步骤中，在所述隔离材料层上形成所述层间介质层。
83.参考图12，去除所述第一区域i的所述栅极开口115中的所述第二沟道层1012。
84.去除所述第一区域i的所述栅极开口115中的所述第二沟道层1012，使得所述第一区域i的所述栅极开口115中的所述第一沟道层1011得以保留，使得后续形成在第一区域i中的pmos晶体管以第一沟道层1011作为沟道区。
85.去除所述第一区域i的所述栅极开口115中的所述第二沟道层1012的步骤中，去除所述第一掩膜层116露出的所述第二沟道层1012。具体的，去除所述第一掩膜层116、隔离材料层106和层间介质层110露出的所述第二沟道层1012。
86.本实施例中，采用湿法刻蚀工艺，去除所述第一区域i的所述栅极开口115中的所述第二沟道层1012。湿法刻蚀工艺具有较高的刻蚀速率，且操作简单，工艺成本低。
87.本所述例中，所述第二沟道层1012的材料为硅，相应的去除所述第二沟道层1012的刻蚀溶液包括四甲基氢氧化铵溶液。
88.所述半导体结构的形成方法还包括：去除所述第一区域i的所述栅极开口115中的所述第二沟道层1012后，去除所述第一掩膜层116。
89.参考图13，去除所述第二区域ii的所述栅极开口15中的所述第一沟道层1011。
90.去除所述第二区域ii的所述栅极开口115中的所述第一沟道层1011，使得所述第二区域ii的所述栅极开口115中的所述第一沟道层1011得以保留，使得后续形成在第二区域ii中的nmos晶体管以第二沟道层1012作为沟道区。
91.去除所述第二区域ii的所述栅极开口115中的所述第一沟道层1011的步骤包括：在所述栅极开口115中形成覆盖所述第一区域i且露出所述第二区域ii的第二掩膜层117；去除所述第二掩膜层117露出的所述第一沟道层1011。
92.去除所述第二区域ii的所述栅极开口115中的所述第一沟道层1011的步骤中，去除所述第二掩膜层117露出的所述第一沟道层1011。具体的，去除所述第二掩膜117、隔离材料层106以及层间介质层110露出的所述第一沟道层1011。
93.本实施例中，采用湿法刻蚀工艺，去除所述第二区域ii的所述栅极开口115中的所述第一沟道层1011。湿法刻蚀工艺具有较高的刻蚀速率，且操作简单，工艺成本低。
94.本所述例中，所述第一沟道层1011的材料为锗化硅，相应的去除所述第一沟道层1011的刻蚀溶液包括氯化氢溶液。
95.需要说明的是，所述半导体结构的形成方法还包括：形成所述第二掩膜层117后，去除所述第二区域ii的所述栅极开口115中的所述第一沟道层1011前，去除所述第一区域i的所述保护层111。
96.本实施例中，采用certas刻蚀工艺去除所述第一区域i的所述保护层111。
97.所述保护层111的材料为氧化硅，相应的certas刻蚀工艺中采用的刻蚀气体包括氟化氢气体。
98.所述半导体结构的形成方法还包括：去除所述第二区域ii的所述栅极开口115中的所述第一沟道层1011后，去除所述第二掩膜层117。
99.参考图14，去除所述第一区域i的所述栅极开口115中的所述第二沟道层1012、以及去除所述第二区域ii的所述栅极开口115中的所述第一沟道层1011后，在所述栅极开口115中形成栅极结构118，所述栅极结构118包围剩余的所述第一沟道层1011和第二沟道层1012。
100.本发明实施例提供的半导体结构的形成方法中，形成层间介质层110后，去除第一区域i的栅极开口115中的第二沟道层1012、以及第二区域ii的栅极开口115中的第一沟道层1011，随后在所述栅极开口115中形成栅极结构118，所述栅极结构118包围剩余的所述第一沟道层1011和第二沟道层1012，所述第一区域i的沟道区为第一沟道层1011，第二区域ii的沟道区为第二沟道层1012，且所述第一区域i的沟道区和第二区域ii的沟道区采用不同的材料，从而使得形成于第一区域i和第二区域ii的晶体管的沟道区的材料不同，以满足不同晶体管的性能需求，进而优化半导体结构的电学性能。
101.具体的，所述栅极结构118包围所述层间介质层110和隔离材料层106露出的所述第一沟道层1011和第二沟道层1012。
102.在半导体结构工作时，栅极结构118用于控制沟道的开启与断开。
103.本实施例中，所述栅极结构118包括栅介质层1181、位于所述栅介质层1181上的功函数层1182以及位于所述功函数层1182上的金属栅极层1183。
104.所述栅介质层1181用于实现金属栅极层1183与第一沟道层1011之间的电隔离，以及金属栅极层1183与第二沟道层1012之间的电隔离。
105.需要说明的是，所述栅介质层1181的材料为高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。
106.本实施例中，所述栅介质层1181的材料为hfo2。其他实施例中，所述栅介质层的材料还可以选自zro2、hfsio、hfsion、hftao、hftio、hfzro或al2o3中的一种或几种。
107.需要说明的是，所述栅介质层1181保形覆盖在所述第一区域i的高于所述隔离材料层106的所述第一沟道层1011上，以及第二区域ii的高于所述隔离材料层106的所述第二沟道层1012上。此外，所述栅介质层1181还形成在所述隔离材料层206上。
108.所述功函数层1182用于在半导体结构工作时调节半导体结构的阈值电压。
109.本实施例中，所述功函数层1182包括位于所述第一区域i的第一功函数层119，位
于所述第二区域ii的第二功函数层120。
110.本实施例中，所述第一功函数层119的材料包括：氮化钛、氮化钽、碳化钛、氮化硅钽、氮化硅钛或碳化钽；所述第二功函数层120的材料包括：铝化钛、碳化钽、铝或者碳化钛。
111.所述金属栅极层1183作为电极，用于实现与外部电路的电连接。
112.在本实施例中，所述金属栅极层1183的材料为镁钨合金。其他实施例中，所述金属栅极结构的材料还可以为w、al、cu、ag、au、pt、ni或ti等。
113.需要说明的是，在另一些实施例中，形成所述隔离材料层的步骤中，所述第一区域i的隔离材料层的顶面与第二区域ii的隔离材料层的顶面齐平，且所述隔离材料层的顶面与所述鳍部的顶面齐平。
114.在此种情况下，后续去除所述第一区域的所述第二沟道层，以及所述第二区域的所述栅极开口中的所述第一沟道层后，所述栅极结构不能全包围所述第一区域中，最靠近所述隔离材料层的第一沟道层。
115.相应的，本发明实施例还提供一种半导体结构。参考图15，示出了本发明半导体结构一实施例的结构示意图。
116.半导体结构包括：衬底200，所述衬底200包括第一区域i和第二区域ii；多个相间隔的第一沟道层2011，悬置于所述第一区域i的所述衬底200上；多个相间隔的第二沟道层2012，悬置于所述第二区域i的所述衬底200上，所述第二沟道层2012和第一沟道层2012的材料不同；栅极结构218，位于所述第一区域i和第二区域ii的所述衬底200上，且包围所述第一沟道层2011和第二沟道层2012。
117.本发明实施例提供的半导体结构的形成方法中，所述栅极结构218包围所述第一沟道层2011和第二沟道层2012，所述第一区域i的沟道区为第一沟道层2011，第二区域ii的沟道区为第二沟道层2012，且所述第一区域i的沟道区和第二区域ii的沟道区采用不同的材料，从而使得形成于第一区域i和第二区域ii的晶体管所对应的沟道区的材料不同，以满足不同晶体管的性能需求，进而优化半导体结构的电学性能。
118.本实施例中，所述衬底200的材料为硅衬底。其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
119.所述第一区域i和第二区域ii形成的晶体管的导电类型不同。本实施例以所述第一区域i为pmos晶体管，所述第二区域ii为nmos晶体管为例，相应的，在半导体结构工作时，pmos晶体管的载流子为空穴，nmos晶体管的载流子为电子。
120.在所述第一区域i中，所述第一沟道层2011作为pmos晶体管工作时的沟道。在所述第二区域ii中，所述第二沟道层2012作为nmos晶体管工作时的沟道。
121.本实施例中，所述第一沟道层2011和第二沟道层2012的材料不同。
122.具体的，所述第一沟道层2011的材料为锗化硅。在其他实施例中，所述第一沟道层的材料还可以为锗、硅、碳化硅、砷化镓或镓化铟等其他材料。
123.所述第二沟道层2012的材料为硅。在其他实施例中，所述第二沟道层的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。
124.本实施例中，所述第一区域i中的第一沟道层2011的数量与所述第二区域ii中的第二沟道层2012的数量相同。
125.在半导体结构工作时，所述pmos晶体管中的载流子大小与所述nmos晶体管中载流子大小相同。
126.需要说明的是，本实施例中，第一区域i的所述衬底200上至少有两个所述第一沟道层2011，所述第二区域ii的所述衬底200上至少有两个所述第二沟道层2012。在此情况下，pmos晶体管中以及nmos晶体管中沟道区的数量均至少有两个，在半导体结构工作时，有利于提高载流子的迁移速率。
127.所述半导体结构还包括：隔离材料层206，位于所述衬底200上；多个相间隔的第一沟道层2011，悬置于所述第一区域i的所述隔离材料层206上；多个相间隔的第二沟道层2012，悬置于所述第二区域ii的所述隔离材料层206上。
128.所述隔离材料层206用于电隔离栅极结构218和衬底200。
129.本实施例中，所述隔离材料层206的材料为氧化硅。其他实施例中，所述隔离材料层的材料还可以为氮化硅或氮氧化硅。
130.本实施例中，垂直于所述栅极结构218延伸方向上，所述栅极结构218具有两个相对侧壁；所述第一沟道层2011和第二沟道层2012在所述栅极结构218的任一所述相对侧壁上的投影交替设置，且最顶部的所述第二沟道层2012在任一所述相对侧壁上的投影位于最顶部的所述第一沟道层2011在任一所述相对侧壁上的投影的上方，最底部的所述第一沟道层2011在任一所述相对侧壁上的投影位于所述最底部的所述第二沟道层2012在任一所述相对侧壁上的投影的下方。
131.通常所述半导体结构的形成步骤包括：所述衬底200上形成多个分立的沟道叠层(图中未示出)，所述沟道叠层包括第一沟道层2011和位于所述第一沟道层2011上的第二沟道层2012；去除第一区域i中的所述第二沟道层2012；去除第二区域ii中的所述第一沟道层2011。
132.所述第一沟道层2011和第二沟道层2012，在所述相对侧壁上的投影交替设置，所述第一沟道层2011和第二沟道层2012的此种结构的形成工艺简单，有利于提高半导体结构的形成效率。
133.所述半导体结构还包括：第一沟道膜3011，位于所述第一区域i的所述隔离材料层206中，所述隔离材料层206覆盖所述第一沟道膜3011的侧壁，且露出所述第一沟道膜3011的顶面。
134.所述半导体结构还包括：沟道叠膜301，位于所述第二区域ii的所述隔离材料层206中，所述沟道叠膜301包括第一沟道膜3011和位于所述第一沟道膜3011上的第二沟道膜3012，所述隔离材料层206覆盖所述沟道叠膜301，且露出所述沟道叠膜301的顶面。
135.所述沟道叠膜301比所述第一沟道膜3011相比，缺少第二沟道膜3012，因此所述沟道叠膜301的顶面高于所述第一沟道膜3011的顶面，相应的，所述第一区域i中的所述隔离材料层206的顶部低于所述第二区域ii中的所述隔离材料层206的顶部，有利于使得露出所述隔离材料层206的第一沟道层2011的数量和第二沟道层2012的数量相等。
136.本实施例中，所述第一沟道层2011的数量和第二沟道层2012的数量相等。在半导体结构工作时，使得所述pmos晶体管和nmos晶体管中载流子的迁移速率相同。
137.需要说明的是，所述第一区域i中的所述隔离材料层206的顶面低于所述第二区域ii中的所述隔离材料层206的顶面，且所述第二区域ii中的所述隔离材料层206与所述第一
区域i中的所述隔离材料层206相差一个第二沟道膜3012的厚度。
138.所述半导体结构还包括：鳍部202，位于所述第一区域i的所述第一沟道膜3011与所述衬底200之间，以及第二区域ii的所述衬底200和多个所述沟道叠膜301之间。
139.所述鳍部202使得所述沟道叠膜301与所述衬底200具有一定的间距，使得所述隔离材料层206具有足够的厚度有利于栅极结构218与衬底200的电隔离。此外，所述鳍部202使得第一沟道膜301与衬底200具有一段间隔，使得衬底200顶部不易形成寄生器件，有利于提高半导体结构的电学性能。
140.需要说明的是，在本实施例中，所述第二沟道层2012和鳍部202的材料相同，在其他实施例中，所述第二沟道层和鳍部的材料还可以不相同。
141.在半导体结构工作时，栅极结构218用于控制沟道的开启与断开。
142.本实施例中，所述栅极结构218包括栅介质层2181、位于所述栅介质层2181上的功函数层2182以及位于所述功函数层2182上的金属栅极层2183。
143.所述栅介质层2181用于实现金属栅极层2183与第一沟道层2011之间的电隔离，以及金属栅极层2183与第二沟道层2012之间的电隔离。
144.需要说明的是，所述栅介质层2181的材料为高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。
145.本实施例中，所述栅介质层2181的材料为hfo2。其他实施例中，所述栅介质层的材料还可以选自zro2、hfsio、hfsion、hftao、hftio、hfzro或al2o3中的一种或几种。
146.需要说明的是，所述栅介质层2181保形覆盖在所述第一区域i中的所述第一沟道层2011上，以及第二区域ii的所述第二沟道层2012上。所述栅介质层2181还覆盖在所述隔离材料层206上。
147.所述功函数层2182用于在半导体结构工作时调节半导体结构的阈值电压。
148.本实施例中，所述功函数层2182包括位于所述第一区域i的第一功函数层219，位于所述第二区域ii的第二功函数层220。
149.本实施例中，所述第一功函数层219的材料包括：氮化钛、氮化钽、碳化钛、氮化硅钽、氮化硅钛或碳化钽；所述第二功函数层220的材料包括：铝化钛、碳化钽、铝或者碳化钛。
150.所述金属栅极层2183作为电极，用于实现与外部电路的电连接，在本实施例中，所述金属栅极层2183的材料为镁钨合金。其他实施例中，所述金属栅极结构的材料还可以为w、al、cu、ag、au、pt、ni或ti等。
151.所述半导体结构还包括：第一源漏掺杂层(图中未示出)，位于所述第一沟道层2011的延伸方向的两端，且与所述第一沟道层2011延伸方向的两端连接；第二源漏掺杂层(图中未示出)，位于所述第二沟道层2012的两端，且与所述第二沟道层2012的两端连接。
152.所述半导体结构还包括：栅极侧墙层214，位于在所述相对侧壁上。
153.所述栅极侧墙层214用于保护栅极结构218的侧壁。
154.具体的，所述栅极侧墙层214的材料包括：氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述栅极侧墙层214的材料包括氮化硅。
155.所述半导体结构还包括：层间介质层210，位于所述栅极结构218露出的所述隔离材料层206上，且所述层间介质层210覆盖所述第一源漏掺杂层和第二源漏掺杂层。
156.所述层间介质层210的材料为绝缘材料。
157.本实施例中，所述层间介质层210的材料为氧化硅。其他实施例中，所述层间介质层的材料还可以为氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
158.需要说明的是，所述层间介质层210中具有掺杂离子，掺杂离子能提高所述层间介质层210的耐刻蚀度。
159.具体的，所述掺杂离子包括si、c和n中的一种或多种。本实施例中，所述掺杂离子包括si。
160.需要说明的是，在其他实施例中，所述第一区域的隔离材料层的顶面与第二区域的隔离材料层的顶面齐平，且所述隔离材料层的顶面与所述鳍部的顶面齐平。
161.在此种情况下，所述栅极结构不能覆盖第一区域中，最靠近所述隔离材料层的第一沟道层，相应的形成的栅极结构不能全包围所述第一区域i中，最靠近所述隔离材料层的第一沟道层。
162.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。