半导体结构及其形成方法与流程

1.本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.随着半导体芯片的运用越来越广泛，导致半导体芯片受到静电损伤的因素也越来越多。在现有的芯片设计中，常采用静电放电(esd，electrostatic discharge)保护电路以减少芯片损伤。现有的静电放电保护电路的设计和应用包括：栅接地的n型场效应晶体管(gate grounded nmos，简称ggnmos)保护电路、可控硅(silicon controlled rectifier，简称scr)保护电路、横向双扩散场效应晶体管(lateral double diffused mosfet，简称ldmos)保护电路、双极结型晶体管(bipolar junction transistor，简称bjt)保护电路等。其中，ldmos由于能承受更高的击穿电压而被广泛运用于esd保护。
3.为了提高耐压性，源区和漏区之间的衬底内还设置有一个漂移区，漂移区的掺杂浓度较低，因此当ldmos接高压时，漂移区由于是高阻，所以分压较高，能够承受更高的电压，使得ldmos的耐压性能得到提高。


技术实现要素：

4.本发明实施例解决的问题是提供一种半导体结构及其形成方法，提升ldmos器件的性能。
5.为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，用于形成晶体管，所述基底包括用于形成源区的第一区域和用于形成漏区的第二区域，以及位于所述第一区域和所述第二区域之间的预设区域；在所述基底上形成覆盖在所述预设区域的伪栅结构；对所述第一区域和第二区域进行掺杂，分别对应形成源区和漏区；在所述伪栅结构两侧形成覆盖所述源区和漏区的层间介质层；去除所述伪栅结构，在所述层间介质层中形成栅极开口；对所述栅极开口进行填充，形成初始栅极结构；去除与所述漏区相邻的部分宽度的所述初始栅极结构，剩余初始栅极结构作为栅极，所述栅极与层间介质层围成隔离开口，所述隔离开口底部的基底用于形成漂移区。
6.相应的，本发明实施例还提供一种半导体结构，包括：基底，所述基底包括用于形成源区的第一区域和用于形成漏区的第二区域，以及位于所述第一区域和所述第二区域之间的预设区域，其中，所述预设区域与第二区域相邻的部分基底用于形成漂移区；伪栅结构，位于所述基底上且覆盖在所述预设区域；源区，位于所述第一区域的所述基底中；漏区，位于所述第二区域的所述基底中。
7.与现有技术相比，本发明实施例的技术方案具有以下优点：
8.本发明实施例提供的半导体结构的形成方法中，所述基底包括用于形成源区的第一区域和用于形成漏区的第二区域，以及位于所述第一区域和第二区域之间的预设区域，在形成伪栅结构的步骤中，在所述基底上形成覆盖在所述预设区域的伪栅结构，形成源区和漏区的过程包括对第一区域和第二区域进行掺杂的步骤，伪栅结构覆盖源区和漏区之间
的预设区域，从而有利于减小将离子掺杂到所述预设区域中的概率，在形成栅极后，所述栅极与层间介质层围成隔离开口，所述隔离开口底部的基底用于形成漂移区，也就是说，部分的预设区域用于形成漂移区，漂移区中的掺杂类型通常与源区和漏区的掺杂类型相同，因此，本发明实施例在对第一区域和第二区域进行掺杂的过程中将离子掺杂到预设区域中的概率较低，相应有利于降低将源区和漏区的掺杂离子掺杂到漂移区中的风险，从而有利于防止出现漂移区中的离子掺杂浓度提高而导致漂移区的电阻减小的问题，进而有利于保证漂移区用于分担较高的电压的能力，相应优化了半导体结构的性能。
附图说明
9.图1至图6是一种半导体结构的形成方法中各步骤对应的结构示意图；
10.图7至图17是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
11.目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
12.参考图1至图6，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
13.参考图1，提供基底，所述基底内形成有相邻接的阱区1和漂移区2。
14.继续参考图1，在所述基底上形成伪栅结构3，伪栅结构3覆盖所述阱区1和漂移区2交界处的基底。
15.参考图2，在所述伪栅结构3露出的阱区1和漂移区2中，分别对应形成源区4和漏区5，所述漏区5与伪栅结构3之间还暴露出部分所述漂移区2。
16.参考图3，对所述源区4和漏区5进行离子注入，适于提高所述源区4和漏区5的掺杂浓度。
17.参考图4，对所述源区4和漏区5进行离子注入后，在所述伪栅结构3露出的基底上形成覆盖所述源区4和漏区5的层间介质层6。
18.参考图5，去除所述伪栅结构3，在所述层间介质层6中形成栅极开口7。
19.参考图6，对所述栅极开口7进行填充，形成栅极结构8。
20.上述形成方法中，所述漏区5与伪栅结构3之间还暴露出部分所述漂移区2，对所述源区4和漏区5进行离子注入的过程通常还包括形成用于离子注入的掩膜的步骤，由于所述漏区5与伪栅结构3之间还暴露出部分所述漂移区2，当在形成所述掩膜的过程中存在套刻偏移(overlay shift)时，容易将所述离子注入伪栅结构3与漏区5之间的漂移区2中，漂移区2中的离子掺杂类型与所述注入离子的掺杂类型相同，将所述离子注入伪栅结构3与漏区5之间的漂移区2中容易导致漂移区2的电阻减小，进而易降低漂移区2的分压能力。
21.为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括用于形成源区的第一区域阱和用于形成漏区的第二区域，以及位于所述第一区域和第二区域之间的预设区域；在所述基底上形成覆盖在所述预设区域的伪栅结构；对所述第一区域和第二区域进行掺杂，分别对应形成源区和漏区；在所述伪栅结构两侧形成覆盖所述源区和漏区的层间介质层；去除所述伪栅结构，在所述层间介质层中形成
栅极开口；对所述栅极开口进行填充，形成初始栅极结构；去除与所述漏区相邻的部分宽度的所述初始栅极结构，剩余初始栅极结构作为栅极，所述栅极与层间介质层围成隔离开口，所述隔离开口底部的基底用于形成漂移区。
22.本发明实施例提供的半导体结构的形成方法中，所述基底包括用于形成源区的第一区域和用于形成漏区的第二区域，以及位于所述第一区域和第二区域之间的预设区域，在形成伪栅结构的步骤中，在所述基底上形成覆盖在所述预设区域的伪栅结构，形成源区和漏区的过程包括对第一区域和第二区域进行掺杂的步骤，伪栅结构覆盖源区和漏区之间的预设区域，从而有利于减小将离子掺杂到所述预设区域中的概率，在形成栅极后，所述栅极与层间介质层围成隔离开口，所述隔离开口底部的基底用于形成漂移区，也就是说，部分的预设区域用于形成漂移区，漂移区中的掺杂类型通常与源区和漏区的掺杂类型相同，因此，本发明实施例在对第一区域和第二区域进行掺杂的过程中将离子掺杂到预设区域中的概率较低，相应有利于降低将源区和漏区的掺杂离子掺杂到漂移区中的风险，从而有利于防止出现漂移区中的离子掺杂浓度提高而导致漂移区的电阻减小的问题，进而有利于保证漂移区用于分担较高的电压的能力，相应优化了半导体结构的性能。
23.为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
24.图7至图17是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
25.参考图7和图8，图8为图7沿a-a1方向的剖视图，提供基底，所述基底包括用于形成源区的第一区域i和用于形成漏区的第二区域ii，以及位于所述第一区域i和第二区域ii之间的预设区域d。
26.所述基底用于为形成ldmos晶体管提供工艺平台。
27.本实施例中，所述基底用于形成n型ldmos晶体管。在其他实施例中，所述基底还可以用于形成p型ldmos晶体管。
28.本实施例中，以所形成的ldmos晶体管为鳍式场效应管为例，所述基底包括衬底100以及凸出于所述衬底100的鳍部110。在其他实施例中，当所形成的ldmos晶体管为平面型晶体管时，所述基底相应仅包括衬底。
29.本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
30.本实施例中，所述鳍部110与所述衬底100由对同一半导体层进行刻蚀所得到。在其他实施例中，所述鳍部也可以是外延生长于所述衬底上的半导体层，从而达到精确控制所述鳍部高度的目的。
31.因此，本实施例中，所述鳍部110的材料与所述衬底100的材料相同，所述鳍部110的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料。
32.本实施例中，第一区域i用于形成源区，第二区域ii用于形成漏区。
33.本实施例中，所述第一区域i和第二区域ii之间的预设区域d定义后续伪栅结构的
形成位置。
34.本实施例中，在提供基底的步骤中，所述预设区域d的基底中掺杂有离子，所述离子与ldmos晶体管的掺杂类型不同。
35.其中，本实施例中，与所述第一区域i相邻的部分预设区域d用于形成阱区，与第二区域ii相邻的剩余预设区域d用于形成漂移区。
36.本实施例中，后续对与第二区域ii相邻的部分预设区域d进行掺杂形成漂移区，剩余的预设区域d用于作为阱区，因此，预设区域d中的离子掺杂类型与阱区的掺杂类型相同。
37.本实施例中，所述基底用于形成n型ldmos晶体管，所述预设区域d内的掺杂离子为p型离子。在其他实施例中，当所述基底用于形成p型ldmos晶体管时，所述预设区域内的掺杂离子为n型离子。
38.需要说明的是，所述鳍部110露出的衬底100上还形成有隔离层111，所述隔离层111覆盖所述鳍部110的部分侧壁。
39.所述隔离层111用于对相邻器件之间起到隔离作用。本实施例中，所述隔离层111的材料为氧化硅。在其他实施例中，所述隔离层的材料还可以是氮化硅或氮氧化硅等其他介电材料。
40.参考图9，在所述基底上形成覆盖在所述预设区域d的伪栅结构113。
41.所述伪栅结构113用于为后续形成初始栅极结构占据空间位置。
42.后续步骤还包括：对所述第一区域i和第二区域ii进行掺杂，分别对应形成源区和漏区。
43.本发明实施例中，与第二区域ii相邻的部分预设区域d用于形成漂移区，且漂移区中的掺杂类型通常与源区和漏区的掺杂类型相同，通过使伪栅结构113覆盖第一区域i和第二区域ii之间的预设区域d，从而在形成源区和漏区的过程中，有利于防止将离子掺杂到所述预设区域d中，相应有利于防止将源区和漏区的掺杂离子掺杂到漂移区中，从而有利于防止漂移区中的离子掺杂浓度提高而导致漂移区的电阻减小的问题，进而有利于保证漂移区用于分担较高的电压的能力，相应优化了半导体结构的性能。
44.本实施例中，所述伪栅结构113横跨所述鳍部110，且覆盖所述鳍部110的部分顶部和部分侧壁。
45.本实施例中，伪栅结构113为单层结构，伪栅结构113仅包括伪栅层。
46.本实施例中，所述伪栅结构113的材料为多晶硅。
47.本实施例中，形成伪栅结构113的过程中，伪栅结构113的顶部还形成有栅极掩膜层114。栅极掩膜层114用于作为形成伪栅结构113时的刻蚀掩膜，栅极掩膜层114还用于保护伪栅结构113的顶部。
48.本实施例中，所述栅极掩膜层114的材料为氮化硅。
49.需要说明的是，本实施例中，在提供基底后，在形成伪栅结构113之前，所述半导体结构的形成方法还包括：在隔离层111露出的鳍部110的顶面和侧壁形成伪栅氧化层112。伪栅氧化层112用于保护鳍部110，伪栅氧化层112还能够在后续去除伪栅结构113的过程中用于作为停止层。
50.本实施例中，伪栅氧化层112的材料为氧化硅。
51.本实施例中，在形成所述伪栅结构113后，所述半导体结构的形成方法还包括：在
伪栅结构113和栅极掩膜层114的侧壁形成侧墙115。
52.本实施例中，侧墙115用于定义源区和漏区的形成区域。具体地，本实施例中，伪栅结构114和侧墙115的两侧露出鳍部110，其中，伪栅结构114和侧墙115露出的一侧的鳍部110用于作为第一区域i，伪栅结构114和侧墙115露出的另一侧的鳍部110用于作为所述第二区域ii。
53.所述侧墙115的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种，侧墙115可以为单层结构或叠层结构。本实施例中，侧墙115为单层结构，侧墙115的材料为氮化硅。
54.参考图10至图11，对所述第一区域i和第二区域ii进行掺杂，分别对应形成源区120(如图11所示)和漏区130(如图11所示)。
55.所述源区120形成于所述伪栅结构113一侧的第一区域i中，所述漏区130形成于所述伪栅结构113另一侧的第二区域ii中。
56.本实施例中，所述源区120和所述漏区130分别形成于伪栅结构113和侧墙114两侧的鳍部110中。
57.本实施例中，所述源区120和漏区130内具有掺杂离子，所述源区120和漏区130中的离子掺杂类型与鳍部110中的离子掺杂类型相反。具体地，源区120和漏区130中的离子掺杂类型与阱区中的离子掺杂类型相反。
58.本实施例中，形成所述源区120和漏区130的步骤包括：
59.如图10所示，在第一区域i和第二区域ii的基底中形成源漏外延层116。
60.所述源漏外延层116用于形成源区或漏区。
61.作为一种示例，本实施例中，形成所述源漏外延层116的步骤包括：在所述第一区域i和第二区域ii的基底中形成应力层，且在形成所述应力层的过程中原位自掺杂离子形成源漏外延层116。
62.所述应力层用于在器件工作时为沟道提供应力，从而有利于提高沟道的载流子迁移率。当形成n型ldmos晶体管时，所述应力层的材料为si或sic，从而使源漏外延层116为n型ldmos晶体管的沟道区提供拉应力作用，有利于提高n型ldmos晶体管的载流子迁移率；当形成p型ldmos晶体管时，所述应力层的材料为si或sige，从而使源漏外延层116为p型ldmos晶体管的沟道区提供压应力作用，有利于提高p型ldmos晶体管的载流子迁移率。
63.所述原位自掺杂离子的掺杂类型与晶体管的掺杂类型相同。
64.具体地，当形成n型ldmos晶体管时，所述原位自掺杂离子的掺杂离子为n型离子，所述n型离子包括p离子、as离子或sb离子等；当形成p型ldmos晶体管时，所述原位自掺杂离子的掺杂离子为p型离子，所述p型离子包括b离子、ga离子或in离子等。
65.具体地，本实施例中，形成所述源漏外延层116的步骤包括：以所述伪栅结构113为掩膜，刻蚀所述伪栅结构113露出的基底，在所述第一区域i和第二区域ii的基底中形成凹槽(图未示)；在所述凹槽中形成所述源漏外延层116。
66.所述凹槽用于为形成源漏外延层116提供空间位置。
67.本实施例中，形成所述凹槽的步骤包括：以所述伪栅结构113为掩膜，采用干法刻蚀工艺，刻蚀所述伪栅结构113露出的基底。
68.具体地，本实施例中，刻蚀所述伪栅结构113和侧墙115露出的鳍部110，形成所述
凹槽。相应地，所述源漏外延层116形成于所述伪栅结构113和侧墙115露出的鳍部110中。
69.本实施例中，以在形成源漏外延层116的过程中进行原位自掺杂离子作为一种示例。在其他实施例中，在形成源漏外延层的过程中，还可以不进行原位自掺杂离子的步骤，相应地，在形成源漏外延层的过程中，源漏外延层中不具有掺杂离子。
70.如图11所示，对所述源漏外延层116掺杂离子，分别对应形成源区120和漏区130。
71.本实施例中，所述源漏外延层116位于所述伪栅结构113两侧的第一区域i和第二区域ii中，所述第一区域i和第二区域ii之间的预设区域d被所述伪栅结构113覆盖，因此，在对所述源漏外延层116掺杂离子的过程中，有利于防止将离子掺杂到所述预设区域d的基底中，预设区域d与所述第二区域ii相邻的部分基底用于形成漂移区，漂移区中的掺杂类型与源区120或漏区130的掺杂类型相同，因此，本实施例有利于防止将离子掺杂到漂移区中，进而防止漂移区中的离子掺杂浓度提高而出现漂移区的电阻减小的问题，相应保证了漂移区用于分担较高的电压的能力。
72.本实施例中，在形成源漏外延层116的过程中，还包括进行原位自掺杂离子的步骤，通过在形成源漏外延层116后，还对源漏外延层116掺杂离子，有利于提高所述源区120或漏区130的离子掺杂浓度，从而有利于减小源区120和漏区130的电阻；后续步骤还包括形成分别与源区120和漏区130相接触的源极插塞和漏极插塞，源区120或漏区130的离子掺杂浓度较高，相应有利于减小源极插塞与源区120的接触电阻、以及有利于减小漏极插塞与漏区130的接触电阻，进而有利于提升半导体结构的性能。
73.本实施例中，采用离子注入工艺，对所述源漏外延层116掺杂离子。
74.当形成nmos晶体管时，所述掺杂离子为n型离子，例如：as离子或p离子，所述离子注入工艺的参数包括：注入能量为3kev至30kev，注入剂量为5.0e14原子每平方厘米至8.0e15原子每平方厘米，注入方向与基底法线的夹角为5
°
至25
°
；当形成pmos晶体管时，所述掺杂离子为p型离子，例如：b离子，所述离子注入工艺的参数包括：注入能量为0.5kev至10kev，注入剂量为8.0e14原子每平方厘米至1.0e16原子每平方厘米，注入方向与基底法线的夹角为5
°
至25
°
。
75.所述离子注入工艺的注入能量不宜过小，也不宜过大。如果所述注入能量过小，难以降低所述源漏外延层116的寄生电阻；如果注入能量过大，则难以控制短沟道效应，而且容易引起注入污染和粒子散射等问题，此外，注入能量过大，还容易导致在将所述离子注入到所述源漏外延层116中后，离子仍具有一定的能量从而容易扩散到所述基底中，例如：可能导致离子扩散到用于形成漂移区的基底中，这也容易导致漂移区的电阻减小。为此，本实施例中，注入离子为n型离子时，注入能量为3kev至30kev；注入离子为p型离子时，注入能量为0.5kev至10kev。
76.所述离子注入工艺的注入剂量不宜过小，也不宜过大。如果注入剂量过小，则对所述源漏外延层116中的离子掺杂浓度的提高效果不明显；如果注入剂量过大，则难以控制短沟道效应，而且，注入离子也可能会扩散至用于形成漂移区的基底中。为此，本实施例中，注入离子为n型离子时，注入剂量为5.0e14原子每平方厘米至8.0e15原子每平方厘米；注入离子为p型离子时，注入剂量为8.0e14原子每平方厘米至1.0e16原子每平方厘米。
77.所述离子注入的注入方向与基底法线的夹角不宜过大，否则容易增加将离子注入到伪栅结构113下方的基底中的风险，与源区120相邻的区域后续作为沟道，与漏区130相邻
的区域用于形成漂移区，离子扩散到伪栅结构113下方的基底中，相应容易导致离子扩散至沟道或者漂移区所在的位置处，均会对半导体结构的性能产生不良影响。为此，本实施例中，注入离子为n型离子时，注入方向与基底法线的夹角为5
°
至25
°
；注入离子为p型离子时，注入方向与基底法线的夹角为5
°
至25
°
。
78.参考图12，在所述伪栅结构113两侧形成覆盖所述源区120和漏区130的层间介质层140。
79.所述层间介质层140用于实现相邻器件之间的电隔离。
80.所述层间介质层140的材料为介质材料。层间介质层140的材料可以为氧化硅氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
81.本实施例中，所述层间介质层140为单层结构，所述层间介质层140的材料为氧化硅。本实施例中，形成层间介质层140的步骤包括：在所述基底上形成覆盖源区120和漏区130、以及栅极掩膜层114的介质材料层；去除高于伪栅结构113的介质材料层，剩余的介质材料层用于作为层间介质层140。
82.本实施例中，在去除高于伪栅结构113的介质材料层的过程中，还去除所述栅极掩膜层114。因此，形成层间介质层140后，层间介质层140暴露出所述伪栅结构113的顶面，从而后续能够去除伪栅结构113。
83.参考图13，去除所述伪栅结构113，在所述层间介质层140中形成栅极开口10。
84.栅极开口10用于为形成初始栅极结构提供空间位置。
85.本实施例中，在去除伪栅结构113的过程中，还去除伪栅结构113底部的伪栅氧化层112。因此，栅极开口10的底部暴露出鳍部110。
86.本实施例中，去除伪栅结构113的工艺包括干法刻蚀工艺，例如：各向异性的干法刻蚀工艺。
87.参考图14，对所述栅极开口10进行填充，形成初始栅极结构150。
88.后续去除与所述漏区130相邻的部分宽度的初始栅极结构150后，剩余的初始栅极结构150用于作为栅极。
89.本实施例中，初始栅极结构150用于形成金属栅极，因此，初始栅极结构150包括位于栅极开口10底部和侧壁的功函数膜12、以及位于功函数膜12上的栅电极膜13。
90.所述功函数膜12用于形成功函数层。当形成n型ldmos晶体管时，所述功函数膜12为n型功函数材料，所述功函数膜12的材料包括tial、taaln、tialn、mon、tacn和aln中的一种或几种；当形成p型ldmos晶体管时，所述功函数膜12相应为p型功函数材料，所述功函数膜12的材料包括ta、tin、tan、tasin和tisin中的一种或几种。
91.所述栅电极膜13用于形成栅电极层。所述栅电极膜13的材料为导电材料，例如：w、al、cu、ag、au、pt、ni或ti等。
92.本实施例中，在形成栅极开口10后，在形成所述初始栅极结构150之前，所述半导体结构的形成方法还包括：在所述栅极开口10的底部和侧壁形成高k栅介质层11。相应地，功函数层12位于高k栅介质层11上。
93.所述高k栅介质层11用于实现栅极结构与基底之间的电性隔离。
94.所述高k栅介质层11的材料为高k介质材料，其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料，例如：hfo2、zro2、hfsio、hfsion、hftao、hftio、hfzro
或al2o3等。
95.需要说明的是，本实施例中，在形成初始栅极结构150后，半导体结构的形成方法还包括：回刻蚀部分的初始栅极结构150，使剩余的初始栅极结构150与高k栅介质层13围成沟槽(图未示)；对沟槽进行填充，形成保护层160。
96.具体地，回刻蚀部分的栅电极膜13和功函数膜12，形成所述沟槽。
97.保护层160用于保护初始栅极结构150的顶部。后续形成栅极结构后，还包括形成与栅极结构相接触的栅极插塞的步骤，形成栅极插塞的过程通常包括刻蚀栅极结构上的介质层的步骤，保护层160能够在刻蚀栅极结构上的介质层的过程中，起到定义刻蚀停止位置的作用，从而防止对栅极结构150造成损伤。
98.本实施例中，保护层160的材料为氮化硅。
99.参考图15，去除与所述漏区130相邻的部分宽度的所述初始栅极结构150，剩余初始栅极结构150作为栅极170，所述栅极170与层间介质层140围成隔离开口20，所述隔离开口20底部的基底用于形成漂移区。
100.栅极170用于控制器件工作时，导电沟道的开启和关断。
101.通过去除与所述漏区130相邻的部分宽度的所述初始栅极结构150，使栅极170与漏区130相隔离，暴露出与漏区130相邻的基底，从而使栅极170与漏区130之间的距离增大，使漂移区能够作为延伸电阻区，进而使所述漂移区能够承受较大的分压。
102.本实施例中，去除与漏区130相邻的部分宽度的栅电极膜13和功函数膜12，剩余的栅电极膜13用于作为栅电极层23，剩余的功函数膜12用于作为功函数层22，栅电极层23与功函数层22构成所述栅极170。
103.关于栅电极层23和功函数层22可分别参考前述对栅电极膜13和功函数膜12的相关描述，本实施例在此不再赘述。
104.本实施例中，在去除与漏区130相邻的部分宽度的栅电极膜13和功函数膜12的步骤中，还去除与漏区130相邻的部分宽度的保护层160。
105.本实施例中，去除与漏区130相邻的部分宽度的初始栅极结构150的步骤包括：形成遮挡层(图未示)，覆盖与源区120相邻的部分宽度的初始栅极结构150；去除所述遮挡层露出的初始栅极结构150。
106.本实施例中，去除与漏区130相邻的部分宽度的初始栅极结构150的工艺包括干法刻蚀工艺，例如：各向异性的干法刻蚀工艺。
107.本实施例中，所述干法刻蚀工艺的参数包括：刻蚀气体包括cf4、sf6和cl2，cf4的气体流量为100sccm至900sccm，sf6的气体流量为60sccm至300sccm，cl2的气体流量为100sccm至2000sccm，工艺压强为10mtorr至350mtorr，偏置功率为80w至500w。本实施例中，通过将所述干法刻蚀工艺的气体流量、偏置功率和工艺压强设定在合理范围内，并互相配合，从而在提高处理效率和稳定性的同时，降低工艺成本、减少副作用。
108.隔离开口20的底部暴露出与漏区130相邻的部分预设区域d，暴露出的部分预设区域d用于形成漂移区。
109.本实施例中，所述隔离开口20的底部和隔离开口20靠近漏区130的侧壁暴露出高k栅介质层11，隔离开口20由栅极170与高k栅介质层11围成。
110.后续步骤还包括：在隔离开口20露出的基底中掺杂离子，并使所述离子扩散至栅
极170底部的部分基底中，形成漂移区，其中，位于隔离开口20底部的高k栅介质层11还用于在形成漂移区的过程中，对鳍部110起到保护的作用。
111.需要说明的是，所述栅极170与层间介质层140围成的所述隔离开口20的深宽比不宜过小，也不宜过大。如果所述隔离开口20的深宽比过小，则所述隔离开口20的宽度相应过大，这容易导致所述栅极170的体积过小，从而容易导致所述栅极170对沟道的控制能力降低；如果所述隔离开口20的深宽比过大，则在隔离开口20的深度一定的情况下，所述隔离开口20的宽度相应过小，后续工艺还包括在隔离开口20中填充隔离结构，这容易导致隔离结构在隔离开口20中的填充难度较大，隔离结构内部产生空洞等缺陷的概率较高。为此，本实施例中，所述隔离开口20的深宽比为1：10至1:30。
112.结合参考图16，本实施例中，所述半导体结构的形成方法还包括：在形成所述栅极170之后，在所述隔离开口20露出的基底中掺杂离子，并使所述离子扩散至栅极170底部的部分基底中，形成漂移区102。
113.本实施例中，在形成漂移区102后，预设区域d的剩余区域用于作为阱区101，阱区101与所述漂移区102相邻接。
114.所述阱区101作为横向扩散区以形成具有浓度梯度的沟道，所述漂移区102用于承受较大的分压。
115.本实施例中，通过在形成所述栅极170之后，形成漂移区102，从而能够继续以遮挡层作为离子掺杂的掩膜，有利于节省光罩，从而有利于节省工艺成本；而且，本实施例中，在形成栅极170之后，对隔离开口20露出的基底中掺杂离子，并使所述离子扩散至栅极170底部的部分基底中，形成漂移区102，有利于保证栅极170能够覆盖阱区101和漂移区102的交界处，使漂移区102的掺杂剖面满足工艺要求，进而提高工艺稳定性。
116.所述漂移区102内的掺杂离子类型与所述阱区101内的掺杂离子类型不同。当形成n型ldmos晶体管时，所述阱区101内的掺杂离子为p型离子，所述漂移区102内的掺杂离子为n型离子；当形成p型ldmos晶体管时，所述阱区101内的掺杂离子为n型离子，所述漂移区102内的掺杂离子为p型离子。
117.本实施例中，形成所述漂移区102的步骤包括：对所述隔离开口20露出的基底进行离子注入30。
118.当形成nmos晶体管时，注入离子为n型离子，例如：as离子或p离子，所述离子注入工艺的参数包括：注入能量为10kev至70kev，注入剂量为5.0e13原子每平方厘米至8.0e14原子每平方厘米，注入角度为5
°
至25
°
；当形成pmos晶体管时，注入离子为p型离子，例如：b离子，所述离子注入工艺的参数包括：注入能量为2kev至25kev，注入剂量为6.0e13原子每平方厘米至1.0e15原子每平方厘米，注入角度为5
°
至25
°
。
119.所述离子注入30的注入能量不宜过小，也不宜过大。如果所述离子注入30的注入能量过小，容易导致所形成的漂移区102的掺杂深度较小；如果离子注入30的注入能量过大，容易对鳍部110或栅极170造成损伤。为此，当形成nmos晶体管时，注入离子为n型离子，注入能量为10kev至70kev；当形成pmos晶体管时，注入离子为p型离子，注入能量为2kev至25kev。
120.所述离子注入30的注入剂量不宜过小，也不宜过大。如果离子注入30的注入剂量过小，容易导致漂移区102中的离子掺杂浓度过低；如果离子注入30的注入剂量过大，容易
导致漂移区102中的离子掺杂浓度较高，进而容易导致漂移区102的耐压能力降低。为此，，当形成nmos晶体管时，注入离子为n型离子，注入剂量为5.0e13原子每平方厘米至8.0e14原子每平方厘米；当形成pmos晶体管时，注入离子为p型离子，注入剂量为6.0e13原子每平方厘米至1.0e15原子每平方厘米。
121.所述离子注入30的注入方向与基底法线的夹角不宜过大，否则容易增加将离子注入到栅极170中的风险。本实施例中，离子注入30的注入方向与基底法线的夹角为5
°
至25
°
。
122.本实施例中，以在形成栅极170和隔离开口20之后，形成漂移区102作为一种示例。
123.在其他实施例中，所述半导体结构的形成方法还包括：在提供基底的步骤中，在所述预设区域与所述第二区域相邻的部分基底中掺杂离子，形成漂移区。具体地，可以通过掩膜(mask)，分别在基底中的不同区域中掺杂离子，形成阱区和漂移区。相应地，在该实施例中，在形成栅极的步骤中，所述栅极还覆盖部分的所述漂移区。关于形成漂移区和阱区的步骤不仅限于此，本发明在此不做限定。
124.结合参考图17，本实施例中，所述半导体结构的形成方法还包括：在形成所述隔离开口20、以及在形成所述漂移区102后，对所述隔离开口20进行填充，形成隔离结构185。
125.所述隔离结构185用于将所述隔离开口20填满，从而实现相邻器件之间的隔离，降低相邻器件之间产生漏电流、短接问题的概率。
126.本实施例中，形成所述隔离结构185的步骤包括：在所述层间介质层140上形成金属层间介质层180，金属层间介质层180还覆盖所述栅极170且填充于所述隔离开口20，填充于隔离开口20的金属层间介质层180用于作为所述隔离结构185。
127.因此，隔离结构185的材料与金属层间介质层180的材料相同。
128.金属层间介质层180用于实现导电插塞或互连线之间的隔离。因此，所述金属层间介质层180的材料为介电材料。金属层间介质层180的材料可以为氧化硅、氮氧化硅、氮化硅、碳氮化硅或氮碳化硅硼等介质材料。本实施例中，金属层间介质层180的材料为氧化硅，隔离结构185的材料相应也为氧化硅。
129.本实施例中，形成金属层间介质层180的工艺包括流动性化学气相沉积(flowable chemical vapor deposition，fcvd)工艺。流动性化学气相沉积工艺具有良好的填充能力，适用于填充高深宽比的开口，有利于降低位于所述隔离开口20内的金属层间介质层180的材料中产生空洞等缺陷的概率，相应提高隔离结构185的成膜质量。
130.在其他实施例中，形成金属层间介质层的工艺还包括为等离子体化学气相沉积工艺或低压化学气相沉积工艺等沉积工艺。
131.相应的，本发明还提供一种半导体结构。参考图11，示出了本发明半导体结构一实施例的结构示意图。
132.所述半导体结构包括：基底，所述基底包括用于形成源区的第一区域i和用于形成漏区的第二区域ii，以及位于第一区域i和第二区域ii之间的预设区域d，其中，预设区域d与第二区域ii相邻的部分基底用于形成漂移区；伪栅结构113，位于所述基底上且覆盖在所述预设区域d；源区120，位于第一区域i的基底中；漏区130，位于第二区域ii的基底中。
133.形成源区120和漏区130的过程通常包括对第一区域i和第二区域ii进行掺杂的步骤，本发明实施例提供的半导体结构中，伪栅结构113覆盖源区120和漏区130之间的预设区域d，从而有利于防止将离子掺杂到所述预设区域d中，也就是有利于防止将离子掺杂到漂
移区中，漂移区中的离子掺杂类型与源区120和漏区130的掺杂类型相同，这有利于防止出现漂移区的离子掺杂浓度较高而出现漂移区的电阻降低的问题，进而有利于保证漂移区用于分担较高的电压的能力。
134.所述基底用于为形成ldmos晶体管提供工艺平台。
135.本实施例中，所述基底用于形成n型ldmos晶体管。在其他实施例中，所述基底还可以用于形成p型ldmos晶体管。
136.本实施例中，以所形成的ldmos晶体管为鳍式场效应管为例，所述基底包括衬底100以及凸出于所述衬底100的鳍部110。
137.本实施例中，所述衬底100为硅衬底。
138.本实施例中，所述鳍部110与衬底100的材料相同，鳍部110的材料为硅。
139.本实施例中，所述第一区域i用于形成源区120，所述第二区域ii用于形成漏区130。
140.所述第一区域i和第二区域ii之间的预设区域d用于定义伪栅结构113的形成位置。其中，本实施例中，与所述第一区域i相邻的部分预设区域d用于形成阱区，与第二区域ii相邻的剩余预设区域d用于形成漂移区。
141.本实施例中，后续对于第二区域ii相邻的预设区域d进行掺杂形成漂移区，剩余的预设区域d用于作为阱区，因此，预设区域d中的离子掺杂类型与阱区的掺杂类型相同。
142.本实施例中，所述基底用于形成n型ldmos晶体管，所述预设区域d内的掺杂离子为p型离子。在其他实施例中，当所述基底用于形成p型ldmos晶体管时，所述预设区域内的掺杂离子为n型离子。
143.本实施例中，以在后续的步骤中形成漂移区作为一种示例。
144.在其他实施例中，所述半导体结构还包括：阱区，位于预设区域靠近第一区域的基底中；漂移区，位于预设区域靠近第二区域的基底中。
145.阱区与所述漂移区相邻接。所述阱区作为横向扩散区以形成具有浓度梯度的沟道，所述漂移区用于承受较大的分压。
146.所述漂移区内的掺杂离子类型与所述阱区内的掺杂离子类型不同。当形成n型ldmos晶体管时，所述阱区内的掺杂离子为p型离子，所述漂移区内的掺杂离子为n型离子；当形成p型ldmos晶体管时，所述阱区内的掺杂离子为n型离子，所述漂移区内的掺杂离子为p型离子。
147.需要说明的是，所述半导体结构还包括：隔离层111，位于鳍部110露出的衬底100上，所述隔离层111覆盖所述鳍部110的部分侧壁。
148.所述隔离层111用于对相邻器件之间起到隔离作用。本实施例中，所述隔离层111的材料为氧化硅。在其他实施例中，所述隔离层的材料还可以是氮化硅或氮氧化硅等其他介电材料。
149.本实施例中，所述半导体结构还包括：伪栅氧化层112，位于隔离层111露出的鳍部110的顶面和侧壁。伪栅氧化层112用于保护鳍部110，伪栅氧化层112还能够在后续去除伪栅结构113的过程中用于作为停止层。
150.本实施例中，伪栅氧化层112的材料为氧化硅。
151.所述伪栅结构113用于为后续形成初始栅极结构占据空间位置。
152.本实施例中，所述伪栅结构113横跨所述鳍部110，且覆盖所述鳍部110的部分顶部和部分侧壁。
153.本实施例中，伪栅结构113为单层结构，伪栅结构113仅包括伪栅层。
154.本实施例中，所述伪栅结构113的材料为多晶硅。
155.本实施例中，所述伪栅结构113位于所述伪栅氧化层112上。
156.本实施例中，所述半导体结构还包括：位于伪栅结构113的顶部的栅极掩膜层114。栅极掩膜层114用于作为形成伪栅结构113时的刻蚀掩膜，栅极掩膜层114还用于保护伪栅结构113的顶部。
157.本实施例中，栅极掩膜层114的材料为氮化硅。
158.本实施例中，所述半导体结构还包括：侧墙115，位于伪栅结构113和栅极掩膜层114的侧壁上。
159.本实施例中，侧墙115用于定义源区120和漏区130的形成区域。具体地，本实施例中，伪栅结构114和侧墙115的两侧露出鳍部110，其中，伪栅结构114和侧墙115露出的一侧的鳍部110用于作为第一区域i，伪栅结构114和侧墙115露出的另一侧的鳍部110用于作为所述第二区域ii。
160.本实施例中，侧墙115为单层结构，所述侧墙115的材料为氮化硅。
161.所述源区120形成于所述伪栅结构113一侧的第一区域i中，所述漏区130形成于所述伪栅结构113另一侧的第二区域ii中。
162.本实施例中，所述源区120和所述漏区130分别形成于伪栅结构113和侧墙114两侧的鳍部110中。
163.本实施例中，所述源区120和漏区130内具有掺杂离子，所述源区120和漏区130中的离子掺杂类型与鳍部110中的离子掺杂类型相反。具体地，源区120和漏区130中的离子掺杂类型与阱区中的离子掺杂类型相反。
164.当形成n型ldmos晶体管时，所述源区120和漏区130中的掺杂离子为n型离子，所述n型离子包括p离子、as离子或sb离子等；当形成p型ldmos晶体管时，所述源区120和漏区130中的掺杂离子为p型离子，所述p型离子包括b离子、ga离子或in离子等。
165.本实施例中，所述源区120和漏区130的材料包括掺杂有离子的应力层。
166.所述应力层用于在器件工作时为沟道提供应力，从而有利于提高沟道的载流子迁移率。
167.当形成n型ldmos晶体管时，所述应力层的材料为si或sic，从而使源区120和漏区130为n型ldmos晶体管的沟道区提供拉应力作用，有利于提高n型ldmos晶体管的载流子迁移率；当形成p型ldmos晶体管时，所述应力层的材料为si或sige，从而使源区120和漏区130为p型ldmos晶体管的沟道区提供压应力作用，有利于提高p型ldmos晶体管的载流子迁移率。
168.所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
169.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所
限定的范围为准。