三维存储器及其制作方法与流程

1.本发明涉及半导体技术领域，尤其涉及一种三维存储器及其制作方法。


背景技术：

2.三维交叉点存储器，如相变存储器(pcm，phase change memory)是一种使用硫族化合物作为存储介质的存储技术，利用材料在不同状态下的电阻差异来保存数据。pcm具有可按位寻址、断电后数据不丢失、存储密度高、读写速度快等优势，被认为是最有前景的下一代存储器。
3.然而，相关技术中，三维交叉点存储器还存在各种挑战。


技术实现要素：

4.为解决相关技术问题，本发明实施例提出一种三维存储器。
5.本发明实施例提供了一种三维存储器，包括：至少一个存储单元阵列块；
6.所述存储单元阵列块至少包括：层叠设置的第一地址线层、多个第一相变存储单元以及第二地址线层；其中，第一地址线层与第二地址线层平行；所述第一地址线层包括多条均沿第一方向延伸的第一地址线；所述第二地址线层包括多条均沿第二方向延伸的第二地址线；所述第一方向与第二方向垂直；所述第一相变存储单元与所述第一地址线和第二地址线均垂直；
7.所述第一地址线沿第一方向的长度与所述第二地址线沿第二方向的长度基本相同，且所述第一地址线的电阻与所述第二地址线的电阻基本相同。
8.上述方案中，所述第一地址线包括层叠设置的第一子地址线和第二子地址线，所述第一子地址线和所述第二子地址线的材料相同或不同；
9.和/或，
10.所述第二地址线包括层叠设置的第三子地址线和第四子地址线，所述第三子地址线和所述第四子地址线的材料相同或不同。
11.上述方案中，所述三维存储器还包括外围电路的功能器件；
12.所述功能器件包括与所述第一地址线连接的第一功能器件及与所述第二地址线连接的第二功能器件；
13.所述第一功能器件设置在第一区域和第二区域上；所述第二功能器件设置在第三区域、第四区域、第五区域及第六区域上；所述第一区域与所述第二区域在第二方向的投影存在共同的端点；所述第三区域与所述第四区域在第一方向的投影存在共同的端点，所述第四区域与所述第五区域在第一方向的投影存在共同的端点，所述第五区域与所述第六区域在第一方向的投影存在共同的端点；所述第一区域、第二区域、第三区域、第四区域、第五区域及第六区域在第二方向的投影长度等于第一区域和第二区域在第二方向的投影长度，所述第一区域、第二区域、第三区域、第四区域、第五区域及第六区域在第一方向的投影长度等于第三区域、第四区域、第五区域及第六区域在第一方向的投影长度。
14.上述方案中，所述多条第一地址线中各第一地址线沿所述第二方向的间距相同；所述多条第二地址线中各第二地址线沿所述第一方向的间距相同。
15.上述方案中，所述三维存储器还包括：与所述第一地址线接触的第一连接部以及与所述第二地址线接触的第二连接部；其中，所述第一功能器件通过相应的第一连接部分别连接到所述存储单元阵列块中的所有第一地址线上，所述第二功能器件通过相应的第二连接部分别连接到所述存储单元阵列块中的所有第二地址线上；
16.所述第一连接部与所述第一地址线的几何中心处接触；
17.和/或，
18.所述第二连接部与所述第二地址线的几何中心处接触。
19.上述方案中，所述存储单元阵列块还包括：堆叠设置在第二地址线层上的多个第二相变存储单元以及第三地址线层；其中，所述第三地址线层与第二地址线层平行；所述第三地址线层包括多条均沿第一方向延伸的第三地址线；所述第三地址线与所述第一地址线在第一平面上的投影部分重合；所述第二相变存储单元与所述第二地址线和第三地址线均垂直；所述第一平面与堆叠的方向垂直；
20.所述第三地址线沿第一方向的长度与所述第二地址线沿第二方向的长度基本相同，且所述第三地址线的电阻与所述第二地址线的电阻基本相同。
21.上述方案中，
22.所述第一地址线包括层叠设置的第一子地址线和第二子地址线，所述第一子地址线和所述第二子地址线的材料相同或不同；
23.所述第三地址线包括层叠设置的第五子地址线和第六子地址线，所述第五子地址线和所述第六子地址线的材料相同或不同；
24.和/或，
25.所述第二地址线包括层叠设置的第三子地址线和第四子地址线，所述第三子地址线和所述第四子地址线的材料相同或不同。
26.上述方案中，所述三维存储器还包括外围电路的功能器件；
27.所述功能器件包括与所述第一地址线连接的第一功能器件、与所述第二地址线连接的第二功能器件及与所述第三地址线连接的第三功能器件；所述第一功能器件设置在第一区域和第二区域上；所述第二功能器件设置在第三区域、第四区域、第五区域及第六区域上；所述第三功能器件设置在第七区域和第八区域上；
28.所述第一区域与所述第二区域在第二方向的投影存在共同的端点；所述第三区域与所述第四区域在第一方向的投影存在共同的端点，所述第四区域与所述第五区域在第一方向的投影存在共同的端点，所述第五区域与所述第六区域在第一方向的投影存在共同的端点；所述第七区域与所述第八区域在第二方向的投影存在共同的端点；所述第一区域、第二区域、第三区域、第四区域、第五区域、第六区域、第七区域及第八区域在第二方向的投影长度等于第七区域和第八区域在第二方向的投影长度，所述第一区域、第二区域、第三区域、第四区域、第五区域、第六区域、第七区域及第八区域在第一方向的投影长度等于第三区域、第四区域、第五区域及第六区域在第一方向的投影长度。
29.上述方案中，所述多条第一地址线中各第一地址线沿所述第二方向的间距相同；所述多条第二地址线中各第二地址线沿所述第一方向的间距相同；所述多条第三地址线中
各第三地址线沿所述第二方向的间距相同。
30.上述方案中，所述三维存储器还包括：与所述第一地址线接触的第一连接部、与所述第二地址线接触的第二连接部以及与所述第三地址线接触的第三连接部；其中，所述第一功能器件通过相应的第一连接部分别连接到所述存储单元阵列块中的所有第一地址线上，所述第二功能器件通过相应的第二连接部分别连接到所述存储单元阵列块中的所有第二地址线上，所述第三功能器件通过相应的第三连接部分别连接到所述存储单元阵列块中的所有第三地址线上；
31.所述第一连接部与所述第一地址线的几何中心处接触；所述第三连接部与所述第三地址线的几何中心处接触；
32.和/或，
33.所述第二连接部与所述第二地址线的几何中心处接触。
34.上述方案中，所述三维存储器还包括互连层，所述功能器件通过所述互连层与相应连接部连接。
35.上述方案中，所述功能器件包括解码器。
36.上述方案中，一个存储单元包括堆叠设置的相变存储器pcm元件、选通元件及多个电极。
37.本发明实施例还提供了一种三维存储器的制作方法，包括：
38.形成第一地址线层的多条第一地址线，所述多条第一地址线均沿第一方向延伸；
39.在所述第一地址线层上形成多个第一相变存储单元；
40.在所述多个第一相变存储单元上形成第二地址线层的多条第二地址线，所述多条第二地址线均沿垂直于所述第一方向的第二方向延伸；所述第一相变存储单元与所述第一地址线和第二地址线均垂直；
41.所述第一地址线沿第一方向的长度与所述第二地址线沿第二方向的长度基本相同，且所述第一地址线的电阻与所述第二地址线的电阻基本相同。
42.上述方案中，
43.形成所述第一地址线层的多条第一地址线中每条第一地址线的步骤包括：
44.形成第一子地址线，在所述第一子地址线上形成覆盖所述第一子地址线的第二子地址线；所述第一子地址线和所述第二子地址线的材料相同或不同；
45.和/或，
46.形成所述第二地址线层的多条第二地址线中每条第二地址线的步骤包括：
47.在所述第一相变存储单元上形成第三子地址线，在所述第三子地址线上形成覆盖所述第三子地址线的第四子地址线；所述第三子地址线和所述第四子地址线的材料相同或不同。
48.上述方案中，所述方法还包括：
49.在所述第二地址线层上形成多个第二相变存储单元；
50.在所述多个第二相变存储单元上形成第三地址线层的多条第三地址线，所述多条第三地址线均沿所述第一方向延伸；所述第二相变存储单元与所述第二地址线和第三地址线均垂直；
51.所述第三地址线沿第一方向的长度与所述第二地址线沿第二方向的长度基本相
同，且所述第三地址线的电阻与所述第二地址线的电阻基本相同。
52.上述方案中，
53.形成所述第一地址线层的多条第一地址线中每条第一地址线的步骤包括：形成第一子地址线，在所述第一子地址线上形成覆盖所述第一子地址线的第二子地址线；所述第一子地址线和所述第二子地址线的材料相同或不同；形成所述第三地址线层的多条第三地址线中每条第三地址线的步骤包括：在所述第二相变存储单元上形成第五子地址线，在所述第五子地址线上形成覆盖所述第五子地址线的第六子地址线；所述第五子地址线和所述第六子地址线的材料相同或不同；
54.和/或，
55.形成所述第二地址线层的多条第二地址线中每条第二地址线的步骤包括：在所述第一相变存储单元上形成第三子地址线，在所述第三子地址线上形成覆盖所述第三子地址线的第四子地址线；所述第三子地址线和所述第四子地址线的材料相同或不同。
56.本发明实施例提供了一种三维存储器及其制作方法，所述三维存储器包括：至少一个存储单元阵列块；所述存储单元阵列块至少包括：层叠设置的第一地址线层、多个第一相变存储单元以及第二地址线层；其中，第一地址线层与第二地址线层平行；所述第一地址线层包括多条均沿第一方向延伸的第一地址线；所述第二地址线层包括多条均沿第二方向延伸的第二地址线；所述第一方向与第二方向垂直；所述第一相变存储单元与所述第一地址线和第二地址线均垂直；所述第一地址线沿第一方向的长度与所述第二地址线沿第二方向的长度基本相同，且所述第一地址线的电阻与所述第二地址线的电阻基本相同。本发明实施例中提供的三维存储器中第一地址线沿第一方向的长度与第二地址线沿第二方向的长度相当，使得单个存储单元阵列块中相变存储单元的数量增加，这样单个存储单元阵列块的所占的空间尺寸也增加，即单个存储单元阵列块对应的外围电路的功能器件能布局的面积同样有所增加，该增大的面积可以更好的适应下一代芯片尺寸和电路复杂性的要求。
附图说明
57.图1为相关技术中提供的通过扫描电子显微镜观察到的一种三维相变存储器的存储单元阵列的示意图；
58.图2a为相关技术中提供的一种具有一层堆叠的存储单元的三维相变存储器的局部三维示意图；
59.图2b为相关技术中提供的一种具有一层堆叠的存储单元的三维相变存储器的存储单元阵列的局部水平示意图一；
60.图2c为相关技术中提供的一种具有一层堆叠的存储单元的三维相变存储器的存储单元阵列的局部水平示意图二；
61.图2d为相关技术中提供的一种具有一层堆叠的存储单元的三维相变存储器的存储单元阵列的局部水平示意图三；
62.图2e为相关技术中提供的一种具有一层堆叠的存储单元的三维相变存储器的外围电路中用于设置功能器件的区域的分布的局部水平示意图；
63.图3a为本发明实施例提供的一种具有一层堆叠的存储单元的三维相变存储器的局部三维示意图；
64.图3b为本发明实施例提供的一种具有一层堆叠的存储单元的三维相变存储器的存储单元阵列的局部水平示意图一；
65.图3c为本发明实施例提供的一种具有一层堆叠的存储单元的三维相变存储器的存储单元阵列的局部水平示意图二；
66.图4a
‑
图4g为本发明实施例提供的一种具有一层堆叠的存储单元的三维相变存储器的一个存储单元块对应的功能器件的设置区域的几种不同的分布情况示意图；
67.图4h为相关技术中以及本发明实施例中提供的一种具有一层堆叠的存储单元的三维相变存储器的一个存储单元块对应的字线、位线分布情况示意图；
68.图5为本发明实施例提供的通过互连层连接的方式使得第一连接部和第二连接部与相应的功能器件连接的示意图；
69.图6a为相关技术中提供的一种具有两层堆叠的存储单元的三维相变存储器的局部三维示意图；
70.图6b为相关技术中提供的一种具有两层堆叠的存储单元的三维相变存储器的存储单元阵列的局部水平示意图一；
71.图6c为相关技术中提供的一种具有两层堆叠的存储单元的三维相变存储器的存储单元阵列的局部水平示意图二；
72.图6d为相关技术中提供的一种具有两层堆叠的存储单元的三维相变存储器的存储单元阵列的局部水平示意图三；
73.图6e为相关技术中提供的一种具有两层堆叠的存储单元的三维相变存储器的外围电路中用于设置功能器件的区域的分布的局部水平示意图；
74.图7a为本发明实施例提供的一种具有两层堆叠的存储单元的三维相变存储器的局部三维示意图；
75.图7b为本发明实施例提供的一种具有两层堆叠的存储单元的三维相变存储器的存储单元阵列的局部水平示意图一；
76.图7c为本发明实施例提供的一种具有两层堆叠的存储单元的三维相变存储器的存储单元阵列的局部水平示意图二；
77.图8a
‑
图8e为本发明实施例提供的一种具有两层堆叠的存储单元的三维相变存储器的一个存储单元块对应的功能器件的设置区域的几种不同的分布情况示意图；
78.图8f为相关技术中以及本发明实施例中提供的一种具有两层堆叠的存储单元的三维相变存储器的一个存储单元块对应的字线、位线分布情况示意图；
79.图9a为本发明实施例即具有两层堆叠的存储单元的三维相变存储器中4个相邻存储单元块对应的功能器件的设置区域的一种分布方式；
80.图9b为在图9a的基础上第一地址线的一种分布方式；
81.图9c为在图9a的基础上第二地址线的一种分布方式；
82.图9d为在图9a的基础上第三地址线的一种分布方式；
83.图10a
‑
图10n为本发明实施例提供的一种三维相变存储器制作方法的实现过程的示意图。
具体实施方式
84.为使本发明实施例的技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对发明的具体技术方案做进一步详细描述。
85.本发明实施例涉及的三维存储器可以包括由横竖交错的位线、字线及存储单元构成的三维存储器，包括但不限于pcm、铁电存储器(feram，ferroelectric，random access memory)、磁存储器(mram，magnetoresistive random access memory)、阻变式存储器(rram，resistive random access memory)等。以下，仅以pcm为例进行说明。
86.图1为通过扫描电子显微镜观察到的相关技术中的一种三维相变存储器存储单元阵列的局部剖面示意图。从图1可以看出，三维相变存储器芯片由多个具有位线、字线及存储单元的小型存储单元阵列块组成。三维相变存储器一般包括顶部位线、字线、底部位线及位于位线和字线交叉处的存储单元。实际应用中，字线、顶部位线和底部位线通常由图案化工艺之后形成的20nm/20nm的等幅线宽(l/s，line/space)构成。
87.为了更清楚的说明本发明实施例的方案，首先介绍三维相变存储器，具体地：
88.三维相变存储器包括存储单元阵列和外围电路(可以简称为cmos)；其中，所述存储单元阵列可以集成在所述外围电路的相同管芯上，这允许更宽的总线和更高的操作速度。实际应用中，存储单元阵列与外围电路可以形成在同一平面上的不同区域中；或者存储单元阵列与外围电路可以形成堆叠的结构，即二者形成在不同的平面上。例如，存储单元阵列可以形成在外围电路的上方，以减小芯片尺寸。
89.实际应用中，所述外围电路可以包括用于便于pcm实现读取操作、写操作、擦除操作等各种操作的任何合适的数字、模拟和/或混合信号电路。例如，外围电路可以包括控制逻辑、数据缓冲器、解码器(解码器也可以称为译码器)、驱动器及读写电路等。当控制逻辑收到读写操作命令及地址数据时，在控制逻辑的作用下，解码器可以基于解码的地址将从驱动器产生的相应电压施加到相应的位线、字线上，以实现数据的读写，并通过数据缓冲器与外部进行数据交互。
90.实际应用中，所述存储单元阵列主要用于存储数据。在一些实施例中，所述存储单元阵列的架构可以包括具有一层存储单元、具有二层堆叠的存储单元、具有四层堆叠的存储单元等。
91.实际应用中，每一层存储单元可以包括多个存储单元，存储单元层中的每个存储单元可以包括堆叠的pcm元件、选通元件以及多个电极。通过选通元件的导通实现电极对pcm元件的加热或淬火，以实现pcm元件的晶态与非晶态之间的切换；通过pcm元件的晶态与非晶态之间的切换实现数据的存储。实际应用中，所述pcm元件的材料包括基于硫属元素化物的合金(硫属元素化物玻璃)，例如gst(ge
‑
sb
‑
te)合金，或者包括任何其他适当的相变材料；所述选通元件的材料可以包括任何适当的ots材料，诸如znxtey、gextey、nbxoy、sixasytez等；所述电极的材料可以包括导电材料，所述导电材料包括但不限于钨(w)、钴(co)、铜(cu)、铝(al)、碳(c)、多晶硅、掺杂硅、硅化物或其任何组合。在一些具体实施例中，电极的材料包括碳，例如非晶碳。
92.图2a
‑
图2e示出了相关技术中的一种具有一层存储单元的三维相变存储器的架构图。图2a为该三维相变存储器的局部三维示意图；图2b为该三维相变存储器的存储单元阵列沿y方向观察到的局部水平示意图；图2c为该三维相变存储器的存储单元阵列沿x方向观
察到的局部水平示意图；图2d为该三维相变存储器的存储单元阵列沿z方向观察到的局部水平示意图；图2e为该三维相变存储器的外围电路中用于设置外围电路的功能器件的区域沿z方向观察到的局部水平示意图。
93.可以理解的是，将三维相变存储单元阵列置于前方，z方向可以理解为俯视的方向(从顶部位线向底部位线看过去的方向)，y方向可以理解为左视的方向(位线延伸的方向)，x方向可以理解为正视的方向(字线延伸的方向)，图2a示出的三维相变存储单元阵列的局部等距视图是从左视的方向观察的等距视图。
94.结合图2a
‑
图2d，该具有一层存储单元的三维相变存储器包括：存储单元阵列和cmos；其中，存储单元阵列包括：平行的多条底部位线11和平行的多条顶部字线13，位于多条底部位线11和多条顶部字线13之间的多个存储单元12；底部位线11和顶部字线13垂直，存储单元12与底部位线11和顶部字线均垂直；顶部字线13包括层叠设置的第三子地址线13
‑
1和第四子地址线13
‑
2；每个存储单元可以包括堆叠的第一电极101、pcm元件102、第二电极103、选通元件104以及第三电极105。实际应用中，pcm元件102与选通元件104之间的上下位置关系不限。该具有一层存储单元的三维相变存储器还包括：与顶部字线13接触，且从相邻的两条底部位线11之间延伸出来，用于实现顶部字线13与外围电路的功能器件，如解码器连接的顶部字线连接部131(这里，连接部的英文可以表达为contact，连接部也可以称为触点)；与底部位线11接触，用于实现底部位线11与外围电路的功能器件，如解码器连接的底部位线连接部111。
95.需要说明的是，在图2a
‑
图2d中示出的具有一层存储单元的三维相变存储器中，各位线连接部及各字线连接部均从存储单元阵列部分垂直的(沿z方向)贯穿至外围电路部分中。并且为了保证各位线连接部及各字线连接部与外围电路的功能器件中解码器的接触面积足够大，以实现充分接触，如图2d所示，相邻底部位线连接部111与相应的两个底部位线11的接触位置沿y方向存在一定的错移，相邻顶部字线连接部131与相应的两个顶部字线13的接触位置沿x方向存在一定的错移。
96.图2e中示出了图2d的架构所对应的功能器件的设置区域的分布情况。图2e中每一个虚线框中示出了一个存储单元块对应的功能器件的设置区域的分布情况。这里的存储单元阵列块是三维存储器的存储单元阵列中的一个最小单元，存储单元阵列以该最小单元为基础，分别沿x方向和y方向延伸布置以形成三维存储器的存储单元阵列。功能器件包括位线功能器件和字线功能器件；其中，位线功能器件通过相应的位线连接部分别连接到存储单元阵列块中的所有位线上，且能够选择性地激活相应位线；字线功能器件通过相应的字线连接部分别连接到存储单元阵列块中的所有字线上，且能够选择性地激活相应字线。
97.需要说明的是，实际应用中，具有一层存储单元的三维相变存储器的存储单元块的数量不限于图2d中示出的2个；具有一层存储单元的三维相变存储器的功能器件的设置区域的数量也不限于图2e中示出的9个。
98.在图2a
‑
图2d中示出的具有一层存储单元的三维相变存储器中，底部位线11的厚度约为顶部字线13厚度的二分之一，为了保证底部位线11和顶部字线13的电阻相当，底部位线11沿第一方向的长度约为顶部字线13沿第二方向的长度的二分之一，这样使得单个存储单元阵列块中的位线的数量是字线数量的两倍。实际应用中，因为底部位线11对应的位线功能器件和顶部字线13对应的字线功能器件都必须位于单元阵列块的下方，当单个存储
单元阵列块的所占的空间尺寸较小时，该单个存储单元阵列块对应的cmos面积也非常有限(即为单个存储单元阵列块沿x与y方向形成的平面上的投影面积有限)，该有限的面积可能无法适应下一代芯片尺寸和电路复杂性的要求。
99.基于此，本发明实施例提出一种三维存储器，包括：至少一个存储单元阵列块；
100.所述存储单元阵列块至少包括：层叠设置的第一地址线层、多个第一相变存储单元以及第二地址线层；其中，第一地址线层与第二地址线层平行；所述第一地址线层包括多条均沿第一方向延伸的第一地址线；所述第二地址线层包括多条均沿第二方向延伸的第二地址线；所述第一方向与第二方向垂直；所述第一相变存储单元与所述第一地址线和第二地址线均垂直；
101.所述第一地址线沿第一方向的长度与所述第二地址线沿第二方向的长度基本相同，且所述第一地址线的电阻与所述第二地址线的电阻基本相同。
102.图3a
‑
图3c示出了本发明实施例的一种具有一层存储单元的三维相变存储器的架构图。图3a为该三维相变存储器的存储单元阵列沿y方向观察到的局部水平示意图；图3b为该三维相变存储器的存储单元阵列沿x方向观察到的局部水平示意图；图3c为该三维相变存储器的存储单元阵列沿z方向观察到的局部水平示意图。
103.这里，所述第一地址线层和第二地址线层均可以包括字线层或者位线层，但二者必须不同。示例性的，所述第一地址线层可以包括字线层，对应地所述第二地址线层可以包括位线层；或者，第一地址线层可以包括位线层，对应地第二地址线层可以包括字线层。实际应用中，位线层可以理解为位于同一平面的多条位线形成的结构；字线层可以理解为位于同一平面的多条字线形成的结构。在本发明实施例中，第一地址线层与第二地址线层平行。
104.这里，第一地址线和第二地址线均可以包括多条字线或者位线，但二者必须不同。示例性的，所述第一地址线可以包括多条字线，对应地所述第二地址线可以包括多条位线；或者，第一地址线可以包括多条位线，对应地第二地址线可以包括多条字线。
105.这里，所述第一方向为第一地址线延伸的方向，所述第二方向为第二地址线延伸的方向，第一方向与第二方向垂直即第一地址线与第二地址线垂直。实际应用中，为了便于理解，以第一地址线为第一位线，第一方向为y方向，第二地址线为第一字线，第二方向为x方向为例进行说明。
106.这里，位于第一地址线层和第二地址线层之间的多个存储单元中的每一存储单元与相应的第一地址线和第二地址线均垂直。每个存储单元的具体结构前已述及，这里不再赘述。
107.这里，所述第一地址线沿第一方向的长度与所述第二地址线沿第二方向的长度基本相同可以理解为第一地址线沿y方向的长度与第二地址线沿x方向的长度可以相等，但允许在一定的误差范围内存在一定差异。具体地，该长度的误差范围可以包括在第一地址线和第二地址线均能够与相同数量的存储单元耦合的前提下，允许第一地址线和第二地址线之间存在的细小的设计上的误差范围；该长度误差范围还可以包括由于制造所造成的误差差异。该长度误差范围包括但不限于以上两种情况。
108.所述第一地址线的电阻与所述第二地址线的电阻基本相同可以理解为第一地址线的电阻与第二地址线的电阻可以相等，但允许在一定的误差范围内存在一定差异。具体
地，该电阻误差范围可以包括在第一地址线和第二地址线均能够与相同数量的存储单元耦合的前提下，不影响第一地址线和第二地址线电学性能的细小的设计上的误差范围。该电阻误差范围还可以包括由于制造所造成的误差差异。该电阻误差范围包括但不限于以上两种情况。
109.可以理解的是，在相关技术的基础上，本发明实施例中的第一地址线沿y方向的长度增加了约一倍，这样使得单个存储单元阵列块中的存储单元增加到相关技术中的两倍，即单个存储单元阵列块的所占的空间尺寸也增加了约一倍，该单个存储单元阵列块对应的外围电路的功能器件能布局的面积同样有所增加同样增加了约一倍，该增大的面积可以更好的适应下一代芯片尺寸和电路复杂性的要求。
110.这里，为了使第一地址线和第二地址线的电阻相当，第一地址线和/或第二地址线的厚度和材料可以做相应的调整。
111.在一些实施例中，所述第一地址线包括层叠设置的第一子地址线和第二子地址线，所述第一子地址线和所述第二子地址线的材料相同或不同；
112.和/或，
113.所述第二地址线包括层叠设置的第三子地址线和第四子地址线，所述第三子地址线和所述第四子地址线的材料相同或不同。
114.实际应用中，如图3a
‑
图3c所示，可以将第一地址线设置成包含第一子地址线11
‑
1和第二子地址线11
‑
2的两层结构，将第二地址线设置成包含第三子地址线13
‑
1和第四子地址线13
‑
2的两层结构。
115.这里，组成第一子地址线11
‑
1、第二子地址线11
‑
2、第三子地址线13
‑
1和第四子地址线13
‑
2的材料可以包括：钨(w)、钴(co)、铜(cu)，但不限于此。
116.可以理解的是，第一子地址线11
‑
1与第二子地址线11
‑
2之间是并联的关系，第三子地址线13
‑
1与第四子地址线13
‑
2之间也是并联的关系。子地址线的设置可以使得地址线的电阻的调整更加精密。第一子地址线11
‑
1、第二子地址线11
‑
2、第三子地址线13
‑
1和第四子地址线13
‑
2的材料根据相变存储器不同的需求可有多种不同的选择，为了保证第一地址线和第二地址线的电阻相当，可以根据所选择的材料对第一子地址线11
‑
1、第二子地址线11
‑
2、第三子地址线13
‑
1和第四子地址线13
‑
2的厚度做相应的调整。
117.示例性地，当第一地址线与第二地址线的材料相同时，第一地址线与第二地址线可以设置相当的厚度以保证第一地址线和第二地址线的长度相同且电阻相当。
118.示例性地，当第一子地址线11
‑
1的材料与第二子地址线11
‑
2中之一与第二地址线的材料相同，且第一子地址线11
‑
1的材料与第二子地址线11
‑
2的材料不同时，相同厚度的第一子地址线11
‑
1与第二子地址线11
‑
2的电阻不同，此时第一地址线与第二地址线应根据材料厚度与电阻的关系设置不同的厚度以保证第一地址线和第二地址线的长度相同且电阻相当。
119.在一些实施例中，一个存储单元包括堆叠设置的相变存储器pcm元件、选通元件及多个电极。
120.从图2d中可以看出，由于底部位线连接部111和顶部字线连接部131均垂直进入外围电路中，基于此，在一个存储单元阵列块中，位于中间的两个底部位线11之间为了避开顶部字线13对应的顶部字线连接部131延伸至外围电路中而让出图2d中垂直虚线框所示的垂
直条区域，在该垂直条区域中不提供任何位线和存储单元用于数据存储。该垂直条对应字线功能器件的专用区域，即图2e中的示出区域3和区域4。同时，在一个存储单元阵列块中，位于中间的两个顶部字线13之间也会让出专用于放置位线功能器件的专用区域对应的垂直条(对应图2d中水平虚线框)，该位线功能器件的专用区域包括图2e中的示出区域1和区域2。
121.可以理解的是，为了延伸字线连接部和位线连接部而设置的上述垂直条占据了衬底面积的很大一部分，但不提供任何字线、位线或存储单元用于数据存储，因此，该垂直条的存在降低了阵列效率，即该具有一层存储单元的三维相变存储器存在阵列效率低的问题。
122.基于此，在一些实施例中，所述三维存储器还包括外围电路的功能器件；
123.所述功能器件包括与所述第一地址线连接的第一功能器件及与所述第二地址线连接的第二功能器件；
124.所述第一功能器件设置在第一区域和第二区域上；所述第二功能器件设置在第三区域、第四区域、第五区域及第六区域上；所述第一区域与所述第二区域在第二方向的投影存在共同的端点；所述第三区域与所述第四区域在第一方向的投影存在共同的端点，所述第四区域与所述第五区域在第一方向的投影存在共同的端点，所述第五区域与所述第六区域在第一方向的投影存在共同的端点；所述第一区域、第二区域、第三区域、第四区域、第五区域及第六区域在第二方向的投影长度等于第一区域和第二区域在第二方向的投影长度，所述第一区域、第二区域、第三区域、第四区域、第五区域及第六区域在第一方向的投影长度等于第三区域、第四区域、第五区域及第六区域在第一方向的投影长度。
125.在一些实施例中，所述功能器件包括解码器。
126.这里，所述三维存储器除了存储单元阵列块，还包括外围电路的功能器件；其中，所述存储单元阵列包括至少一个存储单元阵列块，所述外围电路的功能器件包括至少一个解码器。实际应用中，为了避免驱动力不足，或者线损过大，一个存储单元阵列块对应一个解码器，即一个解码器负责一个存储单元阵列块中所有字线、位线的激活控制。在本发明实施例中，所述存储单元阵列的架构为至少具有一层存储单元。
127.这里，所述功能器件包括与第一地址线连接的第一功能器件(第一位线功能器件)及与第二地址线连接的第二功能器件(第一字线功能器件)。在本发明实施例中，一个存储单元阵列对应的字线功能器件所在的区域被分成四部分并且被移位，一个存储单元阵列对应的位线功能器件所在的区域被分成两部分并且被移位，以允许在字线功能器件所在区域及位线功能器件所在区域的上方引入位线、字线和存储器单元，如此，大大提高了三维存储器的阵列效率。
128.下面将详细描述一个存储单元阵列对应的字线功能器件所在的区域及位线功能器件所在的区域的具体分布方式。
129.图4a
‑
图4g为本发明实施例即具有一层存储单元的三维存储器中一个存储单元块对应的功能器件的设置区域的几种不同的分布情况。图4a
‑
图4g中黑色虚线代表本发明实施例中一个功能器件设置区域所占的衬底面积。
130.结合图4a
‑
图4g，可以理解的是，在本发明实施例中，第一功能器件设置在第一区域(图4a
‑
图4g中示出的区域1)和第二区域(图4a
‑
图4g中示出的区域2)上，第二功能器件设
置在第三区域(图4a
‑
图4g中示出的区域3)、第四区域(图4a
‑
图4g中示出的区域4)、第五区域(图4a
‑
图4g中示出的区域5)和第六区域上(图4a
‑
图4g中示出的区域6)。实际应用中，第一区域、第二区域、第三区域、第四区域、第五区域、第六区域均为方形区域且位于同一平面中互不重叠的位置。
131.这里，所述端点可以理解为各区域投影在相应方向上形成的投影线段某个端点。所述第一区域在第二方向的投影与第二区域在第二方向的投影存在共同的端点可以理解为：第一区域与第二区域之间沿第二方向是无缝衔接的，这样，相对于图2e，可以缩小一个功能器件设置区域沿第二方向所占尺寸。所述第三区域在第一方向的投影与第四区域在第一方向的投影存在共同的端点可以理解为第三区域与第四区域之间沿第一方向是无缝衔接的，所述第四区域在第一方向的投影与第五区域在第一方向的投影存在共同的端点可以理解为第四区域与第五区域之间沿第一方向是无缝衔接的，所述第五区域在第一方向的投影与第六区域在第一方向的投影存在共同的端点可以理解为第五区域与第六区域之间沿第一方向是无缝衔接的，这样，相对于图2e，可以缩小一个功能器件设置区域沿第一方向所占尺寸。
132.这里，所述第一区域、第二区域、第三区域、第四区域、第五区域及第六区域在第二方向的投影长度等于第一区域和第二区域在第二方向的投影长度，可以理解为，单个存储单元阵列块对应的功能器件的设置区域在第二方向的长度即为第一区域和第二区域沿第二方向的总长度。所述第一区域、第二区域、第三区域、第四区域、第五区域及第六区域在第一方向的投影长度等于第三区域、第四区域、第五区域及第六区域在第一方向的投影长度，可以理解为，单个存储单元阵列块对应的功能器件的设置区域在第一方向的长度即为第三区域、第四区域、第五区域及第六区域沿第一方向的总长度。
133.在一些实施例中，所述多条第一地址线中各第一地址线沿所述第二方向的间距相同；所述多条第二地址线中各第二地址线沿所述第一方向的间距相同。
134.在本发明实施例中，位于中间的两个位线之间不需要留出相关空位，位于中间的两个字线之间也不需要留出相关空位。也就是说，多条第一地址线中各第一地址线沿所述第二方向的间距相同，多条第二地址线中各第二地址线沿所述第一方向的间距相同。实际应用中，位线与字线的布局可以参考图4h右边图所示。图4h左边图示出的是对应图2e中位线与字线的布局。
135.在一些实施例中，所述三维存储器还包括：与所述第一地址线接触的第一连接部以及与所述第二地址接触的第二连接部；其中，所述第一功能器件通过相应的第一连接部分别连接到所述存储单元阵列块中的所有第一地址线上，所述第二功能器件通过相应的第二连接部分别连接到所述存储单元阵列块中的所有第二地址线上；
136.所述第一连接部与所述第一地址线的几何中心处接触；
137.和/或，
138.所述第二连接部与所述第二地址线的几何中心处接触。
139.实际应用中，所述第一功能器件通过相应的与第一地址线接触的第一连接部分别连接到所述存储单元阵列块中的所有第一地址线上，所述第二功能器件通过相应的与第二地址线接触的第二连接部分别连接到所述存储单元阵列块中的所有第二地址线上。可以理解的是，第一连接部与第一地址线的几何中心处接触，第二连接部与第二地址线的几何中
心处接触时，整体架构更加均匀对称、互连布线难度以及位线寄生串联电阻更小。
140.实际应用中，第一连接部与所述第一地址线的几何中心处接触以及第二连接部与所述第二地址线的几何中心处接触可以参考图4h右边图所示。
141.在一些实施例中，所述三维存储器还包括互连层，所述功能器件通过所述互连层与相应连接部连接。
142.这里，当第一连接部与所述第一地址线的几何中心处接触，第二连接部与所述第二地址线的几何中心处接触时，第一连接部和第二连接部垂直向下时并不能直接着陆在相应的功能器件设置区域上，以与相应的功能器件连接。此时，可以通过互连层使得第一连接部和第二连接部与相应的功能器件连接。实际应用中，可以参考图5。需要说明的是，图5中的字线或位线与相应功能器件的连接关系仅用来示意连接方式，不用来限制本发明实施例中的具体连接结构。
143.图6a
‑
图6e示出了相关技术中提供的一种具有两层存储单元的三维相变存储器的架构图。图6a为该三维相变存储器的局部三维示意图；图6b为该三维相变存储器的存储单元阵列沿y方向观察到的局部水平示意图；图6c为该三维相变存储器的存储单元阵列沿x方向观察到的局部水平示意图；图6d为该三维相变存储器的存储单元阵列沿z方向观察到的局部水平示意图；图6e为该三维相变存储器的外围电路中用于设置功能器件的区域沿z方向观察到的局部水平示意图。
144.可以理解的是，将三维相变存储单元阵列置于前方，z方向可以理解为俯视的方向(从顶部位线向底部位线看过去的方向)，y方向可以理解为左视的方向(位线延伸的方向)，x方向可以理解为正视的方向(字线延伸的方向)，图6a示出的三维相变存储单元阵列的局部等距视图是从左视的方向观察的等距视图。
145.结合图6a
‑
图6d，该具有两层存储单元的三维相变存储器包括：存储单元阵列和cmos；其中，存储单元阵列包括：平行的多条底部位线21、平行的多条字线23、平行的多条顶部位线25，位于多条底部位线21和多条字线23之间的多个底部存储单元22，位于多条字线23和多条顶部位线25之间的多个顶部存储单元24。顶部位线25和相应的底部位线21(位于顶部位线下方的一条底部位线)之间存在偏移。实际应用中，这里的偏移可以参考图6b示出的沿y方向示出半个位线长度的偏移。底部位线21、顶部位线25均与字线23垂直，底部存储单元22与底部位线21和字线23均垂直，顶部存储单元24与字线23和顶部位线25均垂直；每个存储单元可以包括堆叠的第一电极201、pcm元件202、第二电极203、选通元件204以及第三电极205。实际应用中，pcm元件202与选通元件204之间的上下位置关系不限。该具有两层存储单元的三维相变存储器还包括：与顶部位线25接触，且从相邻的两条字线23及相邻的两条底部位线21之间延伸出来，用于实现顶部位线25与外围电路的功能器件，如解码器连接的顶部位线连接部251；与字线23接触，且从相邻的两条底部位线21之间延伸出来，用于实现字线23与外围电路的功能器件，如解码器连接的字线连接部231；与底部位线21接触，用于实现底部位线21与外围电路的功能器件，如解码器连接的底部位线连接部211。
146.需要说明的是，顶部位线25和相应的底部位线21沿x方向可以无偏移，也可以存在较小偏移，在图6d中，为了将顶部位线25和相应的底部位线21均完整的展示出来，将顶部位线25和相应的底部位线21设置成沿x方向存在偏移。
147.需要说明的是，在图6a
‑
图6d中示出的具有两层存储单元的三维相变存储器中，各
位线连接部及各字线连接部均从存储单元阵列部分垂直的(沿z方向)贯穿至外围电路部分中。并且为了保证各位线连接部及各字线连接部与外围电路中功能器件的接触面积足够大，以实现充分接触，如图6d所示，相邻底部位线连接部211与相应的两个底部位线21的接触位置沿y方向存在一定的错移，相邻字线连接部231与相应的两个字线23的接触位置沿x方向存在一定的错移，相邻顶部位线连接部251与相应的两个顶部位线25的接触位置沿y方向存在一定的错移。
148.图6e中示出了图6d的架构所对应的功能器件的设置区域的分布情况。图6e中每一个虚线框中示出了一个存储单元块对应的功能器件的设置区域的分布情况。这里的存储单元阵列块是三维存储器的存储单元阵列中的一个最小单元，存储单元阵列以该最小单元为基础，分别沿x方向和y方向延伸布置以形成三维存储器的存储单元阵列。功能器件包括底部位线功能器件、字线功能器件和顶部位线功能器件；其中，底部位线功能器件通过相应的底部位线连接部分别连接到存储单元阵列块中的所有底部位线上，且能够选择性地激活相应底部位线21；字线功能器件通过相应的字线连接部分别连接到存储单元阵列块中的所有字线上，且能够选择性地激活相应字线23；顶部位线功能器件通过相应的顶部位线连接部分别连接到存储单元阵列块中的所有顶部位线上，且能够选择性地激活相应顶部位线25。
149.需要说明的是，实际应用中，具有两层存储单元的三维相变存储器的存储单元块的数量不限于图6d中示出的2个；具有两层存储单元的三维相变存储器的功能器件的设置区域的数量也不限于图6e中示出的9个。
150.在图6a
‑
图6d中示出的具有一层存储单元的三维相变存储器中，底部位线21、顶部位线25的厚度约为字线23厚度的二分之一，为了保证底部位线21、顶部位线25、字线23的电阻相当，底部位线21、顶部位线25沿第一方向的长度约为字线23沿第二方向的长度的二分之一，这样使得单个存储单元阵列块中的顶部位线的数量或底部位线的数量是字线数量的两倍。实际应用中，因为底部位线21、顶部位线25对应的位线功能器件和字线23对应的字线功能器件都必须位于单元阵列块的下方，当单个存储单元阵列块的所占的空间尺寸较小时，该单个存储单元阵列块对应的cmos面积也非常有限(即为单个存储单元阵列块沿x与y方向形成的平面上的投影面积有限)，该有限的面积可能无法适应下一代芯片尺寸和电路复杂性的要求。
151.基于此，本发明实施例提出一种三维存储器，在前述具有一层储存单元的三维存储器的基础上，所述存储单元阵列块还包括：堆叠设置在第二地址线层上的多个第二相变存储单元以及第三地址线层；其中，所述第三地址线层与第二地址线层平行；所述第三地址线层包括多条均沿第一方向延伸的第三地址线；所述第三地址线与所述第一地址线在第一平面上的投影部分重合；所述第二相变存储单元与所述第二地址线和第三地址线均垂直；所述第一平面与堆叠的方向垂直；
152.所述第三地址线沿第一方向的长度与所述第二地址线沿第二方向的长度基本相同，且所述第三地址线的电阻与所述第二地址线的电阻基本相同。
153.图7a
‑
图7c示出了本发明实施例的一种具有一层存储单元的三维相变存储器的架构图。图7a为该三维相变存储器的存储单元阵列沿y方向观察到的局部水平示意图；图7b为该三维相变存储器的存储单元阵列沿x方向观察到的局部水平示意图；图7c为该三维相变存储器的存储单元阵列沿z方向观察到的局部水平示意图。
154.这里，在前述具有一层储存单元的三维存储器的基础上，进一步介绍新增加的多个第二相变存储单元以及第三地址线层。在本发明实施例中，所述存储单元阵列的架构为至少具有两层存储单元。
155.这里，所述第三地址线层可以包括字线层或者位线层，但必须与第一地址线层相同。示例性的，所述第一地址线层可以包括字线层，对应地所述第三地址线层也包括字线层；或者，第一地址线层可以包括位线层，对应地第三地址线层可以包括位线层。在本发明实施例中，第一地址线层、第二地址线层及第三地址线层均互相平行。
156.这里，第三地址线可以包括多条字线或者位线，但必须与第一地址线相同。示例性的，所述第一地址线可以包括多条字线，对应地所述第三地址线也可以包括多条字线；或者，第一地址线可以包括多条位线，对应地第三地址线也可以包括多条位线。
157.这里，所述第一方向为第一地址线延伸的方向，所述第二方向为第二地址线延伸的方向，第一方向与第二方向垂直即第一地址线与第二地址线垂直。实际应用中，为了便于理解，以第一地址线为第一位线，第一方向为y方向，第二地址线为第一字线，第二方向为x方向，第三地址线为第二位线为例进行说明。
158.这里，所述第一平面可以包括与第一方向和第二方向形成的平面平行的平面，即与x、y方向所形成的平面平行的平面。所述第三地址线与所述第一地址线在第一平面上的投影部分重合可以理解为每一条第三地址线均与对应的一条第一地址线在第一平面且沿y方向的投影存在偏移，偏移量可以为半个第一地址线的长度，也可以是其他的量。
159.这里，位于第一地址线层和第二地址线层之间的多个第一存储单元中的每一存储单元与相应的第一地址线和第二地址线均垂直；位于第二地址线层和第三地址线层之间的多个第二存储单元中的每一存储单元与相应的第二地址线和第三地址线均垂直。每个存储单元的具体结构前已述及，这里不再赘述。
160.这里，所述第三地址线沿第一方向的长度与所述第二地址线沿第二方向的长度基本相同，且所述第三地址线与所述第二地址线的电阻基本相同。可以理解为第二地址线沿x方向的长度与第三地址线沿y方向的长度可以相等，但允许在一定的误差范围内存在一定差异。具体地，该长度的误差范围可以包括在第二地址线、第三地址线均能够与相同数量的存储单元耦合的前提下，允许第二地址线、第三地址线之间存在的细小的设计上的误差范围；该长度误差范围还可以包括由于制造所造成的误差差异。该长度误差范围包括但不限于以上两种情况。
161.所述第三地址线的电阻与所述第二地址线的电阻基本相同可以理解为第三地址线的电阻与第二地址线的电阻可以相等，但允许在一定的误差范围内存在一定差异。具体地，该电阻误差范围可以包括在第三地址线和第二地址线均能够与相同数量的存储单元耦合的前提下，不影响第三地址线和第二地址线电学性能的细小的设计上的误差范围。该电阻误差范围还可以包括由于制造所造成的误差差异。该电阻误差范围包括但不限于以上两种情况。
162.可以理解的是，在相关技术的基础上，本发明实施例中的第三地址线沿y方向的长度增加了一倍，这样使得单个存储单元阵列块中的存储单元增加到相关技术中的两倍，即单个存储单元阵列块的所占的空间尺寸也增加了约一倍，该单个存储单元阵列块对应的外围电路的功能器件能布局的面积同样有所增加同样增加了约一倍，该增大的面积可以更好
的适应下一代芯片尺寸和电路复杂性的要求。
163.这里，为了使第三地址线和第二地址线的电阻相当，第三地址线和/或第二地址线的厚度和材料可以做相应的调整。
164.在一些实施例中，所述第一地址线包括层叠设置的第一子地址线和第二子地址线，所述第一子地址线和所述第二子地址线的材料相同或不同；
165.所述第三地址线包括层叠设置的第五子地址线和第六子地址线，所述第五子地址线和所述第六子地址线的材料相同或不同；
166.和/或，
167.所述第二地址线包括层叠设置的第三子地址线和第四子地址线，所述第三子地址线和所述第四子地址线的材料相同或不同。
168.实际应用中，如图7a
‑
图7c所示，可以将第一地址线设置成包含第一子地址线21
‑
1和第二子地址线21
‑
2的两层结构，将第二地址线设置成包含第三子地址线23
‑
1和第四子地址线23
‑
2的两层结构，将第三地址线设置成包含第五子地址线25
‑
1和第六子地址线25
‑
2的两层结构。
169.这里，组成第一子地址线21
‑
1、第二子地址线21
‑
2、第三子地址线23
‑
1、第四子地址线23
‑
2、第五子地址线25
‑
1和第六子地址线25
‑
2的材料可以包括：钨(w)、钴(co)、铜(cu)，但不限于此。
170.可以理解的是，第一子地址线21
‑
1与第二子地址线21
‑
2之间是并联的关系，第三子地址线23
‑
1与第四子地址线23
‑
2之间是并联的关系，第五子地址线25
‑
1与第六子地址线25
‑
2之间是并联的关系。子地址线的设置可以使得地址线的电阻的调整更加精密。第一子地址线21
‑
1、第二子地址线21
‑
2、第三子地址线23
‑
1、第四子地址线23
‑
2、第五子地址线25
‑
1和第六子地址线25
‑
2的材料根据相变存储器不同的需求可有多种不同的选择，为了保证第一地址线、第二地址线、第三地址线的电阻相当，可以根据所选择的材料对第一子地址线21
‑
1、第二子地址线21
‑
2、第三子地址线23
‑
1、第四子地址线23
‑
2、第五子地址线25
‑
1和第六子地址线25
‑
2的厚度做相应的调整。
171.示例性地，当第三地址线与第二地址线的材料相同时，第三地址线与第二地址线可以设置相当的厚度以保证第三地址线和第二地址线的长度相同且电阻相当。
172.示例性地，当第五子地址线25
‑
1的材料与第六子地址线25
‑
2的材料中之一与第二地址线的材料相同，且第五子地址线25
‑
1的材料与第六子地址线25
‑
2的材料不同时，相同厚度的第五子地址线25
‑
1与第六子地址线25
‑
2的电阻不同，此时第三地址线与第二地址线应根据材料厚度与电阻的关系设置不同的厚度以保证第三地址线和第二地址线的长度相同且电阻相当。
173.从图6d中可以看出，由于底部位线连接部211、字线连接部231和顶部位线连接部251均垂直进入外围电路中，基于此，在一个存储单元阵列块中，位于中间的两个底部位线21之间为了避开字线23对应的字线连接部231延伸至外围电路中而让出图6d中垂直虚线框所示的垂直条区域，在该垂直条区域中不提供任何位线和存储单元用于数据存储。该垂直条对应字线功能器件的专用区域，即图6e中的示出区域3和区域4。同时，在一个存储单元阵列块中，位于中间的两个字线23之间也会让出专用于放置底部位线功能器件的专用区域对应的垂直条，该位线功能器件的专用区域包括图6e中的示出区域1和区域2。同时，在位于两
个相邻存储单元阵列块之间也会让出专用于放置顶部位线功能器件的专用区域对应的垂直条，该位线功能器件的专用区域包括图6e中的示出区域7和区域8。
174.可以理解的是，为了延伸字线连接部和位线连接部而设置的上述垂直条占据了衬底面积的很大一部分，但不提供任何字线、位线或存储单元用于数据存储，因此，该垂直条的存在降低了阵列效率，即该具有两层存储单元的三维相变存储器存在阵列效率低的问题。
175.基于此，在一些实施例中，所述三维存储器还包括外围电路的功能器件；
176.所述功能器件包括与所述第一地址线连接的第一功能器件、与所述第二地址线连接的第二功能器件及与所述第三地址线连接的第三功能器件；所述第一功能器件设置在第一区域和第二区域上；所述第二功能器件设置在第三区域、第四区域、第五区域及第六区域上；所述第三功能器件设置在第七区域和第八区域上；
177.所述第一区域与所述第二区域在第二方向的投影存在共同的端点；所述第三区域与所述第四区域在第一方向的投影存在共同的端点，所述第四区域与所述第五区域在第一方向的投影存在共同的端点，所述第五区域与所述第六区域在第一方向的投影存在共同的端点；所述第七区域与所述第八区域在第二方向的投影存在共同的端点；所述第一区域、第二区域、第三区域、第四区域、第五区域、第六区域、第七区域及第八区域在第二方向的投影长度等于第七区域和第八区域在第二方向的投影长度，所述第一区域、第二区域、第三区域、第四区域、第五区域、第六区域、第七区域及第八区域在第一方向的投影长度等于第三区域、第四区域、第五区域及第六区域在第一方向的投影长度。
178.在本发明实施例中，一个存储单元阵列对应的第一字线功能器件所在的区域被分成四部分并且被移位，一个存储单元阵列对应的第一位线功能器件所在的区域被分成两部分并且被移位，同时一个存储单元阵列对应的第二位线功能器件所在的区域被分成两部分并且被移位，以允许在字线功能器件所在区域及相应位线功能器件所在区域的上方引入位线、字线和存储器单元，如此，大大提高了三维存储器的阵列效率。
179.下面将详细描述一个存储单元阵列对应的字线功能器件所在的区域及位线功能器件所在的区域的具体分布方式。
180.图8a
‑
图8e为本发明实施例即具有两层存储单元的三维存储器中一个存储单元块对应的功能器件的设置区域的几种不同的分布情况。图8a
‑
图8e中黑色虚线代表本发明实施例中一个功能器件设置区域所占的衬底面积。
181.结合图8a
‑
图8e，可以理解的是，在本发明实施例中，第一功能器件设置在第一区域(图8a
‑
图8e中示出的区域1)和第二区域(图8a
‑
图8e中示出的区域2)上，第二功能器件设置在第三区域(图8a
‑
图8e中示出的区域3)、第四区域上(图8a
‑
图8e中示出的区域4)、第五区域(图8a
‑
图8e中示出的区域5)、第六区域上(图8a
‑
图8e中示出的区域6)。第三功能器件设置在第七区域(图8a
‑
图8e中示出的区域7)和第八区域(图8a
‑
图8e中示出的区域8)上。实际应用中，第一区域、第二区域、第三区域、第四区域、第五区域、第六区域、第七区域及第八区域均为方形区域且位于同一平面中互不重叠的位置。
182.这里，所述端点可以理解为各区域投影在相应方向上形成的投影线段某个端点。所述第一区域在第二方向的投影与第二区域在第二方向的投影存在共同的端点可以理解为：第一区域与第二区域之间沿第二方向是无缝衔接的，这样，相对于图6e，可以缩小一个
功能器件设置区域沿第二方向所占尺寸。所述第三区域在第一方向的投影与第四区域在第一方向的投影存在共同的端点可以理解为第三区域与第四区域之间沿第一方向是无缝衔接的，所述第四区域在第一方向的投影与第五区域在第一方向的投影存在共同的端点可以理解为第四区域与第五区域之间沿第一方向是无缝衔接的，所述第五区域在第一方向的投影与第六区域在第一方向的投影存在共同的端点可以理解为第五区域与第六区域之间沿第一方向是无缝衔接的，这样，相对于图6e，可以缩小一个功能器件设置区域沿第一方向所占尺寸。同时，所述第七区域在第二方向的投影与第八区域在第二方向的投影存在共同的端点可以理解为第七区域与第八区域沿第二方向是无缝衔接的，这样，相对于图6e，可以缩小一个功能器件设置区域沿第二方向所占尺寸。
183.这里，所述第一区域、第二区域、第三区域、第四区域、第五区域、第六区域、第七区域、第八区域在第二方向的投影长度等于第七区域和第八区域在第二方向的投影长度，可以理解为，单个存储单元阵列块对应的功能器件的设置区域在第二方向的长度即为第七区域和第八区域沿第二方向的总长度。所述第一区域、第二区域、第三区域、第四区域、第五区域及第六区域、第七区域、第八区域在第一方向的投影长度等于第三区域、第四区域、第五区域及第六区域在第一方向的投影长度，可以理解为，单个存储单元阵列块对应的功能器件的设置区域在第一方向的长度即为第三区域、第四区域、第五区域及第六区域沿第一方向的总长度。
184.在一些实施例中，所述多条第一地址线中各第一地址线沿所述第二方向的间距相同；所述多条第二地址线中各第二地址线沿所述第一方向的间距相同；所述多条第三地址线中各第三地址线沿所述第二方向的间距相同。
185.在本发明实施例中，位于中间的两个位线之间不需要留出相关空位，位于中间的两个字线之间也不需要留出相关空位。也就是说，多条第一地址线中各第一地址线沿所述第二方向的间距相同，多条第二地址线中各第二地址线沿所述第一方向的间距相同，多条第三地址线中各第三地址线沿所述第二方向的间距相同。实际应用中，位线与字线的布局可以参考图8f右边图所示。图8f左边图示出的是对应图6e中位线与字线的布局。
186.为了进一步说明本实施例中第一地址线、第二地址线以及第三地址线的排布方式，下面以图8b中示出的一个存储单元块对应的功能器件的设置区域的分布方式为例进行详细说明。
187.图9a为本发明实施例即具有两层存储单元的三维存储器中4个相邻存储单元块对应的功能器件的设置区域的一种分布方式；图9b为在图9a的基础上第一地址线的一种分布方式；图9c为在图9a的基础上第二地址线的一种分布方式；图9d为在图9a的基础上第三地址线的一种分布方式。
188.在一些实施例中，所述三维存储器还包括：与所述第一地址线接触的第一连接部、与所述第二地址线接触的第二连接部以及与所述第三地址线接触的第三连接部；其中，所述第一功能器件通过相应的第一连接部分别连接到所述存储单元阵列块中的所有第一地址线上，所述第二功能器件通过相应的第二连接部分别连接到所述存储单元阵列块中的所有第二地址线上，所述第三功能器件通过相应的第三连接部分别连接到所述存储单元阵列块中的所有第三地址线上；所述第一连接部与所述第一地址线的几何中心处接触；所述第三连接部与所述第三地址线的几何中心处接触；
189.和/或，
190.所述第二连接部与所述第二地址线的几何中心处接触。
191.实际应用中，所述第一功能器件通过相应的与第一地址线接触的第一连接部分别连接到所述存储单元阵列块中的所有第一地址线上，所述第二功能器件通过相应的与第二地址线接触的第二连接部分别连接到所述存储单元阵列块中的所有第二地址线上，所述第三功能器件通过相应的与第三地址线接触的第三连接部分别连接到所述存储单元阵列块中的所有第三地址线上。可以理解的是，第一连接部与第一地址线的几何中心处接触，第二连接部与第二地址线的几何中心处接触，第三连接部与第三地址线的几何中心处接触时，整体架构更加均匀对称、互连布线难度以及位线寄生串联电阻更小。
192.实际应用中，第一连接部与所述第一地址线的几何中心处接触，第二连接部与所述第二地址线的几何中心处接触以及第三连接部与所述第三地址线的几何中心处接触可以参考图8f右边图所示。
193.实际应用中，当第一连接部与所述第一地址线的几何中心处接触；第三连接部与所述第三地址线的几何中心处接触；和/或，第二连接部与所述第二地址线的几何中心处接触时，第一连接部、第二连接部及第三连接部垂直向下时并不能直接着陆在相应的功能器件的设置区域上，以与相应的功能器件连接。此时，可以通过互连层使得第一连接部、第二连接部以及第三连接部与相应的功能器件连接。
194.本发明实施例提供了一种三维存储器，包括：至少一个存储单元阵列块；所述存储单元阵列块至少包括：层叠设置的第一地址线层、多个第一相变存储单元以及第二地址线层；其中，第一地址线层与第二地址线层平行；所述第一地址线层包括多条均沿第一方向延伸的第一地址线；所述第二地址线层包括多条均沿第二方向延伸的第二地址线；所述第一方向与第二方向垂直；所述第一相变存储单元与所述第一地址线和第二地址线均垂直；所述第一地址线沿第一方向的长度与所述第二地址线沿第二方向的长度基本相同，且所述第一地址线的电阻与所述第二地址线的电阻基本相同。本发明实施例中提供的三维存储器中第一地址线沿第一方向的长度与第二地址线沿第二方向的长度相当，使得单个存储单元阵列块中相变存储单元的数量增加，这样单个存储单元阵列块的所占的空间尺寸也增加，即单个存储单元阵列块对应的外围电路的功能器件能布局的面积同样有所增加，该增大的面积可以更好的适应下一代芯片尺寸和电路复杂性的要求。
195.基于上述三维存储器，本发明实施例还提供了一种三维存储器的制作方法，包括：
196.形成第一地址线层的多条第一地址线，所述多条第一地址线均沿第一方向延伸；
197.在所述第一地址线层上形成多个第一相变存储单元；
198.在所述多个第一相变存储单元上形成第二地址线层的多条第二地址线，所述多条第二地址线均沿垂直于所述第一方向的第二方向延伸；所述第一相变存储单元与所述第一地址线和第二地址线均垂直；
199.所述第一地址线沿第一方向的长度与所述第二地址线沿第二方向的长度基本相同，且所述第一地址线的电阻与所述第二地址线的电阻基本相同。
200.在一些实施例中，
201.形成所述第一地址线层的多条第一地址线中每条第一地址线的步骤包括：
202.形成第一子地址线，在所述第一子地址线上形成覆盖所述第一子地址线的第二子
地址线；所述第一子地址线和所述第二子地址线的材料相同或不同；
203.和/或，
204.形成所述第二地址线层的多条第二地址线中每条第二地址线的步骤包括：
205.在所述第一相变存储单元上形成第三子地址线，在所述第三子地址线上形成覆盖所述第三子地址线的第四子地址线；所述第三子地址线和所述第四子地址线的材料相同或不同。
206.在一些实施例中，所述方法还包括：
207.在第一区域和第二区域上形成与所述第一地址线连接的第一功能器件；
208.在第三区域、第四区域、第五区域及第六区域上形成与第二地址线连接的第二功能器件；
209.所述第一区域与所述第二区域在第二方向的投影存在共同的端点；所述第三区域与所述第四区域在第一方向的投影存在共同的端点，所述第四区域与所述第五区域在第一方向的投影存在共同的端点，所述第五区域与所述第六区域在第一方向的投影存在共同的端点；所述第一区域、第二区域、第三区域、第四区域、第五区域及第六区域在第二方向的投影长度等于第一区域和第二区域在第二方向的投影长度，所述第一区域、第二区域、第三区域、第四区域、第五区域及第六区域在第一方向的投影长度等于第三区域、第四区域、第五区域及第六区域在第一方向的投影长度。
210.在一些实施例中，所述方法还包括：
211.在形成第一地址线之前，形成与所述第一地址线接触的第一连接部；在形成第二地址线之前，形成与所述第二地址线接触的第二连接部；其中，
212.所述第一连接部与所述第一地址线的几何中心处接触；
213.和/或，
214.所述第二连接部与所述第二地址线的几何中心处接触。
215.在一些实施例中，所述方法还包括：
216.在所述第二地址线层上形成多个第二相变存储单元；
217.在所述多个第二相变存储单元上形成第三地址线层的多条第三地址线，所述多条第三地址线均沿所述第一方向延伸；所述第二相变存储单元与所述第二地址线和第三地址线均垂直；
218.所述第三地址线沿第一方向的长度与所述第二地址线沿第二方向的长度基本相同，且所述第三地址线的电阻与所述第二地址线的电阻基本相同。
219.在一些实施例中，
220.形成所述第一地址线层的多条第一地址线中每条第一地址线的步骤包括：形成第一子地址线，在所述第一子地址线上形成覆盖所述第一子地址线的第二子地址线；所述第一子地址线和所述第二子地址线的材料相同或不同；形成所述第三地址线层的多条第三地址线中每条第三地址线的步骤包括：在所述第二相变存储单元上形成第五子地址线，在所述第五子地址线上形成覆盖所述第五子地址线的第六子地址线；所述第五子地址线和所述第六子地址线的材料相同或不同；
221.和/或，
222.形成所述第二地址线层的多条第二地址线中每条第二地址线的步骤包括：在所述
第一相变存储单元上形成第三子地址线，在所述第三子地址线上形成覆盖所述第三子地址线的第四子地址线；所述第三子地址线和所述第四子地址线的材料相同或不同。
223.在一些实施例中，所述方法还包括：
224.在第一区域和第二区域上形成与所述第一地址线连接的第一功能器件；
225.在第三区域、第四区域、第五区域及第六区域上形成与第二地址线连接的第二功能器件；
226.在第七区域和第八区域上形成与所述第三地址线连接的第三功能器件；
227.所述第一区域与所述第二区域在第二方向的投影存在共同的端点；所述第三区域与所述第四区域在第一方向的投影存在共同的端点，所述第四区域与所述第五区域在第一方向的投影存在共同的端点，所述第五区域与所述第六区域在第一方向的投影存在共同的端点；所述第七区域与所述第八区域在第二方向的投影存在共同的端点；所述第一区域、第二区域、第三区域、第四区域、第五区域、第六区域、第七区域及第八区域在第二方向的投影长度等于第七区域和第八区域在第二方向的投影长度，所述第一区域、第二区域、第三区域、第四区域、第五区域、第六区域、第七区域及第八区域在第一方向的投影长度等于第三区域、第四区域、第五区域及第六区域在第一方向的投影长度。
228.在一些实施例中，所述方法还包括：
229.在形成第一地址线之前，形成与所述第一地址线接触的第一连接部；在形成第二地址线之前，形成与所述第二地址线接触的第二连接部；在形成第三地址线之前，形成与所述第三地址线接触的第三连接部；其中，
230.所述第一连接部与所述第一地址线的几何中心处接触；所述第三连接部与所述第三地址线的几何中心处接触；
231.和/或，
232.所述第二连接部与所述第二地址线的几何中心处接触。
233.下面结合图10a
‑
图10n，对本发明实施例中的三维存储器的制作方法做详细说明。
234.如图10a
‑
图10b所示，形成底部位线连接部211。在底部位线连接部211上形成多条底部位线，所述底部位线包括两部分：第一子地址线21
‑
1和第二子地址线21
‑
2，如图10c
‑
图10d所示，先在底部位线连接部211上形成第一子地址线21
‑
1，这里形成第一子地址线21
‑
1的方法可以是先沉积形成第一子地址线21
‑
1的材料再通过刻蚀等工艺去除部分形成第一子地址线21
‑
1的材料，从而形成第一子地址线21
‑
1，也可以是先沉积介质材料，再通过刻蚀工艺去除部分介质材料形成沟槽，在沟槽中填充形成第一子地址线21
‑
1的材料，从而形成第一子地址线21
‑
1。如图10e
‑
10f所示，在第一子地址线21
‑
1上形成第二子地址线21
‑
2；并在第二子地址线21
‑
2上形成第一相变存储单元层22’。如图10g
‑
10h所示，在第二子地址线21
‑
2上形成第一相变存储单元22。在第一相变存储单元22上形成字线，所述字线包括两部分：第三子地址线23
‑
1和第四子地址线23
‑
2，如图10g
‑
10h所示，在第一相变存储单元22上形成第三子地址线23
‑
1，并在形成第三子地址线23
‑
1之前形成字线连接部231；如图10i
‑
10j所示，在第三子地址线23
‑
1上形成第四子地址线23
‑
2。通过上述制作过程，形成具有一层存储单元的三维存储器。
235.这里，所述介质材料包括氮化硅、氧化硅，但不局限于此
236.这里，形成第二子地址线21
‑
2、第三子地址线23
‑
1和第四子地址线23
‑
2的方法与
前述形成第一子地址线21
‑
1的方法类似，可包含两种方法，这里不再赘述。
237.这里，组成第一子地址线21
‑
1、第二子地址线21
‑
2、第三子地址线23
‑
1、第四子地址线23
‑
2的材料可以包括：钨(w)、钴(co)、铜(cu)，但不限于此。且第一子地址线21
‑
1和第二子地址线21
‑
2的组成材料可以相同或不同，第三子地址线23
‑
1和第四子地址线23
‑
2的组成材料可以相同或不同。
238.在上述形成一层堆叠的存储单元的三维存储器的基础上，如图10i
‑
10j所示，在第四子地址线23
‑
2上形成第二相变存储单元24，并形成顶部位线连接部251。在第二相变存储单元24上形成顶部位线，所述顶部位线包括两部分：第五子地址线25
‑
1和第六子地址线25
‑
2，如图10k
‑
10l所示，在第二相变存储单元24上形成第五子地址线25
‑
1；如图10m
‑
10n所示，在第五子地址线25
‑
1上形成第六子地址线25
‑
2。通过上述制作过程，形成具有两层堆叠的存储单元的三维存储器。
239.这里，形成第五子地址线25
‑
1和第六子地址线25
‑
2的方法与前述形成第一子地址线21
‑
1的方法类似，可包含两种方法，这里不再赘述。
240.这里，组成第五子地址线25
‑
1和第六子地址线25
‑
2的材料可以包括：钨(w)、钴(co)、铜(cu)，但不限于此。且第五子地址线25
‑
1和第六子地址线25
‑
2的组成材料可以相同或不同。
241.实际应用中，形成相应连接部、地址线及存储单元的方法在相关技术中比较成熟，这里不再赘述。
242.需要说明的是：“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
243.另外，本发明实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。
244.以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。