本发明实施例涉及半导体制造领域，尤其涉及一种工艺角检测方法及系统、设备、存储介质。
背景技术：
在目前的半导体产业中，集成电路产品主要可分为三大类型：逻辑、存储器和模拟电路，存储器件在集成电路产品中占了相当大的比例。其中，由于静态随机存储器(staticrandomaccessmemory，sram)具有低功耗和较快工作速度等优点，使得sram单元器件受到越来越多的关注。
sram单元器件主要包括上拉(pu，pullup)晶体管、下拉(pd，pulldown)晶体管以及传输门(pg，passgate)晶体管，其中，下拉晶体管和传输门晶体管为nmos晶体管，上拉晶体管为pmos晶体管。
目前，通过获取sram的读噪声容限(readnoisemargin，rnm)、写噪声容限(writenoisemargin，wnm)、读电流和关态漏电流等特性，用于表征其性能。
技术实现要素：
本发明实施例解决的问题是提供一种工艺角检测方法及系统、设备、存储介质，提高工艺角检测的精准度。
为解决上述问题，本发明实施例提供一种工艺角检测方法，用于获取sram单元器件的最差工艺角，所述sram单元器件包括上拉晶体管、下拉晶体管和传输门晶体管，包括：获取多个所述sram单元器件的电性数据，且同一个sram单元器件中的上拉晶体管、下拉晶体管和传输门晶体管的电性数据构成一组第一数据组；利用多组所述第一数据组建立三维正态分布模型，所述三维正态分布模型的形状为椭球体；从所述第一数据组中提取与所述椭球体的表面位置处相对应的多组待测数据组；对所述多组待测数据组进行仿真，获得多个相对应的写噪声容限；提取所述多个写噪声容限中的最小值所对应的待测数据组，作为所述写噪声容限的最差工艺角。
相应地，本发明实施例还提供一种工艺角检测系统，用于获取sram单元器件的最差工艺角，所述sram单元器件包括上拉晶体管、下拉晶体管和传输门晶体管，包括：测试模块，用于获取多个所述sram单元器件的电性数据，且同一个所述sram单元器件中的上拉晶体管、下拉晶体管和传输门晶体管的电性数据构成一组第一数据组；建模模块，用于利用多组所述第一数据组建立三维正态分布模型，所述三维正态分布模型的形状为椭球体；第一数据提取模块，用于从所述第一数据组中提取与所述椭球体的表面位置处相对应的多组待测数据组；仿真模块，用于对所述多组待测数据组进行仿真，获得多个相对应的写噪声容限；第二数据提取模块，用于提取所述多个写噪声容限中的最小值所对应的待测数据组，作为所述写噪声容限的最差工艺角。
相应地，本发明实施例还提供一种设备，包括至少一个存储器和至少一个处理器，所述存储器存储有一条或多条计算机指令，其中，所述一条或多条计算机指令被所述处理器执行以实现本发明实施例所述的工艺角检测方法。
相应地，本发明实施例还提供一种存储介质，所述存储介质存储有一条或多条计算机指令，所述一条或多条计算机指令用于实现本发明实施例所述的工艺角检测方法。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供一种工艺角检测方法，所述检测方法利用多个sram单元器件中三种晶体管的电性数据所构成的第一数据组，来建立三维正态分布模型，所述三维正态分布模型的形状为椭球体，随后从所述第一数据组中提取与所述椭球体的表面位置处相对应的多组待测数据组，并对所述多组待测数据组进行模拟，获得多个相对应的写噪声容限，接着提取所述多个写噪声容限中的最小值所对应的待测数据组，作为写噪声容限的最差工艺角(corner)；本发明实施例通过建立三维正态分布模型来进行检测，以获取更多的数据，从而在将电性数据的波动(variation)考虑在内的情况下分析sram单元器件的写噪声容限的最差工艺角，进而提高工艺角检测的精准度。
附图说明
图1是一种mos晶体管的工艺角示意图；
图2是本发明工艺角检测方法一实施例的流程图；
图3是图2中步骤s1对应的一实施例的sram单元器件的电路结构示意图；
图4是图2中步骤s2一实施例的流程图；
图5是图4中步骤s23一实施例的流程图；
图6是图2中步骤s2对应的一实施例的三维正态分布模型示意图；
图7是图2中步骤s3对应的一实施例的椭球体的表面轮廓示意图；
图8是本发明工艺角检测系统一实施例的功能框图；
图9是图8中建模模块一实施例的功能框图；
图10是图9中模型建立单元一实施例的功能框图；
图11为本发明一实施例所提供的设备的硬件结构图。
具体实施方式
mos晶体管的性能范围通常以工艺角的形式给出，即称为角模型。
图1是一种mos晶体管的工艺角示意图，横坐标表示下拉晶体管的阈值电压(pdvtsat)，纵坐标表示上拉晶体管的阈值电压(puvtsat)。
在对sram单元器件进行工艺角检测时，把nmos晶体管和pmos晶体管的电性数据的波动范围限制在由ff(快nmos晶体管和快pmos晶体管)、fs(快nmos晶体管和慢pmos晶体管)、sf(慢nmos晶体管和快pmos晶体管)、ss(慢nmos晶体管和慢pmos晶体管)四个工艺角(即四个工艺临界点)所确定的区域范围内，也就是说，针对sram单元器件的性能，该区域范围内的数据是可接受的。
其中，ff对应于nmos晶体管和pmos晶体管的饱和电流均为最大值，阈值电压均为最小值；fs对应于nmos晶体管的饱和电流为最大值、阈值电压为最小值，pmos晶体管的饱和电流为最小值、阈值电压为最大值；sf对应于nmos晶体管的饱和电流为最小值、阈值电压为最大值，pmos晶体管的饱和电流为最大值、阈值电压为最小值；ss对应于nmos晶体管和pmos晶体管的饱和电流均为最小值，阈值电压均为最大值。
其中，为了获取sram单元器件的写噪声容限，采用各工艺角对应的电性数据来仿真计算写噪声容限的最大值和最小值。且基于sram单元器件的写操作(writeoperation)的原理，sram单元器件的写噪声容限与上拉晶体管、下拉晶体管和传输门晶体管的电学性能均相关。
sram单元器件的写噪声容限虽然受各mos晶体管的电学性能的影响，但是，由于各mos晶体管的电性数据存在波动，从而导致写噪声容限的分布特点并非与mos晶体管的电学性能分布存在直接对应关系。
例如，如图1所示，以下拉晶体管和上拉晶体管构成的角模型为例，当写噪声容限最小时，nmos晶体管和pmos晶体管并非处于sf这一工艺角，而处于另一位置处(如图1中箭头a所示位置处)。
因此，传统的mos晶体管的角模型与sram单元器件的写噪声容限不能准确地一一对应，存在偏差，从而导致目前的工艺角检测对精准度较低。
为了解决所述技术问题，本发明实施例提供一种工艺角检测方法，用于获取sram单元器件的最差工艺角，所述sram单元器件包括上拉晶体管、下拉晶体管和传输门晶体管，包括：获取多个所述sram单元器件的电性数据，且同一个sram单元器件中的上拉晶体管、下拉晶体管和传输门晶体管的电性数据构成一组第一数据组；利用多个所述第一数据组建立三维正态分布模型，所述三维正态分布模型的形状为椭球体；从所述第一数据组中提取与所述椭球体的表面位置处相对应的多组待测数据组；对所述多组待测数据组进行仿真，获得多个相对应的写噪声容限；提取所述多个写噪声容限中的最小值所对应的待测数据组，作为所述写噪声容限的最差工艺角。
本发明实施例通过建立三维正态分布模型来进行检测，以获取更多的数据，从而在将电性数据的波动(variation)考虑在内的情况下分析sram单元器件的写噪声容限的最差工艺角，进而提高工艺角检测的精准度。
参考图2，示出了本发明工艺角检测方法一实施例的流程图。本实施例所述工艺角检测方法用于获取sram单元器件的最差工艺角，所述sram单元器件包括上拉晶体管、下拉晶体管和传输门晶体管，所述工艺角检测方法包括以下基本步骤：
步骤s1：获取多个所述sram单元器件的电性数据，且同一个sram单元器件中的上拉晶体管、下拉晶体管和传输门晶体管的电性数据构成一组第一数据组；
步骤s2：利用多组所述第一数据组建立三维正态分布模型，所述三维正态分布模型的形状为椭球体；
步骤s3：从所述第一数据组中提取与所述椭球体的表面位置处相对应的多组待测数据组；
步骤s4：对所述多组待测数据组进行仿真，获得多个相对应的写噪声容限；
步骤s5：提取所述多个写噪声容限中的最小值所对应的待测数据组，作为所述写噪声容限的最差工艺角。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参考图2，执行步骤s1，获取多个所述sram单元器件的电性数据，且同一个sram单元器件中的上拉晶体管、下拉晶体管和传输门晶体管的电性数据构成一组第一数据组。
获取多个所述sram单元器件的电性数据后，相应获得了多组第一数据组，从而为后续建立三维正态分布模型做准备。
本实施例中，所述sram单元器件为6tsram单元器件。
结合参考图3，示出了所述sram单元器件的电路结构示意图，所述sram单元器件包括6个晶体管，分别为第一pmos晶体管p1、第二pmos晶体管p2、第一nmos晶体管n1、第二nmos晶体管n2、第三nmos晶体管n3和第四nmos晶体管n4。
所述第一pmos晶体管p1的漏极与第一nmos晶体管n1的漏极相连，所述第一pmos晶体管p1的栅极与第一nmos晶体管n1的栅极相连，所述第一pmos晶体管p1与第一nmos晶体管n1构成第一cmos晶体管101。
所述第二pmos晶体管p2的漏极与第二nmos晶体管n2的漏极相连，所述第二pmos晶体管p2的栅极与第二nmos晶体管n2的栅极相连，所述第二pmos晶体管p2与第二nmos晶体管n2构成第二cmos晶体管102。
所述第一cmos晶体管101的输入端与第二cmos晶体管102的输出端相连，所述第一cmos晶体管101的输出端与第二cmos晶体管102的输入端相连。
所述第一pmos晶体管p1的源极和第二pmos晶体管p2的源极均连接至电源电压vdd，所述第一nmos晶体管n1的源极与第二nmos晶体管n2的源极均连接至电源电压vss。
所述第三nmos晶体管n3的源极与位线bl相连，漏极与第一pmos晶体管p1的漏极相连，栅极与字线wl相连；所述第四nmos晶体管n4的源极与第二pmos晶体管的漏极相连，栅极与字线wl相连，漏极与另一位线blb相连。
在所述sram单元器件中，第一pmos晶体管p1和第二pmos晶体管p2作为上拉晶体管，第一nmos晶体管n1和第二nmos晶体管n2作为下拉晶体管，第三nmos晶体管n3和第四nmos晶体管n4作为传输门晶体管。
后续通过对各sram单元器件的电性数据进行仿真，从而获知所述sram单元器件的关键性能。
本实施例中，所述工艺角检测方法用于检测sram单元器件的写噪声容限。
具体地，所述工艺角检测方法用于检测sram单元器件在写噪声容限为最小值时的最差工艺角。
因此，所述电性数据与sram单元器件的写噪声容限相关，所述电性数据包括阈值电压、饱或电流或线性区电流，且所述上拉晶体管、下拉晶体管和传输门晶体管的电性数据类型相同。
本实施例中，所述电性数据为阈值电压。通过选择阈值电压，易于在建立三维正态分布模型时进行数据计算。
继续参考图2，执行步骤s2，利用多组所述第一数据组建立三维正态分布模型，所述三维正态分布模型的形状为椭球体。
与传统的mos晶体管的角模型相比，本实施例通过建立三维正态分布模型，以获取更多的数据，从而在将电性数据的波动(variation)考虑在内的情况下，分析sram单元器件的写噪声容限的最差工艺角，进而提高工艺角检测的精准度。
结合参考图4，图4是图2中步骤s2一实施例的流程图。
利用多组所述第一数据组建立三维正态分布模型的步骤包括：
步骤s21：对所述多个sram单元器件，分别计算所述上拉晶体管、下拉晶体管和传输门晶体管的电性数据的平均值和标准差；
步骤s22：对每一个所述sram单元器件，利用所述电性数据的平均值和标准差，分别计算所述上拉晶体管、下拉晶体管和传输门晶体管的电性数据的偏移程度值，所述偏移程度值为所述电性数据相对于平均值的偏移量与所述标准差的比值；
步骤s23：利用所述偏移程度值，建立所述三维正态分布模型。
在步骤s21中，通过对所述电性数据进行统计分析，计算出各晶体管对应的电性数据的平均值和标准差。
需要说明的是，电性数据通常具有波动，也就是说，各晶体管对应的电性数据通常具有近似于正态分布的概率分布。例如，约68.4％的数值分布在距离电性数据平均值有1个标准差之内的范围，约95.4％的数值分布在距离电性数据平均值有2个标准差之内的范围，以及约99.7％的数值分布在距离电性数据平均值有3个标准差之内的范围，这已被广泛成为“经验法则”。
因此，获取各晶体管对应的电性数据的平均值和标准差后，执行步骤s22，分别计算所述上拉晶体管、下拉晶体管和传输门晶体管的电性数据的偏移程度值。
所述偏移程度值为所述电性数据相对于平均值的偏移量与所述标准差的比值，也就是说，任一晶体管的电性数据与电性数据平均值的差值通过标准差来表示。例如，任一晶体管的电性数据的偏移程度值为1个标准差，则表示该晶体管的电性数据与电性数据平均值的差值为1个标准差对应的数值。
本实施例中，对每一个所述sram单元器件中任一类型的晶体管，利用公式(ⅰ)计算所述偏移程度值，
其中，vt_sigma为每一个所述sram单元器件中任一类型的晶体管的偏移程度值，vtsat为每一个所述sram单元器件中任一类型的晶体管的电性数据，
例如，对任一sram单元器件，利用公式(ⅰ)对上拉晶体管的电性数据的平均值和标准差进行运算，获得上拉晶体管的偏移程度值；利用公式(ⅰ)对下拉晶体管的电性数据的平均值和标准差进行运算，获得下拉晶体管的偏移程度值；利用公式(ⅰ)对传输门晶体管的电性数据的平均值和标准差进行运算，获得传输门晶体管的偏移程度值。
本实施例中，同一个sram单元器件中的所述上拉晶体管、下拉晶体管和传输门晶体管的偏移程度值构成一组第二数据组。
通过获取第二数据组，从而为后续建立三维空间坐标系做准备。其中，后续建立的三维正态分布模型位于三维空间坐标系中。
例如，在建立所述三维正态分布模型所对应的三维空间坐标系时，可以以所述传输门晶体管的偏移程度值作为x轴，以所述下拉晶体管的偏移程度值作为y轴，以所述上拉晶体管的偏移程度值作为z轴。
需要说明的是，所述sram单元器件的数量为多个，因此，所述第二数据组的数量为多组。所述多组第二数据组用于构成数据库，后续能够根据实际需求，从所述数据库选择预设分布区间内的偏移程度值作为建模用数据组，用于建立三维正态分布模型。
因此，分别计算所述上拉晶体管、下拉晶体管和传输门晶体管的电性数据的偏移程度值后，即可执行步骤s23，利用所述偏移程度值，建立所述三维正态分布模型。
利用所述偏移程度值，建立所述三维正态分布模型，从而能够根据实际需求，通过确定所述偏移程度值的预设分布区间的方式，采用所述预设分布区间内所包含的数据来建立三维正态分布模型，从而调整所述三维正态分布模型所包含数据量的大小，这提高了所述检测方法的灵活性。
结合参考图5，图5是图4中步骤s23一实施例的流程图。
本实施例中，利用所述偏移程度值，建立所述三维正态分布模型的步骤包括：
步骤s231：确定所述偏移程度值的预设分布区间；
步骤s232：根据所述预设分布区间，从所述多组第二数据组中筛选出多组建模用数据组；
步骤s233：以同一个sram单元器件的所述建模用数据组作为向量，建立相关系数矩阵；
步骤s234：利用所述相关系数矩阵，建立三维正态分布模型。
通过执行步骤s231，以确定所述预设分布区间。
其中，后续建立的三维正态分布模型的形状为椭球体，所述预设分布区间用于确定所述椭球体的尺寸r_sigma，相应的，所述预设分布区间决定所述三维正态分布模型中所包含的数据量。
所述预设分布区间根据实际需求而定。所述预设分布区间范围越大，则三维正态分布模型中所包含的数据量也越大。
所述预设分布区间的范围不宜过小，也不宜过大。如果所述预设分布区间的范围过小，则导致三维正态分布模型中所包含的数据量过少，后续难以通过三维正态分布模型准确地获取写噪声容限的最小值；当所述预设分布区间增大到一定范围后，也难以再涵盖更多的数据，也就是说，大部分的电性数据位于合理的预设分布区间内。为此，本实施例中，所述预设分布区间为(-n*σ， n*σ)，n的值为3至6，σ为所述多个sram单元器件中同一类型的晶体管的电性参数数据的标准差。相应的，所述椭球体的尺寸r_sigma为n*σ。
确定所述预设分布区间后，执行步骤s232，根据所述预设分布区间，从所述多组第二数据组中筛选出多组建模用数据组。
所述多个第二数据组是完整的数据，通过从所述多组第二数据组中筛选出多个建模用数据组，从而确定三维正态分布模型所对应的椭球体的尺寸，这提高了该检测方法的灵活性。
根据所述预设分布区间，从所述多组第二数据组中筛选出多组建模用数据组后，执行步骤s233，以同一个sram单元器件的所述建模用数据组作为向量，建立矩阵。
每一个sram单元器件的建模用数据组构成一个向量，sram单元器件的数量为多个，因此，所述矩阵包括多个向量。所述矩阵为后续建立三维正态分布模型做准备。每一个sram单元器件对应的向量则用于确定其在三维空间坐标系中的具体位置，从而能够通过多个sram单元器件建立3d形状的三维正态分布模型。
以同一个sram单元器件的所述建模用数据组作为向量，建立相关系数矩阵之后，执行步骤s234：利用所述相关系数矩阵，建立三维正态分布模型。
本实施例中，利用公式(ⅱ)建立所述三维正态分布模型，
其中，f(y)为所述多个sram单元器件中，同一类型的晶体管的任一个偏移程度值的概率，y为任一个所述sram单元器件中，所述上拉晶体管、下拉晶体管和传输门晶体管的偏移程度值的向量坐标，s为任一个所述sram单元器件的电性数据的相关系数矩阵，y'为所述向量坐标的转置。
图6是本实施例所述三维正态分布模型的示意图。
如图6所示，在所述三维正态分布模型所对应的三维空间坐标系中，x轴表示所述传输门晶体管的偏移程度值(pgvt_sigma)，y轴表示所述下拉晶体管的偏移程度值(pdvt_sigma)，z轴表示所述上拉晶体管的偏移程度值(puvt_sigma)。其中，图5中的每一个点对应于一个sram单元器件，颜色越深的区域则表示位于该区域范围内的数据越多。
本实施例中，所述三维正态分布模型的形状为椭球体。
参考图5，执行步骤s3，从所述第一数据组中提取与所述椭球体的表面位置处相对应的多组待测数据组。
通常，电性数据的偏移程度值越大，则写噪声容限越小。因此，通过从所述第一数据组中提取与所述椭球体的表面位置处相对应的多组待测数据组，为后续获取所述写噪声容限的最差工艺角做准备。
本实施例中，利用预设分布区间的下限值和上限值，确定所述椭球体的表面。具体地，利用公式(ⅲ)确定所述椭球体的表面所对应的电性数据，
y'×s-1×y＝r_sigma2(ⅲ)
其中，当椭球体的尺寸r_sigma确定时，所述椭球体的表面所对应的电性数据即可获得。
如图7所示，图7为本实施例所述椭球体的表面轮廓示意图。
继续参考图2，执行步骤s4，对所述多组待测数据组进行仿真，获得多个相对应的写噪声容限。
具体地，可以通过仿真程序，对所述多组待测数据组分别进行仿真。例如，可以采用“synopsyshspice”或者“cadencespectre”等spice仿真程序。利用上述仿真程序进行仿真为业界已知技术，本实施例对此步骤不再赘述。
继续参考图2，执行步骤s5，提取所述多个写噪声容限中的最小值所对应的待测数据组，作为所述写噪声容限的最差工艺角。
每一组待测数据组对应于一个sram单元器件中的上拉晶体管、下拉晶体管和传输门晶体管的电性数据，因此，通过提取所述多个写噪声容限中的最小值所对应的待测数据组，即可获取写噪声容限的最小值所对应的三个晶体管的电性数据，这三个晶体管的电性数据即为最差工艺角。
相应的，本发明还提供一种工艺角检测系统。参考图8，示出了本发明工艺角检测系统一实施例的功能框图。
所述工艺角检测系统用于获取sram单元器件的最差工艺角，所述sram单元器件包括上拉晶体管、下拉晶体管和传输门晶体管。
参考图9，所述工艺角检测系统包括：测试模块50，用于获取多个所述sram单元器件的电性数据，且同一个所述sram单元器件中的上拉晶体管、下拉晶体管和传输门晶体管的电性数据构成一组第一数据组；建模模块60，用于利用多组所述第一数据组建立三维正态分布模型，所述三维正态分布模型的形状为椭球体；第一数据提取模块70，用于从所述第一数据组中提取与所述椭球体的表面位置处相对应的多组待测数据组；仿真模块80，用于对所述多组待测数据组进行仿真，获得多个相对应的写噪声容限；第二数据提取模块90，用于提取所述多个写噪声容限中的最小值所对应的待测数据组，作为所述写噪声容限的最差工艺角。
所述测试模块50用于获取多个所述sram单元器件的电性数据，获取多个所述sram单元器件的电性数据后，相应获得了多组第一数据组，从而为后续建立三维正态分布模型做准备。
本实施例中，所述sram单元器件为6tsram单元器件。结合参考图3，示出了所述sram单元器件的电路结构示意图，所述sram单元器件包括6个晶体管，分别为第一pmos晶体管p1、第二pmos晶体管p2、第一nmos晶体管n1、第二nmos晶体管n2、第三nmos晶体管n3和第四nmos晶体管n4。
所述第一pmos晶体管p1的漏极与第一nmos晶体管n1的漏极相连，所述第一pmos晶体管p1的栅极与第一nmos晶体管n1的栅极相连，所述第一pmos晶体管p1与第一nmos晶体管n1构成第一cmos晶体管101。
所述第二pmos晶体管p2的漏极与第二nmos晶体管n2的漏极相连，所述第二pmos晶体管p2的栅极与第二nmos晶体管n2的栅极相连，所述第二pmos晶体管p2与第二nmos晶体管n2构成第二cmos晶体管102。
所述第一cmos晶体管101的输入端与第二cmos晶体管102的输出端相连，所述第一cmos晶体管101的输出端与第二cmos晶体管102的输入端相连。
所述第一pmos晶体管p1的源极和第二pmos晶体管p2的源极均连接至电源电压vdd，所述第一nmos晶体管n1的源极与第二nmos晶体管n2的源极均连接至电源电压vss。
所述第三nmos晶体管n3的源极与位线bl相连，漏极与第一pmos晶体管p1的漏极相连，栅极与字线wl相连；所述第四nmos晶体管n4的源极与第二pmos晶体管的漏极相连，栅极与字线wl相连，漏极与另一位线blb相连。
在所述sram单元器件中，第一pmos晶体管p1和第二pmos晶体管p2作为上拉晶体管，第一nmos晶体管n1和第二nmos晶体管n2作为下拉晶体管，第三nmos晶体管n3和第四nmos晶体管n4作为传输门晶体管。
后续通过仿真模块80对各sram单元器件的电性数据进行仿真，从而获知所述sram单元器件的关键性能。
本实施例中，所述工艺角检测方法用于检测sram单元器件的写噪声容限。具体地，所述工艺角检测方法用于检测sram单元器件在写噪声容限为最小值时的最差工艺角。
因此，所述测试模块50用于测试并获取与sram单元器件的写噪声容限相关的电性数据，例如为阈值电压、饱或电流或线性区电流，且所述上拉晶体管、下拉晶体管和传输门晶体管的电性数据类型相同。
本实施例中，所述测试模块50用于获取阈值电压。通过选择阈值电压，易于在建立三维正态分布模型时进行数据计算。
所述建模模块60用于利用多组所述第一数据组建立三维正态分布模型，所述三维正态分布模型的形状为椭球体。
与传统的mos晶体管的角模型相比，本实施例通过建立三维正态分布模型，以获取更多的数据，从而在将电性数据的波动(variation)考虑在内的情况下，分析sram单元器件的写噪声容限的最差工艺角，进而提高工艺角检测的精准度。
如图9所示，图9是图8中建模模块60一实施例的功能框图。本实施例中，所述建模模块60包括：第一计算单元61，用于对所述多个sram单元器件，分别计算所述上拉晶体管、下拉晶体管和传输门晶体管的电性数据的平均值和标准差；第二计算单元62，用于对每一个所述sram单元器件，利用所述电性数据的平均值和标准差，分别计算所述上拉晶体管、下拉晶体管和传输门晶体管的电性数据的偏移程度值，所述偏移程度值为所述电性数据相对于平均值的偏移量与所述标准差的比值；模型建立单元63，用于利用所述偏移程度值，建立所述三维正态分布模型。
所述第一计算单元61用于对所述电性数据进行统计分析，计算出各晶体管对应的电性数据的平均值和标准差。
需要说明的是，电性数据通常具有波动，也就是说，各晶体管对应的电性数据通常具有近似于正态分布的概率分布。例如，约68.4％的数值分布在距离电性数据平均值有1个标准差之内的范围，约95.4％的数值分布在距离电性数据平均值有2个标准差之内的范围，以及约99.7％的数值分布在距离电性数据平均值有3个标准差之内的范围，这已被广泛成为“经验法则”。
因此，获取各晶体管对应的电性数据的平均值和标准差后，利用第二计算单元62分别计算所述上拉晶体管、下拉晶体管和传输门晶体管的电性数据的偏移程度值。
所述偏移程度值为所述电性数据相对于平均值的偏移量与所述标准差的比值，也就是说，任一晶体管的电性数据与电性数据平均值的差值通过标准差来表示。例如，任一晶体管的电性数据的偏移程度值为1个标准差，则表示该晶体管的电性数据与电性数据平均值的差值为1个标准差对应的数值。
本实施例中，所述第二计算单元62利用公式(ⅰ)计算所述偏移程度值，
其中，vt_sigma为每一个所述sram单元器件中任一类型的晶体管的偏移程度值，vtsat为每一个所述sram单元器件中任一类型的晶体管的电性数据，
例如，对任一sram单元器件，所述第二计算单元62利用公式(ⅰ)对上拉晶体管的电性数据的平均值和标准差进行运算，获得上拉晶体管的偏移程度值，利用公式(ⅰ)对下拉晶体管的电性数据的平均值和标准差进行运算，获得下拉晶体管的偏移程度值，利用公式(ⅰ)对传输门晶体管的电性数据的平均值和标准差进行运算，获得传输门晶体管的偏移程度值。
本实施例中，同一个sram单元器件中的所述上拉晶体管、下拉晶体管和传输门晶体管的偏移程度值构成一组第二数据组。
通过获取第二数据组，从而为后续建立三维空间坐标系做准备。其中，后续建立的三维正态分布模型位于三维空间坐标系中。
例如，在建立所述三维正态分布模型所对应的三维空间坐标系时，可以以所述传输门晶体管的偏移程度值作为x轴，以所述下拉晶体管的偏移程度值作为y轴，以所述上拉晶体管的偏移程度值作为z轴。
需要说明的是，所述sram单元器件的数量为多个，因此，所述第二数据组的数量为多组。所述多组第二数据组用于构成数据库，后续能够根据实际需求，从所述数据库选择预设分布区间内的偏移程度值作为建模用数据组，用于建立三维正态分布模型。
因此，利用第二计算单元62分别计算所述上拉晶体管、下拉晶体管和传输门晶体管的电性数据的偏移程度值后，即可通过模型建立单元63来建立所述三维正态分布模型。
所述模型建立单元63利用所述偏移程度值，建立所述三维正态分布模型，从而能够根据实际需求，通过确定所述偏移程度值的预设分布区间的方式，采用所述预设分布区间内所包含的数据来建立三维正态分布模型，从而调整所述三维正态分布模型所包含数据量的大小，这提高了所述检测系统的检测灵活性。
如图10所示，图10是图9中模型建立单元63一实施例的功能框图。本实施例中，所述模型建立单元63包括：区间选取子单元631，用于确定所述偏移程度值的预设分布区间；筛选子单元632，用于根据所述预设分布区间，从所述多组第二数据组中筛选出多组建模用数据组；矩阵建立子单元633，用于以同一个sram单元器件的所述建模用数据组作为向量，建立相关系数矩阵；模型建立子单元634，用于利用所述相关系数矩阵，建立三维正态分布模型。
三维正态分布模型的形状为椭球体，通过区间选取子单元631，确定所述椭球体的尺寸，相应的，所述预设分布区间决定所述三维正态分布模型中所包含的数据量。所述预设分布区间根据实际需求而定。所述预设分布区间范围越大，则三维正态分布模型中所包含的数据量也越大。
所述多个第二数据组是完整的数据，通过筛选子单元632，从所述多组第二数据组中筛选出多个建模用数据组，从而确定三维正态分布模型所对应的椭球体的尺寸。
每一个sram单元器件的建模用数据组构成一个向量，sram单元器件的数量为多个，因此，所述矩阵包括多个向量。每一个sram单元器件对应的向量则用于确定其在三维空间坐标系中的具体位置，从而能够通过多个sram单元器件建立3d形状的三维正态分布模型。
本实施例中，所述模型建立子单元634利用公式(ⅱ)建立三维正态分布模型，
其中，f(y)为所述多个sram单元器件中，同一类型的晶体管的任一个偏移程度值的概率，y为任一个所述sram单元器件中，所述上拉晶体管、下拉晶体管和传输门晶体管的偏移程度值的向量坐标，s为任一个所述sram单元器件的电性数据的相关系数矩阵，y'为所述向量坐标的转置。
如图6所示，图6是本实施例所述三维正态分布模型的示意图。在所述三维正态分布模型所对应的三维空间坐标系中，x轴表示所述传输门晶体管的偏移程度值(pgvt_sigma)，y轴表示所述下拉晶体管的偏移程度值(pdvt_sigma)，z轴表示所述上拉晶体管的偏移程度值(puvt_sigma)。其中，图5中的每一个点对应于一个sram单元器件，颜色越深的区域则表示位于该区域范围内的数据越多。
本实施例中，所述三维正态分布模型的形状为椭球体。
继续参考图8，所述第一数据提取模块70用于从所述第一数据组中提取与所述椭球体的表面位置处相对应的多组待测数据组。
通常，电性数据的偏移程度值越大，则写噪声容限越小。因此，通过从所述第一数据组中提取与所述椭球体的表面位置处相对应的多组待测数据组，为后续获取所述写噪声容限的最差工艺角做准备。
本实施例中，所述第一数据提取模块70利用预设分布区间的下限值和上限值，确定所述椭球体的表面。
具体地，所述第一数据提取模块70利用公式(ⅲ)确定所述椭球体的表面所对应的电性数据，
y'×s-1×y＝r_sigma2(ⅲ)
其中，当椭球体的尺寸r_sigma确定时，所述椭球体的表面所对应的电性数据即可获得。
如图7所示，图7为本实施例所述椭球体的表面轮廓示意图。
继续参考图8，所述仿真模块80用于对所述多组待测数据组进行仿真，获得多个相对应的写噪声容限。
具体地，所述仿真模块80通过仿真程序，对所述多组待测数据组分别进行仿真。例如，可以采用“synopsyshspice”或者“cadencespectre”等spice仿真程序。
继续参考图8，所述第二数据提取模块90用于提取所述多个写噪声容限中的最小值所对应的待测数据组，作为所述写噪声容限的最差工艺角。
每一组待测数据组对应于一个sram单元器件中的上拉晶体管、下拉晶体管和传输门晶体管的电性数据，因此，通过提取所述多个写噪声容限中的最小值所对应的待测数据组，即可获取写噪声容限的最小值所对应的三个晶体管的电性数据，这三个晶体管的电性数据即为最差工艺角。
本发明实施例还提供一种设备，该设备可以通过装载程序形式的上述预处理方法，以实现本发明实施例提供的预处理方法。
参考图11，示出了本发明一实施例所提供的设备的硬件结构图。本实施例所述设备包括：至少一个处理器01、至少一个通信接口02、至少一个存储器03和至少一个通信总线04。
本实施例中，所述处理器01、通信接口02、存储器03和通信总线04的数量均为至少一个，且所述处理器01、通信接口02以及存储器03通过所述通信总线04完成相互间的通信。
所述通信接口02可以为用于进行网络通信的通信模块的接口，例如为gsm模块的接口。
所述处理器01可能是中央处理器cpu，或者是特定集成电路asic(applicationspecificintegratedcircuit)，或者是被配置成实施本实施例所述工艺角检测方法的一个或多个集成电路。
所述存储器03可能包含高速ram存储器，也可能还包括非易失性存储器(non-volatilememory)，例如至少一个磁盘存储器。
其中，所述存储器03存储有一条或多条计算机指令，所述一条或多条计算机指令被所述处理器01执行以实现前述实施例提供的工艺角检测方法。
需要说明的是，上述的实现终端设备还可以包括与本发明实施例公开内容可能并不是必需的其他器件(未示出)；鉴于这些其他器件对于理解本发明实施例公开内容可能并不是必需，本发明实施例对此不进行逐一介绍。
本发明实施例还提供一种存储介质，所述存储介质存储有一条或多条计算机指令，所述一条或多条计算机指令用于实现前述实施例提供的工艺角检测方法。
本发明实施例中，所述工艺角检测方法通过建立三维正态分布模型来进行检测，以获取更多的数据，从而在将电性数据的波动(variation)考虑在内的情况下分析sram单元器件的写噪声容限的最差工艺角，进而提高工艺角检测的精准度。
上述本发明的实施方式是本发明的元件和特征的组合。除非另外提及，否则所述元件或特征可被视为选择性的。各个元件或特征可在不与其它元件或特征组合的情况下实践。另外，本发明的实施方式可通过组合部分元件和/或特征来构造。本发明的实施方式中所描述的操作顺序可重新排列。任一实施方式的一些构造可被包括在另一实施方式中，并且可用另一实施方式的对应构造代替。对于本领域技术人员而言明显的是，所附权利要求中彼此没有明确引用关系的权利要求可组合成本发明的实施方式，或者可在提交本申请之后的修改中作为新的权利要求包括。
本发明的实施方式可通过例如硬件、固件、软件或其组合的各种手段来实现。在硬件配置方式中，根据本发明示例性实施方式的方法可通过一个或更多个专用集成电路(asic)、数字信号处理器(dsp)、数字信号处理器件(dspd)、可编程逻辑器件(pld)、现场可编程门阵列(fpga)、处理器、控制器、微控制器、微处理器等来实现。
在固件或软件配置方式中，本发明的实施方式可以模块、过程、功能等形式实现。软件代码可存储在存储器单元中并由处理器执行。存储器单元位于处理器的内部或外部，并可经由各种己知手段向处理器发送数据以及从处理器接收数据。
对所公开的实施例的上述说明，使本领域技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其他实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是符合与本文所公开的原理和新颖特点相一致的最宽的范围。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
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