背景技术：
本章节希望对读者介绍可与本技术的各种方面相关的所属领域的各种方面，其在下文描述及/或主张。据信，此论述有助于对读者提供背景信息以促进本发明的各种方面的更好理解。因此，应理解，这些陈述应在此意义上阅读且不作为现有技术的认可。
一般来说，计算系统包含处理电路系统(例如一或多个处理器或其它合适组件)及存储器装置(例如芯片或集成电路)。一或多个存储器装置可用于存储器模块(例如双列直插存储器模块(dimm))上以存储处理电路系统可存取的数据。举例来说，基于到计算系统的用户输入，处理电路系统可请求存储器模块从其存储器装置检索对应于用户输入的数据。在一些例子中，经检索数据可包含可由处理电路系统执行以执行操作的指令及/或可包含用作用于操作的输入的数据。另外，在一些情况中，来自操作的数据输出可存储于存储器中(例如)以实现后续检索。
存储器模块可通过包含地址的命令操作以检索或存储数据。这些地址对应于作为操作的部分读取或写入的存储器中的位置。行解码器可接收地址，解译所述地址且在所述地址处对数据执行经请求操作。此外，地址计数器(例如在行地址(cbr)计数器之前的行)可维持计数以促进追踪存储器模块的刷新操作。在刷新操作期间，刷新对应于由地址计数器维持的计数的正规字线。在某些刷新操作中，还使用与由所述地址计数器维持的计数分开地维持的计数刷新冗余字线。因此，在这些应用中，利用单个地址计数器在刷新操作期间将可为不足的，这是因为要维持两个单独计数。
附图说明
在阅读以下详细描述之后且在参考图式之后可更好理解本发明的各种方面，其中：
图1是所属领域中熟知的实例地址计数器的框图；
图2a是根据本发明的第一实施例的用于任何行间冗余方案中的实例地址计数器的框图；
图2b是根据本发明的第一实施例的与图2a的地址计数器的操作相关联的时序图；
图3a是根据本发明的第二实施例的用于任何行间冗余方案中的第二实例地址计数器的框图；
图3b是根据本发明的第二实施例的与图3a的地址计数器的操作相关联的时序图；
图4a是根据本发明的第三实施例的用于任何行间冗余方案中的第三实例地址计数器的框图；
图4b是根据本发明的第三实施例的与图4a的地址计数器的操作相关联的时序图；
图5a是根据本发明的第四实施例的用于任何行间冗余方案中的第四实例地址计数器的框图；
图5b是根据本发明的第四实施例的与图5a的地址计数器的操作相关联的时序图；
图6a是根据本发明的第五实施例的用于任何行间冗余方案中的第五实例地址计数器的框图；
图6b是根据本发明的第五实施例的与图6a的地址计数器的操作相关联的时序图；
图7a是根据本发明的第八实施例的包含两个存储器阵列、行解码器、第一多路复用器及第二多路复用器的存储器装置的框图；
图7b是根据本发明的实施例的来自图7a的第一多路复用器的实例输出的表；
图7c是根据本发明的实施例的来自图7a的第二多路复用器的实例输出的表；
图7d是根据本发明的实施例的响应于若干操作案例而来自图7a的第二多路复用器的输出的表；
图7e是描绘根据本发明的实施例的响应于图7d的操作案例的图7a的行的操作的表；
图8a是根据本发明的第九实施例的能够在全产品存储器操作模式及一半产品存储器操作模式中操作的存储器装置的框图；
图8b是根据本发明的实施例的在全产品存储器操作模式期间由图8a的存储器装置使用的实例地址的表；
图8c是根据本发明的实施例的在全产品存储器操作模式期间由图8a的存储器装置使用的第二实例地址的表；
图8d是根据本发明的实施例的在全产品存储器操作模式期间来自图8a的第一多路复用器的输出的表；
图8e是根据本发明的实施例的在全产品存储器操作模式期间来自图8a的第二多路复用器的输出的表；
图8f是根据本发明的实施例的在全产品存储器操作模式期间响应于若干操作案例而来自图8a的第二多路复用器的输出的表；
图8g是描绘根据本发明的实施例的响应于图8f的操作案例的图8a的行解码器的操作的表；
图8h是根据本发明的实施例的在半产品存储器操作模式期间由图8a的存储器装置使用的第三实例地址的表；
图8i是根据本发明的实施例的在半产品存储器操作模式期间由图8a的存储器装置使用的第四实例地址的表；
图8j是根据本发明的实施例的在半产品存储器操作模式期间来自图8a的第一多路复用器的输出的表；
图8k是根据本发明的实施例的在半产品存储器操作模式期间来自图8a的第二多路复用器的输出的表；
图8l是根据本发明的实施例的在半产品存储器操作模式期间响应于若干操作案例而来自图8a的第二多路复用器的输出的表；及
图8m是描绘根据本发明的实施例的响应于图8l的操作案例的图8a的行解码器的操作的表。
具体实施方式
下文将描述一或多个特定实施例。为了提供这些实施例的简明描述，未在说明书中描述实际实施方案的全部特征。应了解，如在任何工程或设计项目中，在任何此实际实施方案的开发中，进行许多实施方案特定决策以实现可随实施方案而变化的开发者的特定目标，例如符合系统相关及业务相关约束。此外，应了解，此开发努力可为复杂的且耗时的，但对于受益于本发明的一般技术人员，所述开发努力仍将为常规设计、制作及制造任务。
在介绍本发明的各个实施例的元件时，冠词“一”及“所述”希望意味着存在一或多个元件。术语“包括”、“包含”及“具有”希望具包含性且意味着除了所列举元件之外，还可存在额外元件。另外，应理解，对本发明的“一个实施例”或“实施例”的提及不希望解释为排除还并入所叙述特征的额外实施例的存在。
如本文中描述，具有地址计数器以维持两个计数可为有利的，其中一个计数追踪存储器模块的正规字线的刷新操作且另一计数追踪存储器模块的冗余字线的刷新操作。典型地址计数器10(在图1中描绘其实例)用于存储器刷新操作。地址计数器(例如地址计数器10)通常追踪存储器的各个行或字线且对外部电路系统(例如，行解码器)指示将刷新存储器的哪一行。所描绘电路是其中各种计数器级12串联耦合(例如，级联耦合)的涟波计数器类型。每一计数器级12包含触发器14及将触发器14的输出馈送回到触发器14的输入的反相器16。每一计数器级12可接收信号(rstf)作为复位信号以将计数值设定为初始值(例如，全部为0)。第一计数器级12a还可接收每次已刷新由地址计数器10指示的一个行地址，便从非作用高电平(例如，电路系统的逻辑高)转变为作用低电平(例如，电路系统的逻辑低)的递增信号(refc_up)。以此方式，计数器值由递增值(例如，1)更新，其中计数器值由对应于来自每一计数器级12的个别输出(例如，来自计数器级12a的输出(cbr<0>))的一系列位表示。
然而，除了冗余字线之外，存储器单元阵列还可包含正规字线，其中如上文描述的行的刷新是操作以刷新正规字线的存储器操作。当发现正规字线有缺陷及/或以其它方式被分类为“有缺陷行地址”时，这些冗余字线取代正规字线。此外，使用其中任何有缺陷正规字线可由任何冗余字线替换的任何行间冗余方案操作存储器单元阵列可为有用的。此任何行间冗余方案通过连续刷新正规字线且将刷新操作移动到冗余字线而操作。通过使用任何行间冗余方案，具有超过存储器单元阵列内的对应冗余字线的数目的数目个有缺陷正规字线的存储器装置可经操作为一半产品(相对于全产品)存储器装置，所述半产品存储器装置允许冗余字线的一部分与存储器装置的第二存储器单元阵列相关联。
应注意，在任何给定实施例中，正规字线的数目可超过冗余字线的数目。举例来说，一个实施例可每一存储器块或存储器库具有16,384(例如，214)个正规字线及128(例如，27)个冗余字线。为了易于描述，在整个本发明中持续使用此实例，且因此使用14个寻址位以存取正规字线而使用7个寻址位以存取冗余字线。然而，应理解，在使用本发明中呈现的技术的存储器装置中可使用任何合适数目个正规字线及/或冗余字线。
为了使用冗余字线及/或正规字线，将周期性地刷新电压(与每一字线相关联的数据)。这些刷新操作可至少部分由地址计数器(例如地址计数器10)追踪。因此，可期望单个地址计数器追踪正规字线刷新的数目及冗余字线刷新的数目两者，其中数目对应于在刷新操作中使用的地址的指示。为了符合此操作约束，可使用经修改地址计数器以在刷新正规字线与冗余字线之间改变相应循环计数。此经修改地址计数器还可促进以两个单独刷新速率刷新字线(例如，存储器)以帮助改进存储器装置操作，例如以至少部分缓解困扰动态随机存取存储器(dram)且引起存储器单元泄漏电荷及/或在其之间电互动的行锤击(rowhammer)效应。
为了帮助说明，图2a是可用于任何行间冗余方案中的实例经修改地址计数器18a的框图。此地址计数器18a包含多路复用器20a及多路复用器20b电路系统以及电耦合22以将选择信号从计数器级12r传输到多路复用器20b及多路复用器20a且将选择信号作为输入传输到计数器级12r及计数器级12s中。计数器级12r可用于冗余且计数器级12s可用作备用计数器级12，但如将了解，具有可被利用来促进任何行间冗余方案的输出。在操作期间，地址计数器18a使用计数器级12a到12n针对正规字线产生十四个地址位，且使用计数器级12a到12e、12m及12n针对冗余字线产生七个地址位。
操作地址计数器18a以通过每次递增信号(refc_up)从低转变到高(例如，从逻辑低到逻辑高，从0到1)便使用于正规字线刷新的地址递增设定值(例如，1)而追踪正规字线的行刷新。类似地，操作地址计数器18a以通过每次递增信号(refc_up)从低转变到高便使用于冗余行线刷新的地址递增设定值(例如，1)而追踪冗余行线的行刷新。以此方式，地址计数器18a能够使设定值从初始值或地址(例如，全部为0)递增到最大(或最终)值或地址(例如，全部为1)。应注意，在冗余行线的刷新操作期间，与计数器级12f到12l相关联的每一位(例如，cbr<5-11>)被保持于低电平(例如，0)，这是因为与计数器级12f相关联的触发器14接收逻辑低电压(vss)电平。
为了帮助说明，图2b是与地址计数器18a的操作相关联的时序图，其包含对应于计数器级12m的信号24(cbr<12>)、对应于计数器级12n的信号26(cbr<13>)、对应于计数器级12r的信号28(cbr<14>)及对应于计数器级12s的信号30(cbr<15>)。所描绘的每一信号通常从先前计数器级12作为下一计数器级12的时钟信号传输。因此，举例来说，信号24是基于最初传输到计数器级12a的递增信号(refc_up)。由信号24表示的位值可随时间以两个不同频率改变以促进任何行间冗余方案，其中第一频率可在时段32期间发生且第二频率可在时段34期间发生。频率改变响应于从多路复用器20b到计数器级12m的输出的改变而发生。另外，多路复用器20a及多路复用器20b可响应于信号28(cbr<14>)的上升边缘(例如上升边缘36)而改变状态，且允许冗余字线刷新操作发生。
如上文描述，在冗余字线刷新操作中，地址计数器18a改变到一些计数器级12的输入以改变用作指示待刷新的存储器的冗余字线的刷新地址的计数器级12。在操作以刷新冗余字线时，多路复用器20a改变状态以引起vss电平作为时钟信号传输到计数器级12f且多路复用器20b改变状态以引起来自计数器级12e(在图2a中未描绘，但应被理解为与计数器级12f依序安置)的输出作为时钟信号传输到计数器级12m，从而有效地绕开来自计数器级12f到12l的地址贡献。针对其中信号28是高的时段34，刷新操作使用由计数器级12a到12e、12m及12n表示的不同地址。在若干递增信号(refc_up)转变之后，信号26的下降边缘38a引起信号28的下降边缘38b，借此使地址计数器18a能够返回到正规行刷新状态。在执行正规字线刷新操作时，多路复用器20a及多路复用器20b可返回到其原始状态且允许来自各种计数器级12的各种信号的循序传输。地址计数器18a外部的电路系统(例如刷新电路系统)接收由地址计数器18a指示的位且使用数据以确定作为刷新操作的部分刷新哪一行。
图3a是用于任何行间冗余方案中且除了多路复用器20c及逻辑门40a之外还包含地址计数器18a的组件的第二实例地址计数器18b的框图。包含多路复用器20c以任选地将输出(cbr<13>)或反相输出(cbrf<13>)从计数器级12n供应到计数器级12r。包含逻辑门40a以基于计数器级12s的输出(cbr<15>)及刷新速率信号(refrate)而控制多路复用器20c的切换。虽然被描绘为and门，但应理解，逻辑门(例如逻辑门40a)可为基于实施例的各种合适逻辑门，例如nand、or、xor、nor或类似者。当冗余字线的循环周期增加时，刷新速率信号(refrate)在作用中。举例来说，在地址计数器18b的操作期间，可存在冗余字线的刷新速率是正规字线的刷新速率的两倍的某些时间。当刷新速率信号(refrate)及计数器级12s的输出两者是逻辑高时，逻辑门40a输出逻辑高。在逻辑门40a输出高信号时，多路复用器20c切换到输出来自计数器级12n的反相输出。相较于地址计数器18a，地址计数器18b可增加替换每一冗余字线的能力。
图3b是与地址计数器18b的操作相关联的时序图，其包含对应于来自计数器级12m的输出的信号24(cbr<12>)、对应于来自计数器级12n的输出的信号26(cbr<13>)、对应于来自计数器级12n的反相输出的信号26f(cbrf<13>)、对应于来自计数器级12r的输出的信号28b(cbr<14>)及对应于来自计数器级12s的输出的信号30(cbr<15>)。如从图3b的时序图了解，相较于图2b的信号28，信号28b以双倍速率转变到逻辑高。当使用地址计数器18b时，可替代地执行针对正规字线的一半的刷新及针对冗余字线中的每一者的刷新，且以此方式，冗余字线的刷新速率变为正规字线的刷新速率的两倍。
类似于地址计数器18a，地址计数器18b使用由计数器级12a到12e、12m及12n在时段34期间产生的地址促进冗余字线刷新。然而，在地址计数器18b中，对于冗余字地址，充分利用来自计数器级12n的输出(cbr<13>)及反相输出(cbrf<13>)。以此方式，时段34发生的频率是地址计数器18a中的两倍。由于相较于与地址计数器18a相关联的时序图，冗余字线的刷新速率已加倍，因此时段34保持一致持续时间，而与正规字线刷新相关联的时段32减少到时段34的持续时间的一半。
在地址计数器18b中，执行冗余字线的刷新两次直到完成全部正规字线的刷新，使得相较于地址计数器18a，正规字线及冗余字线的总刷新时间段稍微延长。然而，此延长仅是0.78％(例如，128个冗余字线除以16,384个正规字线)。以此方式，使用地址计数器18b不会引起对与正规字线及冗余字线相关联的刷新操作的显著损害。
图4a是用于任何行间冗余方案中且除了额外电路系统42之外还包含地址计数器18b的组件的第三实例地址计数器18c的框图。额外电路系统42包含计数器级12n.2、逻辑门40b、逻辑门40c、多路复用器20d及延迟块44。来自计数器级12n.2的输出可在从地址计数器18c传输的最终地址中替换计数器级12n。如果将计数器级12n用作第十四或第七位位置(如在地址计数器18a中及地址计数器18b中先前使用)，那么两个案例相对于冗余字线刷新交替地发生。第一案例是冗余字线刷新在来自计数器级12n的输出(cbr<13>)的上升边缘处开始。第二案例是冗余字线刷新作为来自计数器级12n的输出(cbr<13>)的下降边缘开始。此可引起刷新速率变化。为了校正此情况，计数器级12n.2从计数器级12n的输出接收输入。以此方式，当前对应于地址的第十四或第七位位置的输出包含来自计数器级12n的输出及来自计数器级12n.2的输出的组合，如下文进一步论述。当基于组合信号起始冗余字线刷新时，冗余字线刷新可在来自计数器级12n.2的输出的下降边缘处开始，从而允许一致刷新速率。
为了帮助解释，图4b是与地址计数器18c的操作相关联的时序图，其包含对应于计数器级12m的信号24、对应于计数器级12n的输出的信号26(例如，现标记为cbra<13>)、对应于计数器级n的反相输出的信号26f(例如，现标记为cbraf<13>)、与额外电路系统42相关联的信号46(例如，c13m)、对应于额外电路系统42的输出的信号48(例如，现标记为cbr<13>)、对应于计数器级12r的输出的信号28b(例如，cbr<14>)及对应于计数器级12s的输出的信号30(例如，cbr<15>)。至少基于图4b的时序图，经由额外电路系统42将信号46及信号26合并成信号48在于任何行间冗余方案期间发生的整体刷新及复位操作中不引起改变(由用于管理刷新模式的信号28b的未改变信号特性证明)。如描绘，对应于来自额外电路系统42的输出的信号48的时段的持续时间50包含持续时间52a及持续时间52b。持续时间52a对应于信号26的一部分而持续时间52b对应于信号46的一部分。类似于先前在图3b及图2b中描述的多路复用器20切换，此合并至少部分归因于多路复用器20d及多路复用器20c的切换而发生。在多路复用器20d的切换之后，简要参考图2a，来自额外电路系统42的输出从计数器级12n.2的输出改变到计数器级12n的输出，因此将相应输出(c13mf、cbraf<13>)合并成来自额外电路系统42的输出(cbr<13>)。
在上文的实例(地址计数器18a、地址计数器18b及地址计数器18c)中，冗余字线的数目可为除了是2的一次幂的值之外的值。举例来说，冗余字线的数目可从128(例如，27)减小到96(例如，26与27之间的值)。在此情况中，当计数达到最终值减1(例如，95)时，地址计数器18可返回到初始值(例如，0)，这是因为计数开始于初始值。
图5a是实现具有不等于2的一次幂的数目个冗余字线的存储器系统的上文呈现的使用情况的第四实例地址计数器18d的框图。地址计数器18d可用于任何行间冗余方案中且通过将对应于冗余行刷新操作的地址计数器18d的范围减小75％(从128到96，在地址计数器18d的最终值中显现为从127到95的减小)而适应任何数目个冗余字线。如描绘，地址计数器18d包含额外电路系统54及地址计数器18b的电路系统。额外电路系统54包含多路复用器20e以及逻辑门40d及逻辑门40e(两者操作为nand门)，但应注意，在一些实施例中，这些逻辑门可为任何合适逻辑门。来自计数器级12d的输出(cbra<3>)及反相输出(cbraf<3>)经提供为到多路复用器20e的输入。多路复用器20f可操作以基于响应于逻辑门40f从计数器级12m反相输出接收输入(cbr<12>)及从计数器级12r输出接收输入(cbr<14>)而改变状态的选择信号而从计数器级12d选择输出。通过使用来自计数器级12r的输出(cbr<14>)作为守门信号以起始计数范围减小，计数范围减小响应于指示逻辑高(如先前解释，其在冗余字线刷新期间且不在正规字线刷新期间发生)的计数器级12r输出(cbr<14>)而发生。因此，此操作不影响用于提供在正规字线刷新期间使用的地址的计数范围。
为了帮助详述，图5b是与地址计数器18d的操作相关联的时序图，其包含对应于来自计数器级12d的输出的信号56、对应于来自计数器级12e的输出的信号58、对应于来自地址计数器18d(图5a中未描绘)的计数器级12r的输出的信号28b及对应于来自地址计数器18d(图5a中未描绘)的计数器级12m的输出的信号24。为了减小用于寻址待刷新的冗余字线的地址计数器18d的计数范围，额外电路系统54包含于地址计数器18d中且电耦合到若干组件，如上文描述。在时序图中展示包含额外电路系统的效应，注意，来自计数器级12d的输出的时段已从四个周期减小到三个周期。此减小对应于计数范围的所要75％减小。时序图还在概念上展示在递增信号(refc_up)通过每一触发器传输时，通过地址计数器18d传播的递增信号(refc_up)如何减慢或减小频率。时钟信号的频率的减小帮助将量值指派到位位置，使得较高有效位由以比具有较低有效位的计数器级12更缓慢的频率改变状态的计数器级12的输出表示(例如，cbr<12>比cbr<4>(较低有效位)更不频繁地改变)。
时序图还描绘信号24被用作到逻辑门40f的输入的效应。在信号24为低且信号28b为高时，操作多路复用器20e以从作为信号60(cbrb<3>)传输信号20e切换到作为信号60传输信号56(时序图上未描绘)的反相版本(cbraf<3>)。此切换在时序图中被描绘为信号56的部分62变为信号60(cbrb<3>)的部分64的反相。另外，信号28b、信号58与反相信号56之间的关系用于产生从逻辑门40e输出的信号66(cbrc<3>)。当来自计数器级12r的输出(例如，信号28b)匹配来自计数器级12e的输出的反相(例如，信号58)时，如果与信号56的反相相反，那么信号66为高且如果与信号56的反相相同，那么信号66为低。另外，当来自计数器级12r的输出(例如，信号28b)不匹配来自计数器级12e的输出的反相(例如，信号58)时，如果来自计数器级12d的输出的反相(例如，cbraf<3>)为高，那么信号66为低，或如果来自计数器级12d的输出的反相(例如，cbraf<3>)为低，那么信号66为高。以此方式，信号66指示通过逻辑门40d及逻辑门40e发射的信号28b、信号58的反相(例如，cbrf<4>)与信号56的反相(cbraf<3>)之间的关系。为了寻址，可使用信号66(例如，cbrc<3>)或信号60(例如，cbrb<3>)。
当包含额外电路系统54且如上文描述那样操作地址计数器18d以减小地址计数器18c的范围时，地址计数器18d的地址输出针对冗余字线改变且不针对正规字线改变。此由于对从计数器级12r输出的信号28b(其用作仲裁信号以促进持续时间68期间的冗余字线刷新)的相依性而发生。当信号28b为高时，允许冗余字线刷新操作发生，且由计数器级12e接收的时钟信号经驱动到vss，或系统逻辑低电压，如在持续时间68期间描绘。由于地址计数器18d操作以减小针对冗余字线刷新操作引用的计数范围，因此与正规字线刷新操作相关联的计数范围保持不变。
另外，地址输出可略过在原始地址图(例如，在逻辑到物理地址转译期间引用)中表示的地址的一部分，此可更改或引起实际刷新操作中的不准确性。举例来说，通过地址计数器18d表示的逻辑地址可不转译成待刷新的物理地址。减小经由插图70说明，所述插图70表示可在两个计数器级12输出两者同时为低时发生的上文论述的75％计数范围减小。为了补偿减小，由参考电路系统引用的存储器图还可通过各种合适方法减小以补偿地址计数器18d的经减小范围。
在一些实施例中，冗余字线的刷新速率可为正规字线的刷新速率的两倍以上。为了帮助说明，图6a是用于任何行间冗余方案中的第五实例地址计数器18e的框图，其中冗余字线的刷新速率至少是正规字线的刷新速率的两倍。地址计数器18e包含正规字线(nwl)地址计数器72及冗余字线(rwl)地址计数器74。nwl地址计数器72包含针对待刷新的16,384个正规字线的使用情况实例的无计数器级12r及计数器级12s的地址计数器18a的电路系统。rwl地址计数器74包含针对128个冗余字线的使用情况实例的无计数器级12f到计数器级12k、计数器级12r及计数器级12s的地址计数器18a的电路系统。然而，应注意，可通过将图5a的额外电路系统54应用到rwl地址计数器74而减小冗余字线的数目。计数器级12r包含于nwl地址计数器72及rwl地址计数器74中的每一者的外部。
如描绘，nwl地址计数器72接收基于递增信号(refc_up)与计数器级12r的反相输出之间的关系的经修改时钟信号，而rwl地址计数器74接收与经传输到nwl地址计数器72的经修改时钟信号相等但相反的反相经修改时钟信号。如随后使用图6b描述，对应于来自计数器级12r的输出的信号28b(例如，cbr<14>)响应于从nwl地址计数器72传输的信号(例如，cbra<11>)的下降边缘而改变状态。信号的上升边缘可通过与刷新电路系统的通信而起始冗余字线刷新操作。对应于冗余字线刷新操作的结束，与地址的最高有效位相关联的信号(例如，cbrb<13>)的下降边缘可产生单发脉冲以复位计数器级12r。一旦计数器级12r经复位到低电平，便启用nwl地址计数器72，使得正规字线刷新继续。可适合于实施例尽可能多地重复这些所述操作。由于计数器级12r由来自nwl地址计数器72的信号(例如，cbra<11>)控制，因此冗余字线的刷新速率是正规字线的刷新速率的四倍。以此方式，冗余字线刷新速率可通过使用来自nwl地址计数器72的不同输出(例如来自计数器级12m的输出(例如，乘以2)、来自计数器级12k的输出(例如，乘以8)，或来自计数器级12j的输出(例如，乘以16)或类似者)以起始刷新操作而由不同于四的乘数改变。
为了帮助说明，图6b是与地址计数器18e的操作相关联的时序图。对应于来自计数器级12r的输出的信号28b(例如，cbr<14>)响应于来自nwl地址计数器72的信号76(例如，cbra<11>)的下降边缘而改变状态。信号28b的上升边缘通过与刷新电路系统的通信而起始冗余字线刷新操作。对应于冗余字线刷新操作的结束，与地址的最高有效位相关联的信号48b(例如，cbrb<13>)的下降边缘产生单发脉冲以复位计数器级12r。虽然未描绘，但应理解，响应于信号28b的上升边缘在持续时间68的冗余字线刷新操作期间参考冗余字线地址。在此实施例中，使用信号76(例如，cbra<11>)以起始冗余字线刷新操作，然而，如上文提及，应理解，可使用来自nwl地址计数器72的任何合适输出信号以起始冗余字线刷新操作，其中输出信号的选择是基于刷新速率之间的所要关系。
在图7a中描绘使用上述地址计数器18的实例实施例。图7a是包含正规存储器单元阵列80、冗余存储器单元阵列82、行解码器84、多路复用器20g及多路复用器20h的存储器装置78的框图。多路复用器20g(mux1)接收与从存储器装置78外部的装置提供的存储器存取行地址相关联的输入地址86(rxta<0-15>)。可将此行地址传输到存储器装置78以用于存储器操作(例如从与输入地址86相关联的地址读取或写入到所述地址)。多路复用器20g还接收来自上文论述的地址计数器18的输出(例如，cbr<0-14>)作为刷新地址88(描绘为“刷新地址”)，但应理解，行解码器84可转译来自地址计数器18的实际输出或最终，来自多路复用器20h的输出以用于寻址及/或刷新操作。刷新信号(ref)可操作多路复用器20g以在为低时选择输入地址86且在为高时选择刷新地址88。在刷新操作期间，ref信号处于高。多路复用器20g响应于经操作以选择特定输入而经由行地址总线92输出行地址90。
行地址90传输到多路复用器20h且到行冗余熔丝锁存块(rr块)94。rr块94存储有缺陷行地址的指示，其中的每一者指定使用冗余存储器单元阵列82的冗余字线替换的正规存储器单元阵列80的有缺陷正规字线。当行地址90匹配经存储有缺陷行地址时，rr块94电路系统将match信号改变到作用中高电平。rr块94电路系统还产生用于使用冗余字线替换有缺陷正规字线的冗余字线地址。以此方式，当传输到rr块94的行地址90不匹配有缺陷行地址时，归因于match信号的状态，不允许来自rr块94的经调整行地址90通过多路复用器20h传输。
rr块94包含预解码经产生以提供经调整行地址(例如，reda<0-6>)的冗余字线地址的预解码器96。以此方式，经输出到行解码器84的行地址对应于有缺陷正规字线的数据(例如，通过行地址90原始地指示)经存储或将存储于冗余存储器单元阵列82中(例如，经转译到冗余存储器单元阵列82中的对应字线)的处。响应于match'信号是逻辑高而将经预解码冗余行地址传输到行解码器84。match'信号的逻辑电平可由接收match信号及反相ref信号的and门控制。因此，在刷新操作期间，match'信号处于低而不考虑match信号的逻辑电平，使得多路复用器20h可操作以选择行地址90。在除了刷新以外的其它操作(例如，正规存储器操作，例如数据读取或写入操作)期间，match'信号可在逻辑电平上遵循match信号。
行解码器84存取正规存储器单元阵列80及冗余存储器单元阵列82。在此实施例中，正规存储器单元阵列80包含四个存储器块(块-1到块-4)98，然而，应理解，可使用任何合适数目个存储器块。当使用地址计数器18实施例中的任何者(例如，地址计数器18b、地址计数器18c、地址计数器18d或地址计数器18e)时，正规存储器单元阵列80的每一存储器块98包含16,384个正规字线，而当使用地址计数器18b、18c及18e时，冗余存储器单元阵列包含128个冗余字线或当使用地址计数器18d时，冗余存储器单元阵列包含96个冗余字线。
任选地刷新有缺陷行地址中的每一者。以此方式，match信号可指示行地址90是否有缺陷。因此，通过使用match信号，存储器装置78可经编程以不对每一有缺陷行地址执行刷新操作而无关于每一行地址90如何由地址计数器18产生。
应注意，存储器装置78的组件的各种组合可被视为仲裁电路系统以控制对应于冗余字线的刷新地址88到行解码器84或对应于正规字线的刷新地址88到行解码器84的传输。举例来说，包含于地址计数器18内的多路复用器20、多路复用器20g及多路复用器20h的组合可被视为仲裁电路系统，这是因为通过组件的每一个别操作而控制刷新地址88的传输。
为了帮助解释存储器装置78的操作，图7b到图7e描绘存储器装置78的各种输出及操作。为了易于解释，即使省略对图7a的明确返回参考，仍相对于图7a中描绘的组件及布置解释存储器装置78的各种输出及操作。
图7b是来自多路复用器20g的实例输出的表。行100对应于当刷新信号(ref)为低以指示除了刷新之外的正规操作时多路复用器20g的输出，且行102对应于当刷新信号为高以指示刷新操作时的输出。改变刷新信号的值以变化使用哪一行地址，也就是说，使用运用地址计数器18产生的刷新地址88或从外部电路系统接收的输入地址86。行100包含对应于从存储器装置78外部的装置提供的输入地址86的十六个位及包含为低位(例如，0)的第十七位(例如，rxtb<16>)。行102包含对应于从上文描述的地址计数器18(例如，地址计数器18b、地址计数器18c、地址计数器18d或地址计数器18e)提供的刷新地址88的十四个位(例如，cbr<0-13>)。除了刷新地址88之外，行102还包含两个空位(例如，rxta<14,15>)及对应于负责控制冗余字线刷新操作的来自计数器级14r的输出的第十七位(例如，cbr<14>)。来自多路复用器20g的输出作为行地址90经由行地址总线92传输作为到多路复用器20h的输入且作为到rr块94中的输入。
为了展示从多路复用器20h传输到行解码器84的行地址与经由行地址总线92传输的行地址90的关系，图7c是来自多路复用器20h的实例输出的表。行104对应于当match'信号为低时多路复用器20h的输出且行106对应于当match'信号为高时的输出。match'信号的状态可与从rr块94传输的match信号的状态相同。行104包含对应于作为来自多路复用器20g的输出传输的行地址的十七个位，意味着行104对应于图7b的行100或图7b的行102，其现表示为取代输入(例如，rxtb<0-16>)。行106对应于来自rr块94的输出。由于rr块94确定行地址90是否对应于有缺陷地址，因此行106的第十七位基于行地址90与经存储有缺陷地址的关系而改变。以此方式，当行地址90匹配有缺陷地址时，match位108是高位，否则是低位。行106的剩余部分说明预解码器96准备用于引用对应冗余字线的行地址的功能。因而，对应于冗余字线地址的七个位reda<0-6>及不对应于冗余字线地址的九个位(例如，rxtb<5-11,14,15>)可从多路复用器20h传输，其中不对应于冗余字线地址的额外九个位可为低位或可以其它方式被行解码器84忽视。将match位108作为match信号传输到多路复用器20h。因此，match信号在存取正规字线时通过所描绘逻辑门传输以变为match'信号但在存取冗余字线时被阻挡以将match'信号保持为低。
为了帮助说明从多路复用器20h传输的行地址，图7d是响应于四个操作案例(也就是说，其中match位108为低的正规存取模式、其中match位108为高的正规存取模式、其中来自计数器级12r的输出为低的刷新存取模式及其中来自计数器级12r的输出为高的刷新存取模式)而来自多路复用器20h的实例输出的表。行110对应于其中match位108为低且是响应于rr块94确定行地址90不匹配经存储有缺陷地址而产生的正规存取模式。由于match位108为低，因此多路复用器20h操作以根据先前行104输出，意味着多路复用器20h的输出取决于行地址90。在第一操作案例中，多路复用器20h的输出对应于行110，这是因为存储器操作是根据非有缺陷的输入地址86执行。
行106对应于其中match位108为高且是响应于rr块94确定行地址90匹配经存储有缺陷地址而产生的正规存取模式。在此情境中，多路复用器20h接收match位108且操作以将行106的数据输出到行解码器84。在第二操作案例中，多路复用器20h的输出对应于替换通过行地址90原始指示的有缺陷正规字线的冗余字线。
行112对应于其中来自计数器级12r的输出(例如，cbr<14>)为低因此指示正规字线刷新的刷新存取模式，且行114对应于其中来自计数器级12r的输出(例如，cbr<14>)为高因此指示冗余字线刷新的刷新存取模式。作为提醒，在地址计数器18的操作期间，在刷新操作中使用的地址的各种位保持为低以消除这些位的最终地址中的影响。以此方式，行114的某些位(例如，cbr<5-11>)等于零。在接收行112或行114之后，行解码器84参考与特定刷新操作相关联的各种位且执行刷新。
为了帮助说明行解码器84操作，图7e是描绘行解码器84响应于图7d中论述的四个操作案例(也就是说，对应于其中match位108为低的正规存取模式的第一操作模式、对应于其中match位108为高的正规存取模式的第二操作模式、对应于其中来自计数器级12r的输出(例如，cbr<14>)为低的刷新存取模式的第三操作模式及对应于其中来自计数器级12r的输出(例如，cbr<14>)为高的刷新存取模式的第四操作模式)的操作的表。
第一操作模式引起行解码器84响应于从外部装置接收的作为输入(例如，raa<0-16>)从多路复用器20h传输到行解码器84的输入地址86(例如，rxta<0-15>)而存取正规存储器单元阵列80。第二操作模式引起行解码器84响应于作为输入(raa<0-4,12,13>＝reda<0-6>)从多路复用器20h传输到行解码器84的冗余行地址而存取冗余存储器单元阵列82以使用冗余字线替换有缺陷正规字线以执行存储器操作。
第三操作模式引起行解码器84响应于从多路复用器20h传输的行地址(raa<0-13>＝cbr<0-13>)而同时刷新正规存储器单元阵列80的存储器块98的相应正规字线。以此方式，一个计数操作促进四个正规存储器块98的刷新，这是因为每一正规存储器块包含相同数目个正规字线。
第四操作模式引起行解码器84响应于来自多路复用器20h的经接收地址而刷新冗余存储器单元阵列82的个别冗余字线。在一些实施例中，冗余存储器单元阵列82的刷新速率是正规存储器单元阵列80的刷新速率的两倍但可基于在存储器装置78中使用的地址计数器18实施例而变化，如先前论述。这些各种操作模式可部分基于指示及/或引导行解码器84执行何操作的各种地址内的位而产生。
图8a是包含正规存储器单元阵列80a、正规存储器单元阵列80b、冗余存储器单元阵列82a、冗余存储器单元阵列82b、行解码器84、多路复用器20g及多路复用器20h的存储器装置78a的实施例的框图。如图7a中所见，如果正规存储器单元阵列80a及正规存储器单元阵列80b两者可操作，那么存储器装置78作为完整产品装运。然而，有时，正规存储器单元阵列80中的一者或两者包含太多有缺陷正规字线且以此方式，有缺陷正规字线的数目超过冗余字线的数目。当此情境产生时，存储器装置78a可作为使总存储器容量减小到全产品的容量的一半的一半产品装运。在此情况中，可期望除了已经对应于可操作正规存储器单元阵列80的冗余存储器单元阵列82之外，还使用与不可操作正规存储器单元阵列80相关联的冗余存储器单元阵列82用于可操作正规存储器单元阵列80。此实施例指示通过使用控制信号(half-d)116及目前为止所论述的地址计数器18作为全产品(例如，如图8b到图8g中描绘)且作为一半产品(图8h到图8m)装运的两个此类情况。当控制信号116为低时，存储器装置78a作为全产品操作，而当控制信号116为高时，存储器装置78a作为一半产品操作。
可使用额外设置以进一步配置存储器装置78以作为全产品或半产品操作。举例来说，到多路复用器20i的输入120(例如，l或h)指示是否正规存储器单元阵列80a或正规存储器单元阵列80b可操作。多路复用器20i可基于控制信号116的状态而改变从外部迂回接收的输入地址118(例如，rxta<0-16>)的第十三位(例如，rxta<12>)。输入地址118的其它位(例如，rxta<0-11,13-16>)通常响应于控制信号116而保持不变。可通过选择信号(ref)基于是否执行存储器操作或刷新操作而选择输入地址118。
由地址计数器18产生的刷新地址88(例如，cbr0<0-15>)还可响应于控制信号116而改变。控制信号116可操作在刷新地址88的不变的第十六位(例如，cbr0<15>)或输入120之间的多路复用器20j选择。响应于控制信号116是高信号，输入120作为第十六位传输到多路复用器20k。然而，响应于控制信号是低信号，多路复用器20j可将原始第十六位(例如，cbr0<15>)传输到多路复用器20k。多路复用器20k可基于从计数器级12r传输的第十五位(例如，cbr<14>)的值操作，且因此可至少部分基于存储器装置78将在哪一刷新模式(例如，正规刷新模式对冗余刷新模式)中操作而改变状态。基于传输到多路复用器20k及多路复用器20j的信号的组合，第十六位连同前十五个位一起从地址计数器18传输到多路复用器20g。如上文描述，多路复用器20g基于参考信号(ref)经由行地址总线92作为行地址90传输输入。
多路复用器20h接收行地址90且以与存储器装置78中先前描述的方式类似的方式操作。最后位(例如，raa<16>)的状态可用作选择位以选择用于刷新操作或存储器操作中的冗余存储器单元阵列82中的一者。
应注意，存储器装置78a的组件的各种组合可被视为仲裁电路系统以控制对应于冗余字线的刷新地址88到行解码器84或对应于正规字线的刷新地址88到行解码器84的传输。举例来说，包含于地址计数器18内的多路复用器20、多路复用器20g及多路复用器20h的组合可被视为仲裁电路系统，这是因为通过组件的每一个别操作而控制刷新地址88的传输。
为了帮助解释存储器装置78a的全产品操作，图8b系列122中展示的实例地址的表，具体来说，在全产品存储器操作模式期间传输到多路复用器20g的输入地址86(例如，rxta<0-16>)。当在全产品模式中时，控制信号116是低信号，意味着多路复用器20g经操作以将原始第十三位(例如，rxt0<12>)作为输入(rxta<0-16>)中的第十三位输出到多路复用器20g。此与当在半产品模式中时，控制信号116经操作为高信号时作为第十三位传输的输入120(例如，l或h)形成对比。
图8c是在行124中描绘的第二实例地址的表，具体来说，在全产品存储器操作模式期间传输到多路复用器20g的刷新地址88。在此实例中，控制信号116为低，因此，刷新地址88的第十六位是来自计数器级12s的经原始传输的位(例如，cbr0<15>)。正规地，多路复用器20k可基于从计数器级12r传输的第十五位(例如，cbr0<14>)的值操作，然而，在此实例中，第十五位的实际值无关紧要，这是因为来自计数器级12s的经原始传输的位(例如，cbr0<15>)连同其它位一起传输以产生刷新地址88到多路复用器20g。
图8d是在全产品存储器操作模式期间来自多路复用器20g的两个可能输出的表。如描绘，除了附加到指示低位的地址的第十八位之外，行126还包含依序对应于从外部电路系统接收的地址的十八个位。行126可响应于低刷新信号(ref)而作为行地址90输出经由行地址总线92从多路复用器20g传输。另外，行128包含依序对应于从地址计数器18传输的原始位的十二个位(例如，cbr<0-11>)，且包含未按完全循序顺序的若干位(例如，cbr<15,12,13,14>)及来自从外部电路系统接收的地址的若干附加位(例如，rxta<15,16>)。对应于来自计数器级12r的输出的位(例如，cbr<14>)包含于行128的第十八位位置中，这是因为位可随后用于命令列解码器84存取正规存储器单元阵列80或冗余存储器单元阵列82。此外，对应于第十三位位置(例如，rxtb<12>)的行128的位(例如，cbr<15>)可随后用作选择位以选择冗余存储器单元阵列82a或冗余存储器单元阵列82b。
另外，图8e是在全产品存储器操作模式期间来自多路复用器20h的可能输出的表。match'信号基于信号是否为高或低而选择多路复用器20h的输出。如果match'信号低，那么将行地址90作为来自多路复用器20h的输出传输而无更改。以此方式，行130对应于在match'信号为低的情况下传输的行地址。然而，当match'信号为高时，多路复用器20h将来自rr块94及预解码器96的输出传输到行解码器84。行132对应于作为来自多路复用器20h的输出(例如，raa<0-17>)传输的来自rr块94及预解码器96的实例输出。如先前论述，第十三位(例如，raa<12>＝reda<7>)可用于命令列解码器84选择用于存储器操作及/或刷新操作中的冗余存储器单元阵列82a或冗余存储器单元阵列82b。另外，第十八位(例如，raa<17>)可用作经传输以控制多路复用器20h的match信号。
为了帮助说明从多路复用器20h传输的地址，图8f是响应于四个操作案例(也就是说，其中match位108为低的正规存取模式、其中match位108为高的正规存取模式、其中来自计数器级12r的输出(例如，cbr<14>)为低的刷新存取模式及其中来自计数器级12r的输出(例如，cbr<14>)为高的刷新存取模式)而来自多路复用器20h的实例输出的表。行134对应于其中match位108为低且是响应于rr块94确定行地址90不匹配经存储有缺陷地址而产生的正规存取模式。行132对应于其中match位108为高且是响应于rr块94确定行地址90不匹配经存储有缺陷地址而产生的正规存取模式。在此情境中，多路复用器20h接收match位108且操作以将行132的数据输出到行解码器84。行136对应于其中来自计数器级12r的输出(例如，cbr<14>)为低的刷新存取模式，且行138对应于其中来自计数器级12r的输出(例如，cbr<14>)为高的刷新存取模式。作为提醒，当来自计数器级12r的输出(例如，cbr<14>)为低时，行解码器84(例如，刷新电路系统)可操作以刷新正规字线，而当来自计数器级12r的输出(例如，cbr<14>)为高时，行解码器84操作以刷新冗余字线。在接收行136或行138之后，行解码器84参考与特定刷新操作相关联的各种位且执行刷新。图8f的表类似于图7d的表，唯若干额外位已附加到行134、行132、行136及行138以实现存储器装置78a的操作除外。举例来说，包含阵列选择位(例如，rxt0<12>)以促进正规存储器单元阵列80及冗余存储器单元阵列82的选择。
为了帮助说明行解码器84操作，图8g是描绘行解码器84响应于图8f中论述的操作案例(也就是说，对应于其中match位108为低的正规存取模式的第一操作模式、对应于其中match位108为高的正规存取模式的第二操作模式、对应于其中来自计数器级12r的输出(例如，cbr<14>)为低且刷新正规字线的刷新存取模式的第三操作模式及对应于其中来自计数器级12r的输出(例如，cbr<14>)为高且刷新冗余字线的刷新存取模式的第四操作模式)的操作的表。
第一操作模式引起行解码器84响应于从多路复用器20h传输的第十三位(例如，raa<12>＝reda<7>)的状态而选择正规存储器单元阵列80中的一者。在选择正规存储器单元阵列80中的一者之后，行解码器84响应于经由剩余位(例如，raa<0-11,13,16>＝reda<0-6>)传达的地址而存取选定正规存储器单元阵列80。
第二操作模式引起行解码器84响应于第十三位(例如，raa<12>＝reda<7>)而选择冗余存储器单元阵列82中的一者。在选择冗余存储器单元阵列82之后，行解码器84响应于经由剩余位(例如，raa<0-4,13,14>＝reda<0-6>)传达的地址而存取选定冗余存储器单元阵列82。
当存储器装置78a在第三操作模式中时，行解码器84响应于从多路复用器20h传输的地址(例如，raa<0-11,13,14>＝cbr<0-13>)而同时刷新正规存储器单元阵列80中的每一者内的相应正规字线。行解码器84可忽略作为第十三位(例如，raa<12>＝cbr<15>)传输的数据及作为第十六及第十七位(例如，raa<15,16>＝rxt0<15,16>)传输的数据。
另外，当存储器装置78a在第四操作模式中操作时，行解码器84响应于从多路复用器20h传输的地址(例如，raa<0-4,13,14>＝cbr<0-4,12,13>)而同时刷新冗余存储器单元阵列82。在一些实施例中，冗余存储器单元阵列82中的每一者的刷新速率是正规存储器单元阵列80的刷新速率的两倍但可基于在存储器装置78中使用的地址计数器18而变化，如先前论述。这些各种操作模式可部分基于指示及/或引导行解码器84执行何操作的各种地址内的位而产生。
以下描述对应于与在一半产品存储器操作模式中操作的存储器装置78a相关联的实例输出。当在半产品模式中时，存储器装置78a接收高的控制信号116。此控制信号116操作多路复用器20g及多路复用器20j以选择基于哪一正规存储器单元阵列80可操作(例如，正规存储器单元阵列80a或正规存储器单元阵列80b)而变化的输入。作为提醒，在半产品存储器操作模式中，通常利用上文论述的特征以即使有缺陷正规字线的数目超过冗余字线的数目仍允许存储器装置78的继续使用。
为了帮助解释存储器装置78a的半产品操作，图8h是对应于行140的实例地址的表，具体来说，在半产品存储器操作模式期间由存储器装置78a接收的到多路复用器20g的输入地址118(例如，rxta<0-16>)。当在半产品模式中时，控制信号116是高信号，意味着多路复用器20i经操作以将低信号或高信号作为输入(例如，rxta<0-16>)的第十三位输出到多路复用器20g。基于哪一正规存储器单元阵列80可操作而确定及/或设定输入120(例如，l或h)，举例来说，如果正规存储器单元阵列80a可操作，那么输入120可为低或如果正规存储器单元阵列80b可操作，那么输入120可为高。
图8i是对应于行142的第二实例地址的表，具体来说，在半产品存储器操作模式期间由存储器装置78a使用的到多路复用器20g的刷新地址88(例如，cbr<0-15>)。在此实例中，控制信号116为高，因此，到多路复用器20g的其它输入(cbr<0-15>)的第十六位是输入120。可基于从计数器级12r传输的第十五位(例如，cbr<14>)的值操作多路复用器20k。因此，响应于第十五位的值，多路复用器20k可经操作以将输入120或经原始传输的第十六位(例如，cbr0<15>)作为刷新地址88的第十六(例如，最后)位传输。
图8j是在半产品存储器操作模式期间来自多路复用器20g的两个可能输出的表。如描绘，除了附加到指示低位的地址的第十八位之外，行144还包含依序对应于从外部电路系统接收的地址的十八个位。行144可响应于低刷新信号(ref)而作为行地址90经由行地址总线92从多路复用器20g传输。另外，行146包含依序对应于来自地址计数器18的经原始传输的位的十二个位(例如，cbr<0-11>)，且包含未按完全循序顺序的若干位(cbr<15,12,13,14>)及来自从外部电路系统接收的地址的若干附加位(rxta<15,16>)。对应于来自计数器级12r的输出的位(例如，cbr<14>)包含于行146的第十八位位置中。此位可随后用于命令列解码器84存取正规存储器单元阵列80或冗余存储器单元阵列82。此外，对应于第十三位位置(例如，rxtb<12>)的行146的位(例如，cbr<15>)可随后用作选择位以在替换操作期间选择冗余存储器单元阵列82a或冗余存储器单元阵列82b。行144及行146与先前描绘的行126及行128相同。
另外，图8k是在半产品存储器操作模式期间来自多路复用器20h的可能输出的表。如果match'信号为低，那么将行地址90作为来自多路复用器20h的输出传输而无更改。以此方式，行148对应于在match'信号为低的情况下经传输的行地址90且与在图8e中先前描绘的行130相同。然而，当match'信号为高时，多路复用器20h将来自rr块94及预解码器96的输出传输到行解码器84，其中输出对应于行150。行150还与先前描绘的行132相同。
为了帮助说明从多路复用器20h传输的行地址，图8l是响应于四个操作案例(也就是说，其中match位108为低的正规存取模式、其中match位108为高的正规存取模式、其中来自计数器级12r的输出(例如，cbr<14>)为低的刷新存取模式及其中来自计数器级12r的输出(例如，cbr<14>)为高的刷新存取模式)而来自多路复用器20h的实例输出的表。行152对应于其中match位108为低且是响应于rr块94确定行地址90不匹配经存储有缺陷地址而产生的正规存取模式。行152类似于图8f的行134，唯第十三位(例如，raa<12>)是输入120(例如，l或h)除外。如表中指示，输入120是基于哪个正规存储器单元阵列80可操作的固定值。
行150对应于其中match位108为高且是响应于rr块94确定行地址90不匹配经存储有缺陷地址而产生的正规存取模式。在此情境中，多路复用器20h接收match位108且操作以将行150的数据输出到行解码器84。行150及行132是类似的，唯第十六及第十七位(例如，raa<15,16>)包含于传输中且可作为低电压信号传输除外。
行154对应于其中来自计数器级12r的输出为低(例如，cbr<14>＝l)的刷新存取模式。作为提醒，当来自计数器级12r的输出为低时，行解码器84(例如，刷新电路系统)操作以刷新正规字线。行136对应于行154，唯第十三位(例如，raa<12>)是可配置设置(例如，l或h)除外。另外，行156对应于在选择信号为高时发生的刷新存取模式，从而引起match'信号保持为低。行156对应于当来自计数器级12r的输出为高(例如，cbr<14>＝h)时来自多路复用器20j的输出。在接收行154或行156之后，行解码器84参考与特定刷新操作相关联的各种位且相应地执行刷新。
为了帮助说明行解码器84操作，图8m是描绘行解码器84响应于图8l中论述的操作案例(也就是说，对应于其中match位108为低的正规存取模式的第一操作模式、对应于其中match位108为高的正规存取模式的第二操作模式、对应于其中来自计数器级12r的输出(例如，cbr<14>)为低且刷新正规字线的刷新存取模式的第三操作模式及对应于其中来自计数器级12r的输出(例如，cbr<14>)为高且刷新冗余字线的刷新存取模式的第四操作模式)的操作的表。
当存储器装置78a在第一操作模式中操作时，行解码器84选择如由对应于输入120(例如，l或h)的第十三位(例如，raa<12>)指定的正规存储器单元阵列80中的一者。在选择正规存储器单元阵列80中的一者之后，行解码器84可根据由从多路复用器20h传输的行地址(例如，raa<0-17>＝rxt0<0-16>及rxtb<17>)的一部分(例如，raa<0-11,13-16>＝rxt0<0-11,12-15>)指示的地址存取正规字线。
当存储器装置78a在第二操作模式中操作时，行解码器84选择如由第十三位(例如，raa<12>＝reda<7>)指定的冗余存储器单元阵列82中的一者。在选择冗余存储器单元阵列82a或冗余存储器单元阵列82b之后，行解码器84可根据由一部分(例如，raa<0-4,13,14>＝reda<0-4,5,6>)指示的地址存取冗余存储器单元阵列82的冗余字线以使用对应冗余字线而非经原始寻址的有缺陷正规字线执行经请求存储器操作。
当存储器装置78a在第三操作模式中操作时，行解码器84可如由对应于输入120(例如，l或h)的第十三位(raa<12>)指定那样选择正规存储器单元阵列80中的哪一者可操作。在选择可操作正规存储器单元阵列80之后，行解码器84同时刷新正规存储器单元阵列80的每一存储器块98中的相应正规字线。以此方式，一个寻址操作引起跨可操作的正规存储器单元阵列80的所述地址的全部例子的同时刷新。举例来说，如果正规存储器单元阵列80a可操作，那么正规存储器单元阵列80a的每一存储器块刷新相同经寻址正规字线。经传输到行解码器84的行地址的第一部分(例如，raa<0-11,13,14>＝cbr<0-11,12,13>)用于寻址待刷新的正规字线而可忽略行地址的第二部分(raa<15,16>＝rxt0<14,15>)。
另外，当存储器装置78a在第四操作模式中操作时，行解码器84可选择如由第十三位(例如，raa<12>＝cbr<15>)指定的冗余存储器单元阵列82中的一者。行解码器84可刷新选定冗余存储器单元阵列82内的特定经寻址冗余字线。经寻址冗余字线通过从多路复用器20h传输的行地址的第一部分(例如，raa<0-4,13,14>＝cbr<0-4,12,13>)指示而可忽略行地址的第二部分(例如，raa<5-11,15,16>＝cbr<5-11>,rxt0<14,15>)。在一些实施例中，冗余存储器单元阵列82中的每一者的刷新速率是正规存储器单元阵列80的刷新速率的两倍但可基于在存储器装置78中使用的地址计数器18而变化，如先前论述。这些各种操作模式可至少部分基于指示及/或引导行解码器84执行何操作的各种地址内的位而产生。
应注意，虽然上文描述为包含两个正规存储器单元阵列80及两个冗余存储器单元阵列82，但存储器装置78可包含任何合适数目个正规存储器单元阵列80及/或冗余存储器单元阵列82。响应于存储器单元阵列的数目的任何改变，将并入组件的合适按比例调整，使得寻址操作及刷新操作可继续可兼容。
因此，本发明的技术效应包含对存储器装置的地址计数器的改进以允许正规字线及冗余字线的地址的同时计数。这些技术还描述允许(例如)通过使用经修改寻址操作以指示行解码器响应于连同地址附加的设置及/或状态位而选择性地刷新且参考正规及冗余存储器单元阵列的特定部分来校正具有超过冗余字线的数目的数目个有缺陷正规字线的有缺陷存储器的经修改寻址及存储器装置。
上文描述的特定实施例已通过实例展示，且应理解，这些实施例可易有各种修改及替代形式。应进一步理解，权利要求书不希望限于所揭示的特定形式，而是涵盖落于本发明的精神及范围内的全部修改、等效物及替代例。
本文中呈现且主张的技术经引用且应用到明确改进本技术领域且因而不抽象、无形或纯理论的实际性质的材料对象及具体实例。此外，如果附加到本说明书的结尾的任何权利要求书含有指定为“用于[执行][功能]...的构件”或“用于[执行][功能]...的步骤”的一或多个元件，那么希望根据35u.s.c.112(f)解释此类元件。然而，针对含有以任何其它方式指定的元件的任何权利要求书，希望不根据35u.s.c.112(f)解释此类元件。
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