记忆体位元单元、记忆体装置及其操作方法与流程

本揭露是关于一种记忆体位元单元，特别是关于一种记忆体位元单元、记忆体装置及其操作方法。

背景技术：

许多当代电子装置包括电子记忆体。电子记忆体是一种配置以储存数据位元于各自的记忆体单元中的装置。记忆体单元是一种配置以储存数据位元的电路，典型地利用一或多个晶体管。一种电子记忆体类型是一次性可编程(one-timeprogrammable，otp)记忆体。一次性可编程记忆体是仅可编程(即写入)一次的只读记忆体。

技术实现要素：

本揭露的一态样是提供一种记忆体位元单元。记忆体位元单元包含第一记忆体单元，其是包括电性串联的第一反熔丝晶体管及第一选择晶体管，第一反熔丝晶体管是对应第一信号而选择为第一状态或第二状态，且第一选择晶体管是配置以对应第二信号而提供第一反熔丝晶体管的存取；第二记忆体单元，其是包括电性串联的第二反熔丝晶体管及第二选择晶体管，第二反熔丝晶体管是对应第一信号而选择为第一状态或第二状态，且第二选择晶体管是配置以对应第二信号而提供第二反熔丝晶体管的存取；第一字元线，其是连接至第一反熔丝晶体管及第二反熔丝晶体管的栅极端子，以选择性地提供第一信号至第一反熔丝晶体管及第二反熔丝晶体管；第二字元线，其是连接至第一选择晶体管及第二选择晶体管的栅极端子，以选择性地提供第二信号至第一选择晶体管及第二选择晶体管；以及位元线，其是电性连接至第一选择晶体管及第二选择晶体管，以感测第一反熔丝晶体管及第二反熔丝晶体管的第一状态或第二状态。

本揭露的另一态样是提供一种记忆体装置。记忆体装置包含记忆体位元单元阵列的记忆体阵列，此阵列具有多行及多列，且每一个记忆体位元单元具有：第一记忆体单元，其是包括电性串联的第一反熔丝晶体管及第一选择晶体管，第一反熔丝晶体管是对应第一信号而选择为第一状态或第二状态，且第一选择晶体管是配置以对应第二信号而提供第一反熔丝晶体管的存取；第二记忆体单元，其是包括电性串联的第二反熔丝晶体管及第二选择晶体管，第二反熔丝晶体管是对应第一信号而选择为第一状态或第二状态，且第二选择晶体管是配置以对应第二信号而提供第二反熔丝晶体管的存取；第一字元线，其是连接至第一反熔丝晶体管及第二反熔丝晶体管的栅极端子，以选择性地提供第一信号至第一反熔丝晶体管及第二反熔丝晶体管；第二字元线，其是连接至第一选择晶体管及第二选择晶体管的栅极端子，以选择性地提供第二信号至第一选择晶体管及第二选择晶体管；及位元线，其是电性连接至第一选择晶体管及第二选择晶体管，以感测第一反熔丝晶体管及第二反熔丝晶体管的第一状态或第二状态。记忆体装置进一步地包含用以选择多行中的一行的行选择电路；以及用以选择多列中的一列的列选择电路。

本揭露的再一态样是提供一种记忆体装置的操作方法。方法包含施加程序信号至第一字元线，其中第一字元线是电性连接至第一反熔丝晶体管的栅极端子及第二反熔丝晶体管的栅极端子，以选择第一反熔丝晶体管及第二反熔丝晶体管的第一状态或第二状态；施加读取信号至第二字元线，其中第二字元线是电性连接至第一选择晶体管的栅极端子及第二选择晶体管的栅极端子，且第一选择晶体管及第二选择晶体管是分别串联连接至第一反熔丝晶体管及第二反熔丝晶体管；以及在位元线上感测第一反熔丝晶体管及第二反熔丝晶体管的第一状态或第二状态，其中位元线是电性连接至第一选择晶体管及第二选择晶体管。

附图说明

根据以下详细说明并配合附图阅读，使本揭露的态样获致较佳的理解。需注意的是，如同业界的标准作法，许多特征并不是按照比例绘示的。事实上，为了进行清楚讨论，许多特征的尺寸可以经过任意缩放。

图1是绘示根据一些实施例的在本揭露的态样中所操作的一种记忆体装置的方块图。

图2是绘示根据一些实施例的一次性可编程记忆体单元的示意图；

图3是绘示根据一些实施例的记忆体阵列的结构图；

图4是绘示图3的记忆体阵列的布局图；

图5是绘示根据一些实施例的记忆体阵列的结构图；

图6是绘示图5的记忆体阵列的布局图；

图7是绘示图5的记忆体阵列的四个一次性写入记忆体单元的等效电路图；

图8是绘示图5的记忆体阵列的八个一次性可编程记忆体单元的示意图；

图9是绘示根据一些实施例的记忆体装置的操作方法的流程图。

【符号说明】

100:记忆体装置

102,102a,102b,102c,102d,102e,102f,102g,102h,102i,102j,102k,102l,102m,102n,102o,102p:记忆体单元

104:记忆体阵列

106,106p,106r:字元线

108:列选择电路

110:信号线

112:位元线

114:行选择电路

116:信号线

118:制程装置

120:电源供应器

122:电子装置

202,202c,202d,202g,202h:反熔丝晶体管

204,204c,204d,204g,204h:选择晶体管

302:位元单元

410a,410b,410c,410d,410e,410f,410g,410h:主动区域

420a,420b,420c,420d:栅极条

434a:金属轨道

432c,432d,432g,432h:金属轨道

450,450c,450d,450g,450h:导通孔

460,460a,460b,460c,460d:导通孔

502:位元单元

902,904,906:步骤

wlp,wlp0,wlp1:字元线程序

wlr,wlr0,wlr1:字元线读取式

bl,bl0,bl1,bl2,bl3:信号

rcell:电阻值

iread:电流

具体实施方式

以下揭露提供许多不同实施例或例示，以实施发明的不同特征。以下叙述的成份和排列方式的特定例示是为了简化本揭露。这些当然仅是做为例示，其目的不在构成限制。举例而言，第一特征形成在第二特征之上或上方的描述包含第一特征和第二特征有直接接触的实施例，也包含有其他特征形成在第一特征和第二特征之间，以致第一特征和第二特征没有直接接触的实施例。除此之外，本揭露在各种具体例中重复参考数值及/或字母。此重复的目的是为了使说明简化且清晰，并不表示各种讨论的实施例及/或配置之间有关系。

再者，空间相对性用语，例如“下方(beneath)”、“在…之下(below)”、“低于(lower)”、“在…之上(above)”、“高于(upper)”等，是为了易于描述附图中所绘示的元素或特征和其他元素或特征的关系。空间相对性用语除了附图中所描绘的方向外，还包含元件在使用或操作时的不同方向。装置可以其他方式定向(旋转90度或在其他方向)，而本文所用的空间相对性描述也可以如此解读。

一次性可编程(one-timeprogrammable，otp)记忆体装置包括电子熔丝(efuse)及反熔丝(antifuse)。通过利用输入/输出电压(i/ovoltage)以高密度电流来电吹(electricallyblowing)金属条或多晶，来编程电子熔丝。当施加高电压至晶体管的薄栅极介电层，通过以介电崩溃(dielectricbreakdown)而电子短路晶体管的栅极及源极，来编程反熔丝。栅极介电材料的具体例包含高介电常数(高k)介电质、二氧化硅及氮氧化硅，然而亦可使用其他栅极介电材料。薄栅极介电层的厚度是低于一般栅极介电层的厚度。反熔丝是由高电阻状态开始，并在常驻导电通道(低电阻状态)结束。

一般而言，一次性可编程记忆体装置是利用反熔丝，其是每位元排列具有二晶体管(2t)。特别地，每一位元对应一个单元。每一单元具有二晶体管结构，其是包含二个晶体管：反熔丝晶体管及选择晶体管。然而，具有二晶体管结构的单元可具有小的单元电流，其是难以在表面嵌入式触控(on-cell)被读取。再者，为了减少通道电阻，将垂直内连接通道[(verticalinterconnectaccesses，即导通孔(vias)]放在主动区域(od区域)及栅极(多)条上，以连接位元线(bitline，bl)信号及字元线(wordline，wl)信号的金属轨道是困难的。

根据一些揭露的具体例，多个(例如二或四个)一次性可编程记忆体单元是用以形成位元单元，以储存一位元数据。在相同位元单元的多个一次性可编程记忆体单元共享第一字元线、第二字元线及位元线。相较于每位元(即每位元1单元)排列二晶体管，每位元排列多单元造成较大电流，其是较容易在表面嵌入式触控被读取。将导通孔放在主动区域及栅极条上，以连接位元线信号及字元线信号的金属轨道的灵活性增加。

图1是绘示根据一些实施例的在本揭露的态样中所操作的一种记忆体装置100的方块图。在所绘示的实施例中，记忆体装置100包含记忆体单元102，其是排列成列及行，以形成记忆体阵列104。记忆体装置100可包含任何合适的列数及行数。举例而言，记忆体装置包含r列数及c行数，其中r是大于或等于1的整数，且c是大于或等于2的数字。以下将做更详细的说明，在一实施例中，记忆体单元102是包含反熔丝晶体管及选择晶体管的一次性可编程记忆体单元。

每一列记忆体单元102是有效地连接至一或多个字元线(统称为字元线106)。字元线106是有效地连接至一或多列选择电路(统称为列选择电路108)。基于在信号线110上接收的地址信号(addresssignal)，列选择电路108选择特定字元线106。

每一行记忆体单元102是有效地连接一或多个位元线(统称为位元线112)。位元线112是有效地连接一或多行选择电路(统称为行选择电路114)。基于在信号线110上接收的选择信号，行选择电路114选择特定位元线112。须注意的是，在其他实施例中，图1所绘示的具体例的列及行的排列可不同。换言之，每一行记忆体单元102可有效地连接至一或多个位元线112，而每一列记忆体单元102可有效地连接至一或多个字元线106。

制程装置118是有效地连接至记忆体阵列104、列选择电路108及行选择电路114。制程装置118可操作以控制记忆体阵列104、列选择电路108及行选择电路114的一或多个操作。可使用任何合适的制程装置。制程装置的实例包含但不限于中央制程单元、微处理器、特殊应用集成电路、图形处理单元、场域可编程逻辑门阵列(fieldprogrammablegatearray)、或其组合。

电源供应器120是至少有效地连接至记忆体阵列104及制程装置118。制程装置118可造成一或多个偏电压，以被供应至记忆体阵列104的记忆体单元102。

制程装置118及/或电源供应器120可与记忆体阵列104设置在相同的电路(例如相同的集成电路)中，或制程装置118及/或电源供应器120可设置在与记忆体阵列104分开的电路中并有效地连接记忆体阵列104。记忆体装置100、制程装置118及电源供应器120是包含于电子装置122。电子装置的实例是包含但不限于计算机装置、电视、相机及穿戴式装置。

当数据被写入记忆体单元102(例如：记忆体单元是被编程)，或从记忆体单元102读取，记忆体单元的地址是在信号线110上被接收。列选择电路108启动或宣告与地址相关的字元线106。选择信号是在信号线116及位元线112上接收，其是与被宣告或启动的选择信号相关者。然后，数据是被写入记忆体单元102或自记忆体单元102读取。

图2是绘示根据一些实施例的一次性可编程记忆体单元的示意图。一次性可编程记忆体单元102是形成为第一晶体管202串联连接第二晶体管204。在绘示的具体例中，第一晶体管202是反熔丝晶体管202，而第二晶体管204是选择晶体管204。反熔丝晶体管202的栅极介电层的厚度是小于选择晶体管204的栅极介电层的厚度。反熔丝晶体管202的栅极在字元线106p上接收字元线程序(wordlineprogram，wlp)信号。选择晶体管204的栅极在另一字元线106r上接收字元线读取式(wordlineread，wlr)。选择晶体管204的源极或漏极是连接至位元线112。可使用任何合适型式的晶体管。在一实施例中，反熔丝晶体管202及选择晶体管204是金属氧化物半导体(metaloxidesemiconductor，mos)晶体管。在另一实施例中，反熔丝晶体管202及选择晶体管204是鳍式场效晶体管(finfield-effecttransistors，finfets)。在一实施例中，反熔丝晶体管202可为如图2所绘示的n型。在另一实施例中，反熔丝晶体管202可为p型。在一实施例中，选择晶体管204可为如图2所绘示的n型。在另一实施例中，选择晶体管204可为p型。

在编程时，施加高电位至反熔丝晶体管202的薄栅极介电层。因此，总的突崩溃(avalanchebreakdown)造成反熔丝晶体管202的栅极及源极短路。因此，反熔丝晶体管202是具有常驻导电通路的低电阻状态。在所绘示的具体例中，选择晶体管204是n型晶体管。当字元线读取式是在逻辑高电平(即“1”)，选择晶体管204是被开启。当位元线112是被宣告或启动，然后数据是被写入记忆体单元102，或自记忆体单元102读取。总而言之，反熔丝晶体管202是配置以储存第一状态(例如：低电阻状态)或第二状态(例如：高电阻状态)，以回应提供至第一字元线106p的字元线程序信号，而选择晶体管204是电性连接至位元线112，以感测第一状态或第二状态。如此，对应第一状态或第二状态的数据位元是被写入记忆体单元102，或自记忆体单元102读取。

图3是绘示根据一些实施例的记忆体阵列的结构图。图4是绘示图3的记忆体阵列的布局(layout)图。图3是结合图4来说明。在所绘示的实施例中，记忆体阵列104包含16个一次性可编程记忆体单元102a至102p(统称为102)。16个一次性可编程记忆体单元102a至102p是排列为8列及2行。16个一次性可编程记忆体单元102a至102p的每一者具有二晶体管结构，如图2所示。

在第一行中，一次性可编程记忆体单元102a、102b、102e、102f、102i、102j、102m及102n的反熔丝晶体管的栅极是连接至接收字元线程序信号wlp0的字元线106p，而一次性可编程记忆体单元102a、102b、102e、102f、102i、102j、102m及102n的选择晶体管的栅极是连接至接收字元线读取式信号wlr0的字元线106r。在第二行中，一次性可编程记忆体单元102c、102d、102g、102h、102k、102l、102o及102p的反熔丝晶体管的栅极是连接至接收字元线程序信号wlp1的另一字元线106p，而一次性可编程记忆体单元102c、102d、102g、102h、102k、102l、102o及102p的选择晶体管的栅极是连接至接收字元线读取式信号wlr1的字元线106r。

在第一列中，一次性可编程记忆体单元102a及102c是串联连接。在第二列中，一次性可编程记忆体单元102b及102d是串联连接。在第三列中，一次性可编程记忆体单元102e及102g是串联连接。在第四列中，一次性可编程记忆体单元102f及102h是串联连接。在第五列中，一次性可编程记忆体单元102i及102k是串联连接。在第六列中，一次性可编程记忆体单元102j及102l是串联连接。在第七列中，一次性可编程记忆体单元102m及102o是串联连接。在第八列中，一次性可编程记忆体单元102n及102p是串联连接。

一次性可编程记忆体单元102a、102b、102c及102d皆连接至接收信号bl0的位元线112。如此，一次性可编程记忆体单元102a及102b是用以储存1位元的数据。换言之，每一位元使用两个一次性可编程记忆体单元。位元单元302包含二个一次性可编程记忆体单元：一次性可编程记忆体单元102a及102b。为了简化，仅一个位元单元302是在图3中标示。同样地，一次性可编程记忆体单元102c及102d一起被用以储存1位元的数据。一次性可编程记忆体单元102e、102f、102g及102h皆连接至接收信号bl1的位元线112。如此，一次性可编程记忆体单元102e及102f是一起用以储存1位元的数据，而一次性可编程记忆体单元102g及102h是一起用以储存1位元的数据。一次性可编程记忆体单元102i、102j、102k及102l皆连接至接收信号bl2的位元线112。如此，一次性可编程记忆体单元102i及102j是一起用以储存1位元的数据，而一次性可编程记忆体单元102k及102l是一起用以储存1位元的数据。一次性可编程记忆体单元102m、102n、102o及102p皆连接至接收信号bl3的位元线112。如此，一次性可编程记忆体单元102m及102n是一起用以储存1位元的数据，而一次性可编程记忆体单元102o及102p是一起用以储存1位元的数据。总之，记忆体阵列104包含16个一次性可编程记忆体单元102a至102p，且8个位元单元302是在所绘示的每一位元四晶体管(即每一位元2单元)排列。

现参照图4，其是绘示图3的记忆体阵列104的布局。八个主动区域(od区域)410a至410h(统称410)是设置在基材上并在x方向上延伸。

四个栅极(多)条420a、420b、420c及420d是设置在八个主动区域410a至410h上并在y方向上延伸。y方向是与x方向垂直。栅极条420a是做为反熔丝晶体管的栅极，且在字元线106p上的字元线程序信号wlp0可应用在栅极条420a。栅极条420b是做为选择晶体管的栅极，且在字元线106r上的字元线读取式信号wlr0可应用在栅极条420b。栅极条420c是做为选择晶体管的栅极，且在字元线106r上的字元线读取式信号wlr1可应用在栅极条420c。栅极条420d是做为反熔丝晶体管的栅极，且在字元线106p上的字元线程序信号wlp1可应用在栅极条420d。

为了简化，仅详细说明一次性可编程记忆体单元102c及102d。如先前所述，一次性可编程记忆体单元102c及102d一起被用以储存1位元的数据。一次性可编程记忆体单元102c包含选择晶体管204c及反熔丝晶体管202c，其两者皆位于主动区域410a中。栅极条420c是做为选择晶体管204c的栅极，而栅极条420d是做为反熔丝晶体管202c的栅极。反熔丝晶体管202c的栅极是透过导通孔(via)vg450c连接至金属轨道432c。金属轨道432c可接收字元线程序信号wlp1。选择晶体管204c的源极或漏极是透过导通孔vd460a连接至金属轨道434a。金属轨道434a可接收信号bl0。

同样地，一次性可编程记忆体单元102d包含选择晶体管204d及反熔丝晶体管202d，其两者皆位于主动区域410b中。栅极条420c是做为选择晶体管204d的栅极，而栅极条420d是做为反熔丝晶体管202d的栅极。反熔丝晶体管202d的栅极是透过导通孔vg450d连接至金属轨道432d。金属轨道432d可接收字元线程序信号wlp1。选择晶体管204d的源极或漏极是透过导通孔vd460b连接至金属轨道434a。金属轨道434a可接收信号bl0。如此，一次性可编程记忆体单元102c及一次性可编程记忆体单元102d两者是分别透过导通孔vd460a及导通孔460b连接至金属轨道434a。由于选择晶体管204c及选择晶体管204d皆是由字元线读取式信号wlr1所控制，一次性可编程记忆体单元102c及一次性可编程记忆体单元102d一起被用以储存1位元的数据。换言之，每一位元使用两个一次性可编程记忆体单元。

就布局区域而言，每一位元四晶体管(即每一位元2单元)排列的主动区域410a至410h的宽度(例如两个鳍片数)是每一位元二晶体管(即每一位元1单元)排列的主动区域的宽度(例如四个鳍片数)的一半，当每一位元四晶体管(即每一位元2单元)排列的单元电流增加，整体布局区域是相同的，其将于后说明。

图5是绘示根据一些实施例的记忆体阵列的结构图。图6是绘示图5的记忆体阵列的布局图。图7是绘示图5的记忆体阵列的四个一次性写入记忆体单元的等效电路图。图8是绘示图5的记忆体阵列的八个一次性可编程记忆体单元的示意图。图5是结合图6至图8来说明。在绘示的具体例中，记忆体阵列104包含16个一次性可编程记忆体单元102a至102p(统称为102)。16个一次性可编程记忆体单元102a至102p是排列为8列及2行。16个一次性可编程记忆体单元102a至102p的每一者具有二晶体管结构，如图2所示。

在第一行中，一次性可编程记忆体单元102a、102b、102e、102f、102i、102j、102m及102n的反熔丝晶体管的栅极是连接至接收字元线程序信号wlp0的字元线106p，而一次性可编程记忆体单元102a、102b、102e、102f、102i、102j、102m及102n的选择晶体管的栅极是连接至接收字元线读取式信号wlr0的字元线106r。在第二行中，一次性可编程记忆体单元102c、102d、102g、102h、102k、102l、102o及102p的反熔丝晶体管的栅极是连接至接收字元线程序信号wlp1的另一字元线106p，而一次性可编程记忆体单元102c、102d、102g、102h、102k、102l、102o及102p的选择晶体管的栅极是连接至接收字元线读取式信号wlr1的字元线106r。

在第一列中，一次性可编程记忆体单元102a及102c是串联连接。在第二列中，一次性可编程记忆体单元102b及102d是串联连接。在第三列中，一次性可编程记忆体单元102e及102g是串联连接。在第四列中，一次性可编程记忆体单元102f及102h是串联连接。在第五列中，一次性可编程记忆体单元102i及102k是串联连接。在第六列中，一次性可编程记忆体单元102j及102l是串联连接。在第七列中，一次性可编程记忆体单元102m及102o是串联连接。在第八列中，一次性可编程记忆体单元102n及102p是串联连接。

一次性可编程记忆体单元102a、102b、102c、102d、102e、102f、102g及102h皆连接至接收信号bl0的位元线112。如此，一次性可编程记忆体单元102a、102b、102e及102f是一起用以储存1位元的数据。换言之，每一位元使用四个一次性可编程记忆体单元。位元单元502包含四个一次性可编程记忆体单元：一次性可编程记忆体单元102a、102b、102e及102f。为了简化，仅一个位元单元502是在图5中标示。同样地，一次性可编程记忆体单元102c、102d、102g及102h一起被用以储存1位元的数据。一次性可编程记忆体单元102i、102j、102k、102l、102o及102p皆连接至接收信号bl1的位元线112。如此，一次性可编程记忆体单元102i、102j、102m及102n是一起用以储存1位元的数据，而一次性可编程记忆体单元102k、102l、102o及102p是一起用以储存1位元的数据。总之，记忆体阵列104包含16个一次性可编程记忆体单元102a至102p，且4个位元单元502是在所绘示的每一位元八晶体管(即每一位元4单元)排列。

现参照图6，其是绘示图5的记忆体阵列104的布局。八个主动区域(od区域)410a至410h(统称410)是设置在基材上并在x方向上延伸。

四个栅极(多)条420a、420b、420c及420d是设置在八个主动区域410a至410h上并在y方向上延伸。y方向是与x方向垂直。栅极条420a是做为反熔丝晶体管的栅极，且在字元线106p上的字元线程序信号wlp0可应用在栅极条420a。栅极条420b是做为选择晶体管的栅极，且在字元线106p上的字元线读取式信号wlr0可应用在栅极条420b。栅极条420c是做为选择晶体管的栅极，且在字元线106p上的字元线读取式信号wlr1可应用在栅极条420c。栅极条420d是做为反熔丝晶体管的栅极，且在字元线106p上的字元线程序信号wlp1可应用在栅极条420d。

为了简化，仅详细说明一次性可编程记忆体单元102c、102d、102g及102h。如先前所述，一次性可编程记忆体单元102c、102d、102g及102h一起被用以储存1位元的数据。一次性可编程记忆体单元102c包含选择晶体管204c及反熔丝晶体管202c，其两者皆位于主动区域410a中。栅极条420c是做为选择晶体管204c的栅极，而栅极条420d是做为反熔丝晶体管202c的栅极。反熔丝晶体管202c的栅极是透过导通孔(via)vg450c连接至金属轨道432c。金属轨道432c可接收字元线程序信号wlp1。选择晶体管204c的源极或漏极是透过导通孔vd460a连接至金属轨道434a。金属轨道434a可接收信号bl0。

同样地，一次性可编程记忆体单元102d包含选择晶体管204d及反熔丝晶体管202d，其两者皆位于主动区域410b中。栅极条420c是做为选择晶体管204d的栅极，而栅极条420d是做为反熔丝晶体管202d的栅极。反熔丝晶体管202d的栅极是透过导通孔vg450d连接至金属轨道432d。金属轨道432d可接收字元线程序信号wlp1。选择晶体管204d的源极或漏极是透过导通孔vd460b连接至金属轨道434a。金属轨道434a可接收信号bl0。

同样地，一次性可编程记忆体单元102g包含选择晶体管204g及反熔丝晶体管202g，其两者皆位于主动区域410c中。栅极条420c是做为选择晶体管204g的栅极，而栅极条420d是做为反熔丝晶体管202g的栅极。反熔丝晶体管202g的栅极是透过导通孔vg450g连接至金属轨道432g。金属轨道432g可接收字元线程序信号wlp1。选择晶体管204g的源极或漏极是透过导通孔vd460c连接至金属轨道434a。金属轨道434a可接收信号bl0。

同样地，一次性可编程记忆体单元102h包含选择晶体管204h及反熔丝晶体管202h，其两者皆位于主动区域410d中。栅极条420c是做为选择晶体管204h的栅极，而栅极条420d是做为反熔丝晶体管202h的栅极。反熔丝晶体管202h的栅极是透过导通孔vg450h连接至金属轨道432h。金属轨道432h可接收字元线程序信号wlp1。选择晶体管204h的源极或漏极是透过导通孔vd460d连接至金属轨道434a。金属轨道434a可接收信号bl0。如此，一次性可编程记忆体单元102c、102d、102g及102h是分别透过导通孔vd460a、导通孔460b、导通孔460c及导通孔460d连接至金属轨道434a。由于选择晶体管204c、204d、204g及204h皆是由字元线读取式信号wlr1所控制，一次性可编程记忆体单元102c、102d、102g及102h一起被用以储存1位元的数据。换言之，每一位元使用四个一次性可编程记忆体单元。

就布局区域而言，每一位元八晶体管(即每一位元4单元)排列的主动区域410a至410h的宽度(例如两个鳍片数)是每一位元二晶体管(即每一位元1单元)排列的主动区域的宽度(例如四个鳍片数)的一半，当每一位元八晶体管(即每一位元4单元)排列的单元电流增加，整体布局区域是相同的，其将于后参照图7说明。

现参照图7，其是绘示包含一次性可编程记忆体单元102c、102d、102g及102h的等效电路。如上所述，一次性可编程记忆体单元102c、102d、102g及102h是用以储存1位元的数据。通过提供字元线程序信号wlp1适当的电位，反熔丝晶体管202c、202d、202g及202h是在低电阻状态。如此，反熔丝晶体管202c、202d、202g及202h的每一者作为电阻，具有电阻值rcell。通过提供字元线读取式信号wlr1适当的电位，选择晶体管204c、204d、204g及204h是被开启。因此，一次性可编程记忆体单元102c、102d、102g及102h具有流至位元线112的电流iread。因此，位元线112上的电流是4iread，因为四个一次性可编程记忆体单元102c、102d、102g及102h是并联连接。相较于每一位元二晶体管(即每一位元1单元)排列，图5至图8所绘示的每一位元八晶体管(即每一位元4单元)排列导致较大的电流，其较易在表面嵌入式触控(on-cell)读取。应注意的是，相较于每一位元二晶体管(即每一位元1单元)排列，图3至图4所绘示的每一位元四晶体管(即每一位元2单元)排列导致较大的电流。

现参照图8，其是绘示每一位元八晶体管(即每一位元4单元)排列。特别地，一次性可编程记忆体单元102c、102d、102g及102h是用以储存1位元的数据。同样地，一次性可编程记忆体单元102a、102b、102e及102f是用以储存1位元的数据。以晶体管的观点而言，一次性可编程记忆体单元102c、102d、102g及102h具有八个晶体管。在此绘示的具体例中，有四个反熔丝晶体管202及四个选择晶体管204。须注意的是，在每一位元八晶体管(即每一位元4单元)排列的其他实施例中，有n个反熔丝晶体管202及m个选择晶体管204，其中n是大于或等于1的整数，而m是大于或等于1的整数。再者，m及n是不同。

图9是绘示根据一些实施例的记忆体装置(例如图1所示的例示记忆体装置101)的操作方法的流程图。在步骤902中，程序信号是提供至第一字元线，以选择第一反熔丝晶体管及第二反熔丝晶体管的第一状态或第二状态，其中第一字元线是电性连接第一反熔丝晶体管的栅极端子及第二反熔丝晶体管的栅极端子。在步骤904中，读取信号是提供至第二字元线，其中第二字元线是电性连接第一选择晶体管的栅极端子及第二选择晶体管的栅极端子。第一选择晶体管及第二选择晶体管是分别串联连接第一反熔丝晶体管及第二反熔丝晶体管。在步骤906中，第一反熔丝晶体管及第二反熔丝晶体管在位元线上的第一状态或第二状态是被感测。位元线是电性连接第一选择晶体管及第二选择晶体管。

在一态样中，提供一种记忆体位元单元。记忆体位元单元包含第一记忆体单元，其是包括电性串联的第一反熔丝晶体管及第一选择晶体管，第一反熔丝晶体管是对应第一信号而选择为第一状态或第二状态，且第一选择晶体管是配置以对应第二信号而提供第一反熔丝晶体管的存取；第二记忆体单元，其是包括电性串联的第二反熔丝晶体管及第二选择晶体管，第二反熔丝晶体管是对应第一信号而选择为第一状态或第二状态，且第二选择晶体管是配置以对应第二信号而提供第二反熔丝晶体管的存取；第一字元线，其是连接至第一反熔丝晶体管及第二反熔丝晶体管的栅极端子，以选择性地提供第一信号至第一反熔丝晶体管及第二反熔丝晶体管；第二字元线，其是连接至第一选择晶体管及第二选择晶体管的栅极端子，以选择性地提供第二信号至第一选择晶体管及第二选择晶体管；以及位元线，其是电性连接至第一选择晶体管及第二选择晶体管，以感测第一反熔丝晶体管及第二反熔丝晶体管的第一状态或第二状态。

在一实施例中，上述第一状态是低电阻状态，且第二状态是高电阻状态。

在一实施例中，上述第一反熔丝晶体管及第二反熔丝晶体管的每一者具有与第一状态相关的常驻导电通路。

在一实施例中，上述第一反熔丝晶体管及第二反熔丝晶体管的栅极介电层的第一厚度是小于第一选择晶体管及第二选择晶体管的栅极介电层的第二厚度。

在一实施例中，上述第一反熔丝晶体管及第二反熔丝晶体管为n型。

在一实施例中，上述第一反熔丝晶体管及第二反熔丝晶体管为p型。

在另一态样中，提供一种记忆体装置。记忆体装置包含记忆体位元单元阵列的记忆体阵列，此阵列具有多行及多列，且每一个记忆体位元单元具有：第一记忆体单元，其是包括电性串联的第一反熔丝晶体管及第一选择晶体管，第一反熔丝晶体管是对应第一信号而选择为第一状态或第二状态，且第一选择晶体管是配置以对应第二信号而提供第一反熔丝晶体管的存取；第二记忆体单元，其是包括电性串联的第二反熔丝晶体管及第二选择晶体管，第二反熔丝晶体管是对应第一信号而选择为第一状态或第二状态，且第二选择晶体管是配置以对应第二信号而提供第二反熔丝晶体管的存取；第一字元线，其是连接至第一反熔丝晶体管及第二反熔丝晶体管的栅极端子，以选择性地提供第一信号至第一反熔丝晶体管及第二反熔丝晶体管；第二字元线，其是连接至第一选择晶体管及第二选择晶体管的栅极端子，以选择性地提供第二信号至第一选择晶体管及第二选择晶体管；及位元线，其是电性连接至第一选择晶体管及第二选择晶体管，以感测第一反熔丝晶体管及第二反熔丝晶体管的第一状态或第二状态。记忆体装置进一步地包含用以选择多行中的一行的行选择电路；以及用以选择多列中的一列的列选择电路。

在一实施例中，上述记忆体装置还包含制程装置，其是有效连接至记忆体阵列、行选择电路及列选择电路。

在一实施例中，上述记忆体装置还包含电源供应器，其是提供记忆体阵列一或多个偏电压。

在一实施例中，上述第一状态是低电阻状态，且第二状态是高电阻状态。

在一实施例中，上述第一反熔丝晶体管及第二反熔丝晶体管的每一者具有与第一状态相关的常驻导电通路。

在一实施例中，上述第一反熔丝晶体管及第二反熔丝晶体管的栅极介电层的第一厚度是小于第一选择晶体管及第二选择晶体管的栅极介电层的第二厚度。

在一实施例中，上述第一反熔丝晶体管及第二反熔丝晶体管为n型。

在一实施例中，上述第一反熔丝晶体管及第二反熔丝晶体管为p型。

在再一态样中，提供一种方法。方法包含施加程序信号至第一字元线，其中第一字元线是电性连接至第一反熔丝晶体管的栅极端子及第二反熔丝晶体管的栅极端子，以选择第一反熔丝晶体管及第二反熔丝晶体管的第一状态或第二状态；施加读取信号至第二字元线，其中第二字元线是电性连接至第一选择晶体管的栅极端子及第二选择晶体管的栅极端子，且第一选择晶体管及第二选择晶体管是分别串联连接至第一反熔丝晶体管及第二反熔丝晶体管；以及在位元线上感测第一反熔丝晶体管及第二反熔丝晶体管的第一状态或第二状态，其中位元线是电性连接至第一选择晶体管及第二选择晶体管。

在一实施例中，上述施加程序信号的步骤包括施加第一电压至第一字元线，以使第一反熔丝晶体管及第二反熔丝晶体管的每一者具有与第一状态相关的常驻导电通路。

在一实施例中，上述第一字元线是进一步电性连接至第三反熔丝晶体管的栅极端子及第四反熔丝晶体管的栅极端子，以选择第三反熔丝晶体管及第四反熔丝晶体管的第一状态或第二状态，第二字元线是进一步电性连接至第三选择晶体管的栅极端子及第四选择晶体管的栅极端子，第三选择晶体管及第四选择晶体管是分别串联连接第三反熔丝晶体管及第四反熔丝晶体管，且位元线是进一步电性连接至第三选择晶体管及第四选择晶体管。

在一实施例中，上述第一反熔丝晶体管及第二反熔丝晶体管的栅极介电层的第一厚度是小于第一选择晶体管及第二选择晶体管的栅极介电层的第二厚度。

在一实施例中，上述第一反熔丝晶体管及第二反熔丝晶体管为n型。

在一实施例中，上述第一反熔丝晶体管及第二反熔丝晶体管为p型。

上述摘要许多实施例的特征，因此本领域具有通常知识者可更了解本揭露的态样。本领域具有通常知识者应理解利用本揭露为基础可以设计或修饰其他制程和结构以实现和所述实施例相同的目的及/或达成相同优势。本领域具有通常知识者也应了解与此同等的架构并没有偏离本揭露的精神和范围，且可以在不偏离本揭露的精神和范围下做出各种变化、交换和取代。