半导体器件的制作方法

相关申请的交叉引用

本申请要求于2020年2月17日提交的韩国专利申请第10-2020-0019319号的优先权，其整体内容通过引用合并于此。

本公开内容的实施方式总体上涉及半导体器件，更具体地，涉及被配置成执行数据的复制操作的半导体器件。

背景技术：

诸如dram器件的半导体器件执行写入操作和读取操作。执行写入操作以将数据存储到包括通过地址选择的单元阵列的存储体(bank)，并且执行读取操作以输出存储体中包括的单元阵列中存储的数据。此外，半导体器件被设计成内部复制具有各种图案的数据以及使用复制的数据执行各种测试。

技术实现要素：

根据一个实施方式，一种半导体器件可以包括控制信号生成电路和输入/输出控制电路。控制信号生成电路可被配置成基于第一操作控制信号和第二操作控制信号的逻辑电平组合而进入复制操作以及可被配置成在复制操作期间根据第一内部数据中包括的比特位的逻辑电平的检测结果而生成传输控制信号。输入/输出控制电路可被配置成通过基于传输控制信号而对第一内部数据的逻辑电平执行反相或不反相来生成第一数据和第二数据。

根据另一实施方式，一种半导体器件可以包括控制信号生成电路、核心电路和输入/输出控制电路。控制信号生成电路可被配置成在复制操作期间根据第一内部数据和第一数据中包括的比特位的逻辑电平的检测而结果生成传输控制信号。核心电路可被配置成在读取操作期间基于读取命令和地址而输出其中存储的第一内部数据以及可被配置成在写入操作期间基于写入命令和地址而存储第一内部数据和第二内部数据。输入/输出控制电路可被配置成在读取操作期间基于传输控制信号而将第一内部数据的逻辑电平反相或不反相以生成第一数据和第二数据，以及可被配置成在写入操作期间基于传输控制信号而将第一数据的逻辑电平反相或不反相以在写入操作期间生成第一内部数据和第二内部数据。

附图说明

图1是示出根据本公开的一个实施方式的半导体器件的配置的框图。

图2是示出图1中所示的半导体器件中包括的控制信号生成电路的配置的框图。

图3是示出根据本公开的一个实施方式的半导体器件的用于执行复制操作和数据反相操作的信号的逻辑电平的表格。

图4是示出图2中所示的控制信号生成电路中包括的数据检测电路的配置的框图。

图5是示出图4中所示的数据检测电路中包括的第一比较电路的配置的框图。

图6是示出图5中所示的第一比较电路中包括的读取比较电路的配置的电路图。

图7是示出图5中所示的第一比较电路中包括的写入比较电路的配置的电路图。

图8是示出图1中所示的半导体器件中包括的输入/输出(i/o)控制电路的配置的框图。

图9是示出图8中所示的i/o控制电路中包括的读取i/o控制电路的配置的框图。

图10是示出图9中所示的读取i/o控制电路中包括的第二数据输出电路的配置的框图。

图11是示出图8中所示的i/o控制电路中包括的写入i/o控制电路的配置的框图。

图12是示出图11中所示的写入i/o控制电路中包括的第二数据输入电路的配置的框图。

图13和图14是示出根据本公开的一个实施方式的半导体器件的复制操作和数据反相操作的示意图。

图15是示出采用图1至图14中所示的半导体器件的电子系统的配置的框图。

具体实施方式

在下面的实施方式的描述中，当参数被称为是“预定的”时，旨在意指在处理或算法中使用参数时该参数的值是预先确定的。参数值可以在处理或算法开始时被设定或者可以在执行处理或算法的时段期间被设定。

将理解，尽管本文使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于辨别一个元件与另一元件。因此，一些实施方式中的第一元件在其他实施方式中可被称为第二元件，而不偏离本公开的教导。

此外，还将理解，当一个元件被称为“连接”或“耦接”到另一元件时，其可以直接地连接或耦接到该另一元件，或者可以存在居间的元件。相反，当一个元件被称为“直接连接”或“直接耦接”到另一元件时，不存在居间的元件。

逻辑“高”电平和逻辑“低”电平可用于描述电信号的逻辑电平。具有逻辑“高”电平的信号可以区别于具有逻辑“低”电平的信号。例如，当具有第一电压的信号对应于具有逻辑“高”电平的信号时，具有第二电压的信号对应于具有逻辑“低”电平的信号。在一个实施方式中，逻辑“高”电平可被设定为高于逻辑“低”电平的电压电平的电压电平。同时，信号的逻辑电平可以根据不同的实施方式被设定为不同或相反。例如，在一个实施方式中具有逻辑“高”电平的特定信号可以在另一实施方式中被设定为具有逻辑“低”电平

下面将参照附图详细描述本公开的各实施方式。然而，本文描述的实施方式仅用于说明性目的而非旨在限制本公开的范围。

如图1中所示，根据本公开的一个实施方式的半导体器件1可以包括模式设定电路10、控制信号生成电路20、核心电路30和i/o控制电路40。

模式设定电路10可以接收读取命令rd以生成第一操作控制信号copy和第二操作控制信号dbi。模式设定电路10可以接收写入命令wt以生成第一操作控制信号copy和第二操作控制信号dbi。当读取命令rd和写入命令wt中的任一者被使能时，模式设定电路10可以生成具有预定逻辑电平的第一操作控制信号copy和第二操作控制信号dbi。第一操作控制信号copy可被设定为被使能以进入复制操作的信号。第二操作控制信号dbi可被设定为被使能用于数据反相操作的信号，以在复制操作期间将第一数据data1<1:8>至第八数据data8<1:8>以及第一内部数据id1<1:8>至第八内部数据id8<1:8>反相。模式设定电路10可以使用寄存器来实现以输出存储在寄存器中的第一操作控制信号copy和第二操作控制信号dbi。复制操作可被设定为在读取操作期间复制第一内部数据id1<1:8>以生成第一数据data1<1:8>至第八数据data8<1:8>的操作。复制操作可被设定为在写入操作期间复制第一数据data1<1:8>以生成第一内部数据id1<1:8>至第八内部数据id8<1:8>的操作。在复制操作的读取操作期间，第一数据data1<1:8>的比特位可被生成为具有与第一内部数据id1<1:8>的比特位相同的逻辑电平。在复制操作的读取操作期间，第二数据data2<1:8>至第八数据data8<1:8>的比特位可以通过将第一内部数据id1<1:8>的比特位的逻辑电平反相或不反相来生成。在复制操作的写入操作期间，第一内部数据id1<1:8>的比特位可被生成为具有与第一数据data1<1:8>的比特位相同的逻辑电平。在复制操作的写入操作期间，第二内部数据id2<1:8>至第八数据id8<1:8>的比特位可以通过将第一数据data1<1:8>的比特位的逻辑电平反相或不反相来生成。后面将参照图3描述用于复制操作和数据反相操作的第一操作控制信号copy和第二操作控制信号dbi的逻辑电平。

控制信号生成电路20可以基于第一操作控制信号copy和第二操作控制信号dbi的逻辑电平组合进入复制操作。在复制操作的读取操作期间，控制信号生成电路20可以根据第一内部数据id1<1:8>中包括的比特位的逻辑电平的检测结果生成传输控制信号tcon<1:64>。在复制操作的写入操作期间，控制信号生成电路20可以根据第一数据data1<1:8>中包括的比特位的逻辑电平的检测结果生成传输控制信号tcon<1:64>。传输控制信号tcon<1:64>可被生成为使得传输控制信号tcon<1:64>的比特位的数目等于第一数据data1<1:8>至第八数据data8<1:8>的比特位的数目。传输控制信号tcon<1:64>可被生成为使得传输控制信号tcon<1:64>的比特位的数目等于第一内部数据id1<1:8>至第八内部数据id8<1:8>的比特位的数目。

当在复制操作期间读取命令rd被使能时，核心电路30可以输出通过地址add选择的存储器单元(未示出)中存储的第一内部数据id1<1:8>。当在复制操作期间写入命令wt被使能时，核心电路30可以将第一内部数据id1<1:8>至第八内部数据id8<1:8>存储在通过地址add选择的存储器单元中。

在读取操作期间，输入/输出(i/o)控制电路40可以基于传输控制信号tcon<1:64>而将第一内部数据id1<1:8>的逻辑电平反相或不反相以生成第一数据data1<1:8>至第八数据data8<1:8>。在写入操作期间，i/o控制电路40可以基于传输控制信号tcon<1:64>而将第一数据data1<1:8>的逻辑电平反相或不反相以生成第一内部数据id1<1:8>至第八内部数据id8<1:8>。如图中所使用的，波浪号“～”指示要素的范围。例如，“data1<1:8>～data8<1:8>”指示图的相关描述中讨论的第一数据data1<1:8>至第八数据data8<1:8>。

图2是示出控制信号生成电路20的示例的配置的框图。如图2中所示，控制信号生成电路20可以包括数据检测电路21、突发控制信号生成电路22和传输控制信号生成电路23。

在读取操作期间，数据检测电路21可以检测第一内部数据id1<1:8>中包括的比特位的逻辑电平以生成上控制信号hg_con<1:64>、下控制信号lw_con<1:64>和预突发控制信号bl_pre<1:64>。在写入操作期间，数据检测电路21可以检测第一数据data1<1:8>中包括的比特位的逻辑电平以生成上控制信号hg_con<1:64>、下控制信号lw_con<1:64>和预突发控制信号bl_pre<1:64>。

突发控制信号生成电路22可以基于第一操作控制信号copy和第二操作控制信号dbi的逻辑电平组合而从预突发控制信号bl_pre<1:64>生成突发控制信号bl_con<1:64>。

传输控制信号生成电路23可以根据上控制信号hg_con<1:64>、下控制信号lw_con<1:64>和突发控制信号bl_con<1:64>的逻辑电平生成传输控制信号tcon<1:64>。

参照图3，下面将描述根据本公开的一个实施方式的用于执行复制操作和数据反相操作的第一操作控制信号copy和第二操作控制信号dbi的逻辑电平。

当第一操作控制信号copy具有逻辑“高”电平并且第二操作控制信号dbi具有逻辑“低”电平时，可以执行复制操作。

当第一操作控制信号copy具有逻辑“高”电平并且第二操作控制信号dbi具有逻辑“高”电平时，可以在复制操作期间执行或不执行数据反相操作。

参照图3，下面将描述根据本公开的一个实施方式的在复制操作的数据反相操作期间通过上控制信号、下控制信号和突发控制信号生成的传输控制信号的逻辑电平。此外，下面将描述用于根据传输控制信号的逻辑电平将第一内部数据和第一数据反相和不反相的操作。

在描述之前，图3中的比特位编号“i”可被设定为第一比特位至第64比特位中的任一者。

首先，在执行复制操作时，上控制信号hg_con<i>、下控制信号lw_con<i>和突发控制信号bl_con<i>可被处理为“不关心”。在执行复制操作时，传输控制信号tcon<i>可被生成为具有逻辑“低”电平或逻辑“高”电平。

当传输控制信号tcon<i>被生成为具有逻辑“低”电平时，第一内部数据id1<1:8>可以不反相以生成第一数据data1<1:8>至第八数据data8<1:8>。当传输控制信号tcon<i>被生成为具有逻辑“低”电平时，第一数据data1<1:8>可以不反相以生成第一内部数据id1<1:8>至第八内部数据id8<1:8>。

当传输控制信号tcon<i>被生成为具有逻辑“高”电平时，第一内部数据id1<1:8>可以被反相以生成第一数据data1<1:8>至第八数据data8<1:8>。当传输控制信号tcon<i>被生成为具有逻辑“高”电平时，第一数据data1<1:8>可以被反相以生成第一内部数据id1<1:8>至第八内部数据id8<1:8>。

接下来，当在复制操作期间执行数据反相操作时，如果上控制信号hg_con<i>具有逻辑“高”电平，下控制信号lw_con<i>具有逻辑“低”电平，并且突发控制信号bl_con<i>具有逻辑“高”电平，则传输控制信号tcon<i>可以被生成为具有逻辑“低”电平。

当传输控制信号tcon<i>被生成为具有逻辑“低”电平时，第一内部数据id1<1:8>可以不反相以生成第一数据data1<1:8>至第八数据data8<1:8>。当传输控制信号tcon<i>被生成为具有逻辑“低”电平时，第一数据data1<1:8>可以不反相以生成第一内部数据id1<1:8>至第八内部数据id8<1:8>。

接下来，当在复制操作期间执行数据反相操作时，如果上控制信号hg_con<i>具有逻辑“低”电平，下控制信号lw_con<i>具有逻辑“高”电平，并且突发控制信号bl_con<i>具有逻辑“高”电平，则传输控制信号tcon<i>可以被生成为具有逻辑“高”电平。

当传输控制信号tcon<i>被生成为具有逻辑“高”电平时，第一内部数据id1<1:8>可以被反相以生成第一数据data1<1:8>至第八数据data8<1:8>。当传输控制信号tcon<i>被生成为具有逻辑“高”电平时，第一数据data1<1:8>可以被反相以生成第一内部数据id1<1:8>至第八内部数据id8<1:8>。

接下来，当在复制操作期间执行数据反相操作时，如果上控制信号hg_con<i>具有逻辑“低”电平，下控制信号lw_con<i>具有逻辑“低”电平，并且突发控制信号bl_con<i>具有逻辑“低”电平，则传输控制信号tcon<i>可以被生成为具有逻辑“低”电平或者逻辑“高”电平。

当传输控制信号tcon<i>被生成为具有逻辑“低”电平时，第一内部数据id1<1:8>可以不反相以生成第一数据data1<1:8>至第八数据data8<1:8>。当传输控制信号tcon<i>被生成为具有逻辑“低”电平时，第一数据data1<1:8>可以不反相以生成第一内部数据id1<1:8>至第八内部数据id8<1:8>。

当传输控制信号tcon<i>被生成为具有逻辑“高”电平时，第一内部数据id1<1:8>可以被反相以生成第一数据data1<1:8>至第八数据data8<1:8>。当传输控制信号tcon<i>被生成为具有逻辑“高”电平时，第一数据data1<1:8>可以被反相以生成第一内部数据id1<1:8>至第八内部数据id8<1:8>。

图4是示出数据检测电路21的示例的配置的框图。如图4中所示，数据检测电路21可以包括第一比较电路210、第二比较电路220、第三比较电路230、第四比较电路240、第五比较电路250、第六比较电路260、第七比较电路270和第八比较电路280。

在读取操作期间，第一比较电路210可以将第一内部数据id1<1:8>中包括的比特位的逻辑电平彼此比较以生成上控制信号的第一比特位信号至第八比特位信号hg_con<1:8>、下控制信号的第一比特位信号至第八比特位信号lw_con<1:8>以及预突发控制信号的第一比特位信号至第八比特位信号bl_pre<1:8>。在写入操作期间，第一比较电路210可以比较第一数据data1<1:8>中包括的比特位的逻辑电平以生成上控制信号的第一比特位信号至第八比特位信号hg_con<1:8>、下控制信号的第一比特位信号至第八比特位信号lw_con<1:8>以及预突发控制信号的第一比特位信号至第八比特位信号bl_pre<1:8>。当在读取操作期间第一内部数据id1<1:8>中包括的所有比特位具有逻辑“高”电平时，第一比较电路210可以生成被使能的上控制信号的第一比特位信号至第八比特位信号hg_con<1:8>。当在读取操作期间第一内部数据id1<1:8>中包括的所有比特位具有逻辑“低”电平时，第一比较电路210可以生成被使能的下控制信号的第一比特位信号至第八比特位信号lw_con<1:8>。当在读取操作期间第一内部数据id1<1:8>中包括的所有比特位不具有相同的逻辑电平时，第一比较电路210可以生成被使能的预突发控制信号的第一比特位信号至第八比特位信号bl_pre<1:8>。当在写入操作期间第一数据data1<1:8>中包括的所有比特位具有逻辑“高”电平时，第一比较电路210可以生成被使能的上控制信号的第一比特位信号至第八比特位信号hg_con<1:8>。当在写入操作期间第一数据data1<1:8>中包括的所有比特位具有逻辑“低”电平时，第一比较电路210可以生成被使能的下控制信号的第一比特位信号至第八比特位信号lw_con<1:8>。当在写入操作期间第一数据data1<1:8>中包括的所有比特位不具有相同的逻辑电平时，第一比较电路210可以生成被使能的预突发控制信号的第一比特位信号至第八比特位信号bl_pre<1:8>。

在读取操作期间，第二比较电路220可以比较第一内部数据id1<1:8>中包括的比特位的逻辑电平以生成上控制信号的第九比特位信号至第16比特位信号hg_con<9:16>、下控制信号的第九比特位信号至第16比特位信号lw_con<9:16>以及预突发控制信号的第九比特位信号至第16比特位信号bl_pre<9:16>。在写入操作期间，第二比较电路220可以比较第一数据data1<1:8>中包括的比特位的逻辑电平以生成上控制信号的第九比特位信号至第16比特位信号hg_con<9:16>、下控制信号的第九比特位信号至第16比特位信号lw_con<9:16>以及预突发控制信号的第九比特位信号至第16比特位信号bl_pre<9:16>。当在读取操作期间第一内部数据id1<1:8>中包括的所有比特位具有逻辑“高”电平时，第二比较电路220可以生成被使能的上控制信号的第九比特位信号至第16比特位信号hg_con<9:16>。当在读取操作期间第一内部数据id1<1:8>中包括的所有比特位具有逻辑“低”电平时，第二比较电路220可以生成被使能的下控制信号的第九比特位信号至第16比特位信号lw_con<9:16>。当在读取操作期间第一内部数据id1<1:8>中包括的所有比特位不具有相同的逻辑电平时，第二比较电路220可以生成被使能的预突发控制信号的第九比特位信号至第16比特位信号bl_pre<9:16>。当在写入操作期间第一数据data1<1:8>中包括的所有比特位具有逻辑“高”电平时，第二比较电路220可以生成被使能的上控制信号的第九比特位信号至第16比特位信号hg_con<9:16>。当在写入操作期间第一数据data1<1:8>中包括的所有比特位具有逻辑“低”电平时，第二比较电路220可以生成被使能的下控制信号的第九比特位信号至第16比特位信号lw_con<9:16>。当在写入操作期间第一数据data1<1:8>中包括的所有比特位不具有相同的逻辑电平时，第二比较电路220可以生成被使能的预突发控制信号的第九比特位信号至第16比特位信号bl_pre<9:16>。

在读取操作期间，第三比较电路230可以比较第一内部数据id1<1:8>中包括的比特位的逻辑电平以生成上控制信号的第17比特位信号至第24比特位信号hg_con<17:24>、下控制信号的第17比特位信号至第24比特位信号lw_con<17:24>以及预突发控制信号的第17比特位信号至第24比特位信号bl_pre<17:24>。在写入操作期间，第三比较电路230可以比较第一数据data1<1:8>中包括的比特位的逻辑电平以生成上控制信号的第17比特位信号至第24比特位信号hg_con<17:24>、下控制信号的第17比特位信号至第24比特位信号lw_con<17:24>以及预突发控制信号的第17比特位信号至第24比特位信号bl_pre<17:24>。当在读取操作期间第一内部数据id1<1:8>中包括的所有比特位具有逻辑“高”电平时，第三比较电路230可以生成被使能的上控制信号的第17比特位信号至第24比特位信号hg_con<17:24>。当在读取操作期间第一内部数据id1<1:8>中包括的所有比特位具有逻辑“低”电平时，第三比较电路230可以生成被使能的下控制信号的第17比特位信号至第24比特位信号lw_con<17:24>。当在读取操作期间第一内部数据id1<1:8>中包括的所有比特位不具有相同的逻辑电平时，第三比较电路230可以生成被使能的预突发控制信号的第17比特位信号至第24比特位信号bl_pre<17:24>。当在写入操作期间第一数据data1<1:8>中包括的所有比特位具有逻辑“高”电平时，第三比较电路230可以生成被使能的上控制信号的第17比特位信号至第24比特位信号hg_con<17:24>。当在写入操作期间第一数据data1<1:8>中包括的所有比特位具有逻辑“低”电平时，第三比较电路230可以生成被使能的下控制信号的第17比特位信号至第24比特位信号lw_con<17:24>。当在写入操作期间第一数据data1<1:8>中包括的所有比特位不具有相同的逻辑电平时，第三比较电路230可以生成被使能的预突发控制信号的第17比特位信号至第24比特位信号bl_pre<17:24>。

在读取操作期间，第四比较电路240可以比较第一内部数据id1<1:8>中包括的比特位的逻辑电平以生成上控制信号的第25比特位信号至第32比特位信号hg_con<25:32>、下控制信号的第25比特位信号至第32比特位信号lw_con<25:32>以及预突发控制信号的第25比特位信号至第32比特位信号bl_pre<25:32>。在写入操作期间，第四比较电路240可以比较第一数据data1<1:8>中包括的比特位的逻辑电平以生成上控制信号的第25比特位信号至第32比特位信号hg_con<25:32>、下控制信号的第25比特位信号至第32比特位信号lw_con<25:32>以及预突发控制信号的第25比特位信号至第32比特位信号bl_pre<25:32>。当在读取操作期间第一内部数据id1<1:8>中包括的所有比特位具有逻辑“高”电平时，第四比较电路240可以生成被使能的上控制信号的第25比特位信号至第32比特位信号hg_con<25:32>。当在读取操作期间第一内部数据id1<1:8>中包括的所有比特位具有逻辑“低”电平时，第四比较电路240可以生成被使能的下控制信号的第25比特位信号至第32比特位信号lw_con<25:32>。当在读取操作期间第一内部数据id1<1:8>中包括的所有比特位不具有相同的逻辑电平时，第四比较电路240可以生成被使能的预突发控制信号的第25比特位信号至第32比特位信号bl_pre<25:32>。当在写入操作期间第一数据data1<1:8>中包括的所有比特位具有逻辑“高”电平时，第四比较电路240可以生成被使能的上控制信号的第25比特位信号至第32比特位信号hg_con<25:32>。当在写入操作期间第一数据data1<1:8>中包括的所有比特位具有逻辑“低”电平时，第四比较电路240可以生成被使能的下控制信号的第25比特位信号至第32比特位信号lw_con<25:32>。当在写入操作期间第一数据data1<1:8>中包括的所有比特位不具有相同的逻辑电平时，第四比较电路240可以生成被使能的预突发控制信号的第25比特位信号至第32比特位信号bl_pre<25:32>。

在读取操作期间，第五比较电路250可以比较第一内部数据id1<1:8>中包括的比特位的逻辑电平以生成上控制信号的第33比特位信号至第40比特位信号hg_con<33:40>、下控制信号的第33比特位信号至第40比特位信号lw_con<33:40>以及预突发控制信号的第33比特位信号至第40比特位信号bl_pre<33:40>。在写入操作期间，第五比较电路250可以比较第一数据data1<1:8>中包括的比特位的逻辑电平以生成上控制信号的第33比特位信号至第40比特位信号hg_con<33:40>、下控制信号的第33比特位信号至第40比特位信号lw_con<33:40>以及预突发控制信号的第33比特位信号至第40比特位信号bl_pre<33:40>。当在读取操作期间第一内部数据id1<1:8>中包括的所有比特位具有逻辑“高”电平时，第五比较电路250可以生成被使能的上控制信号的第33比特位信号至第40比特位信号hg_con<33:40>。当在读取操作期间第一内部数据id1<1:8>中包括的所有比特位具有逻辑“低”电平时，第五比较电路250可以生成被使能的下控制信号的第33比特位信号至第40比特位信号lw_con<33:40>。当在读取操作期间第一内部数据id1<1:8>中包括的所有比特位不具有相同的逻辑电平时，第五比较电路250可以生成被使能的预突发控制信号的第33比特位信号至第40比特位信号bl_pre<33:40>。当在写入操作期间第一数据data1<1:8>中包括的所有比特位具有逻辑“高”电平时，第五比较电路250可以生成被使能的上控制信号的第33比特位信号至第40比特位信号hg_con<33:40>。当在写入操作期间第一数据data1<1:8>中包括的所有比特位具有逻辑“低”电平时，第五比较电路250可以生成被使能的下控制信号的第33比特位信号至第40比特位信号lw_con<33:40>。当在写入操作期间第一数据data1<1:8>中包括的所有比特位不具有相同的逻辑电平时，第五比较电路250可以生成被使能的预突发控制信号的第33比特位信号至第40比特位信号bl_pre<33:40>。

在读取操作期间，第六比较电路260可以比较第一内部数据id1<1:8>中包括的比特位的逻辑电平以生成上控制信号的第41比特位信号至第48比特位信号hg_con<41:48>、下控制信号的第41比特位信号至第48比特位信号lw_con<41:48>以及预突发控制信号的第41比特位信号至第48比特位信号bl_pre<41:48>。在写入操作期间，第六比较电路260可以比较第一数据data1<1:8>中包括的比特位的逻辑电平以生成上控制信号的第41比特位信号至第48比特位信号hg_con<41:48>、下控制信号的第41比特位信号至第48比特位信号lw_con<41:48>以及预突发控制信号的第41比特位信号至第48比特位信号bl_pre<41:48>。当在读取操作期间第一内部数据id1<1:8>中包括的所有比特位具有逻辑“高”电平时，第六比较电路260可以生成被使能的上控制信号的第41比特位信号至第48比特位信号hg_con<41:48>。当在读取操作期间第一内部数据id1<1:8>中包括的所有比特位具有逻辑“低”电平时，第六比较电路260可以生成被使能的下控制信号的第41比特位信号至第48比特位信号lw_con<41:48>。当在读取操作期间第一内部数据id1<1:8>中包括的所有比特位不具有相同的逻辑电平时，第六比较电路260可以生成被使能的预突发控制信号的第41比特位信号至第48比特位信号bl_pre<41:48>。当在写入操作期间第一数据data1<1:8>中包括的所有比特位具有逻辑“高”电平时，第六比较电路260可以生成被使能的上控制信号的第41比特位信号至第48比特位信号hg_con<41:48>。当在写入操作期间第一数据data1<1:8>中包括的所有比特位具有逻辑“低”电平时，第六比较电路260可以生成被使能的下控制信号的第41比特位信号至第48比特位信号lw_con<41:48>。当在写入操作期间第一数据data1<1:8>中包括的所有比特位不具有相同的逻辑电平时，第六比较电路260可以生成被使能的预突发控制信号的第41比特位信号至第48比特位信号bl_pre<41:48>。

在读取操作期间，第七比较电路270可以比较第一内部数据id1<1:8>中包括的比特位的逻辑电平以生成上控制信号的第49比特位信号至第56比特位信号hg_con<49:56>、下控制信号的第49比特位信号至第56比特位信号lw_con<49:56>以及预突发控制信号的第49比特位信号至第56比特位信号bl_pre<49:56>。在写入操作期间，第七比较电路270可以比较第一数据data1<1:8>中包括的比特位的逻辑电平以生成上控制信号的第49比特位信号至第56比特位信号hg_con<49:56>、下控制信号的第49比特位信号至第56比特位信号lw_con<49:56>以及预突发控制信号的第49比特位信号至第56比特位信号bl_pre<49:56>。当在读取操作期间第一内部数据id1<1:8>中包括的所有比特位具有逻辑“高”电平时，第七比较电路270可以生成被使能的上控制信号的第49比特位信号至第56比特位信号hg_con<49:56>。当在读取操作期间第一内部数据id1<1:8>中包括的所有比特位具有逻辑“低”电平时，第七比较电路270可以生成被使能的下控制信号的第49比特位信号至第56比特位信号lw_con<49:56>。当在读取操作期间第一内部数据id1<1:8>中包括的所有比特位不具有相同的逻辑电平时，第七比较电路270可以生成被使能的预突发控制信号的第49比特位信号至第56比特位信号bl_pre<49:56>。当在写入操作期间第一数据data1<1:8>中包括的所有比特位具有逻辑“高”电平时，第七比较电路270可以生成被使能的上控制信号的第49比特位信号至第56比特位信号hg_con<49:56>。当在写入操作期间第一数据data1<1:8>中包括的所有比特位具有逻辑“低”电平时，第七比较电路270可以生成被使能的下控制信号的第49比特位信号至第56比特位信号lw_con<49:56>。当在写入操作期间第一数据data1<1:8>中包括的所有比特位不具有相同的逻辑电平时，第七比较电路270可以生成被使能的预突发控制信号的第49比特位信号至第56比特位信号bl_pre<49:56>。

在读取操作期间，第八比较电路280可以比较第一内部数据id1<1:8>中包括的比特位的逻辑电平以生成上控制信号的第57比特位信号至第64比特位信号hg_con<57:64>、下控制信号的第57比特位信号至第64比特位信号lw_con<57:64>以及预突发控制信号的第57比特位信号至第64比特位信号bl_pre<57:64>。在写入操作期间，第八比较电路280可以比较第一数据data1<1:8>中包括的比特位的逻辑电平以生成上控制信号的第57比特位信号至第64比特位信号hg_con<57:64>、下控制信号的第57比特位信号至第64比特位信号lw_con<57:64>以及预突发控制信号的第57比特位信号至第64比特位信号bl_pre<57:64>。当在读取操作期间第一内部数据id1<1:8>中包括的所有比特位具有逻辑“高”电平时，第八比较电路280可以生成被使能的上控制信号的第57比特位信号至第64比特位信号hg_con<57:64>。当在读取操作期间第一内部数据id1<1:8>中包括的所有比特位具有逻辑“低”电平时，第八比较电路280可以生成被使能的下控制信号的第57比特位信号至第64比特位信号lw_con<57:64>。当在读取操作期间第一内部数据id1<1:8>中包括的所有比特位不具有相同的逻辑电平时，第八比较电路280可以生成被使能的预突发控制信号的第57比特位信号至第64比特位信号bl_pre<57:64>。当在写入操作期间第一数据data1<1:8>中包括的所有比特位具有逻辑“高”电平时，第八比较电路280可以生成被使能的上控制信号的第57比特位信号至第64比特位信号hg_con<57:64>。当在写入操作期间第一数据data1<1:8>中包括的所有比特位具有逻辑“低”电平时，第八比较电路280可以生成被使能的下控制信号的第57比特位信号至第64比特位信号lw_con<57:64>。当在写入操作期间第一数据data1<1:8>中包括的所有比特位不具有相同的逻辑电平时，第八比较电路280可以生成被使能的预突发控制信号的第57比特位信号至第64比特位信号bl_pre<57:64>。

图5是示出第一比较电路210的示例的配置的框图。如图5中所示，第一比较电路210可以包括读取比较电路211和写入比较电路212。

当在读取操作期间第一内部数据id1<1:8>中包括的所有比特位具有逻辑“高”电平时，读取比较电路211可以生成被使能的上控制信号的第一比特位信号至第八比特位信号hg_con<1:8>。当在读取操作期间第一内部数据id1<1:8>中包括的所有比特位具有逻辑“低”电平时，读取比较电路211可以生成被使能的下控制信号的第一比特位信号至第八比特位信号lw_con<1:8>。当在读取操作期间第一内部数据id1<1:8>中包括的所有比特位不具有相同的逻辑电平时，读取比较电路211可以生成被使能的预突发控制信号的第一比特位信号至第八比特位信号bl_pre<1:8>。

当在写入操作期间第一数据data1<1:8>中包括的所有比特位具有逻辑“高”电平时，写入比较电路212可以生成被使能的上控制信号的第一比特位信号至第八比特位信号hg_con<1:8>。当在写入操作期间第一数据data1<1:8>中包括的所有比特位具有逻辑“低”电平时，写入比较电路212可以生成被使能的下控制信号的第一比特位信号至第八比特位信号lw_con<1:8>。当在写入操作期间第一数据data1<1:8>中包括的所有比特位不具有相同的逻辑电平时，写入比较电路212可以生成被使能的预突发控制信号的第一比特位信号至第八比特位信号bl_pre<1:8>。

同时，图4中所示的第二比较电路220至第八比较电路280中的每个可被实现为具有与图5中所示的第一比较电路210相同的电路，除了它们的输出信号不同之外。因此，下面将省略第二比较电路220至第八比较电路280的详细描述。

图6是示出读取比较电路211的示例的配置的电路图。如图6中所示，读取比较电路211可以包括第一逻辑电路2111、第二逻辑电路2112和第三逻辑电路2113。

第一逻辑电路2111可以使用nand(与非)门nand11、nand12、nand13、nand14和nand15，nor(或非)门nor11和nor12以及反相器iv11实现。当第一内部数据的第一比特位信号至第八比特位信号id1<1:8>全部具有逻辑“高”电平时，第一逻辑电路2111可以生成被使能为具有逻辑“高”电平的上控制信号的第一比特位信号至第八比特位信号hg_con<1:8>。尽管第一逻辑电路2111被示出为具有一个电路，但是第一逻辑电路2111可被配置成包括八个电路，电路的数目等于上控制信号的第一比特位信号至第八比特位信号hg_con<1:8>的数目。

第二逻辑电路2112可以使用nand门nand21、nand22、nand23、nand24和nand25，nor门nor21和nor22以及反相器iv21实现。当第一反相内部数据的第一比特位信号至第八比特位信号idb1<1:8>全部具有逻辑“高”电平时，第二逻辑电路2112可以生成被使能为具有逻辑“高”电平的下控制信号的第一比特位信号至第八比特位信号lw_con<1:8>。尽管第二逻辑电路2112被示出为具有一个电路，但是第二逻辑电路2112可被配置成包括八个电路，电路的数目等于下控制信号的第一比特位信号至第八比特位信号lw_con<1:8>的数目。第一反相内部数据的第一比特位信号至第八比特位信号idb1<1:8>可以通过将第一内部数据的第一比特位信号至第八比特位信号id1<1:8>反相来获得。

第三逻辑电路2113可以使用nand门nand31来实现。当第一内部数据的第一比特位信号至第八比特位信号id1<1:8>所有不具有相同的逻辑电平时，第三逻辑电路2113可以生成被使能为具有逻辑“低”电平的预突发控制信号的第一比特位信号至第八比特位信号bl_pre<1:8>。尽管第三逻辑电路2113被示出为具有一个电路，但是第三逻辑电路2113可被配置成包括八个电路，电路的数目等于预突发控制信号的第一比特位信号至第八比特位信号bl_pre<1:8>的数目。

图7是示出写入比较电路212的示例的配置的电路图。如图7中所示，写入比较电路212可以包括第四逻辑电路2121、第五逻辑电路2122和第六逻辑电路2123。

第四逻辑电路2121可以使用nand门nand41、nand42、nand43、nand44和nand45，nor门nor41和nor42以及反相器iv41实现。当第一数据的第一比特位信号至第八比特位信号data1<1:8>全部具有逻辑“高”电平时，第四逻辑电路2121可以生成被使能为具有逻辑“高”电平的上控制信号的第一比特位信号至第八比特位信号hg_con<1:8>。尽管第四逻辑电路2121被示出为具有一个电路，但是第四逻辑电路2121可被配置成包括八个电路，电路的数目等于上控制信号的第一比特位信号至第八比特位信号hg_con<1:8>的数目。

第五逻辑电路2122可以使用nand门nand51、nand52、nand53、nand54和nand55，nor门nor51和nor52以及反相器iv51实现。当第一反相数据的第一比特位信号至第八比特位信号datab1<1:8>全部具有逻辑“高”电平时，第五逻辑电路2122可以生成被使能为具有逻辑“高”电平的下控制信号的第一比特位信号至第八比特位信号lw_con<1:8>。尽管第五逻辑电路2122被示出为具有一个电路，但是第五逻辑电路2122可被配置成包括八个电路，电路的数目等于下控制信号的第一比特位信号至第八比特位信号lw_con<1:8>的数目。第一反相数据的第一比特位信号至第八比特位信号datab1<1:8>可以通过将第一数据的第一比特位信号至第八比特位信号data1<1:8>反相来获得。

第六逻辑电路2123可以使用nand门nand61来实现。当第一数据的第一比特位信号至第八比特位信号data1<1:8>所有不具有相同的逻辑电平时，第六逻辑电路2123可以生成被使能为具有逻辑“低”电平的预突发控制信号的第一比特位信号至第八比特位信号bl_pre<1:8>。尽管第六逻辑电路2123被示出为具有一个电路，但是第六逻辑电路2123可被配置成包括八个电路，电路的数目等于预突发控制信号的第一比特位信号至第八比特位信号bl_pre<1:8>的数目。

图8是示出i/o控制电路40的示例的配置的框图。如图8中所示，i/o控制电路40可以包括读取i/o控制电路41和写入i/o控制电路42。

在读取操作期间，读取i/o控制电路41可以基于传输控制信号tcon<1:64>而将第一内部数据id1<1:8>的逻辑电平反相或不反相以生成第一数据data1<1:8>至第八数据data8<1:8>。

在写入操作期间，写入i/o控制电路42可以基于传输控制信号tcon<1:64>将第一数据data1<1:8>的逻辑电平反相或不反相以生成第一内部数据id1<1:8>至第八内部数据id8<1:8>。

图9是示出读取i/o控制电路41的示例的配置的框图。如图9中所示，读取i/o控制电路41可以包括第一数据输出电路411、第二数据输出电路412、第三数据输出电路413、第四数据输出电路414、第五数据输出电路415、第六数据输出电路416、第七数据输出电路417和第八数据输出电路418。

在读取操作期间，第一数据输出电路411可以基于传输控制信号的第一比特位信号至第八比特位信号tcon<1:8>缓冲第一内部数据id1<1:8>以生成第一数据data1<1:8>。

在读取操作期间，第二数据输出电路412可以基于传输控制信号的第九比特位信号至第16比特位信号tcon<9:16>将第一内部数据id1<1:8>反相或不反相以生成第二数据data2<1:8>。

在读取操作期间，第三数据输出电路413可以基于传输控制信号的第17比特位信号至第24比特位信号tcon<17:24>将第一内部数据id1<1:8>反相或不反相以生成第三数据data3<1:8>。

在读取操作期间，第四数据输出电路414可以基于传输控制信号的第25比特位信号至第32比特位信号tcon<25:32>将第一内部数据id1<1:8>反相或不反相以生成第四数据data4<1:8>。

在读取操作期间，第五数据输出电路415可以基于传输控制信号的第33比特位信号至第40比特位信号tcon<33:40>将第一内部数据id1<1:8>反相或不反相以生成第五数据data5<1:8>。

在读取操作期间，第六数据输出电路416可以基于传输控制信号的第41比特位信号至第48比特位信号tcon<41:48>将第一内部数据id1<1:8>反相或不反相以生成第六数据data6<1:8>。

在读取操作期间，第七数据输出电路417可以基于传输控制信号的第49比特位信号至第56比特位信号tcon<49:56>将第一内部数据id1<1:8>反相或不反相以生成第七数据data7<1:8>。

在读取操作期间，第八数据输出电路418可以基于传输控制信号的第57比特位信号至第64比特位信号tcon<57:64>将第一内部数据id1<1:8>反相或不反相以生成第八数据data8<1:8>。

图10是示出第二数据输出电路412的示例的配置的电路图。如图10中所示，第二数据输出电路412可以使用缓冲器iv71和iv72以及传输门t71来实现。

当传输控制信号的第九比特位信号至第16比特位信号tcon<9:16>被使能为具有逻辑“高”电平时，缓冲器iv71可以将第一内部数据的第一比特位信号至第八比特位信号id1<1:8>反相以生成第二数据的第一比特位信号至第八比特位信号data2<1:8>。

当传输控制信号的第九比特位信号至第16比特位信号tcon<9:16>被禁用为具有逻辑“低”电平时，传输门t71可以不将第一内部数据的第一比特位信号至第八比特位信号id1<1:8>反相以生成第二数据的第一比特位信号至第八比特位信号data2<1:8>。

同时，图9中所示的第一数据输出电路411可以使用传输门来实现以通过缓冲第一内部数据id1<1:8>以生成第一数据data1<1:8>。此外，图9中所示的第三数据输出电路413至第八数据输出电路418中的每个可被配置成具有与图10中所示的第二数据输出电路412相同的电路，除了其i/o信号不同之外。因此，下面将省略第三数据输出电路413至第八数据输出电路418的描述。

图11是示出写入i/o控制电路42的示例的配置的框图。如图11中所示，写入i/o控制电路42可以包括第一数据输入电路421、第二数据输入电路422、第三数据输入电路423、第四数据输入电路424、第五数据输入电路425、第六数据输入电路426、第七数据输入电路427和第八数据输入电路428。

在写入操作期间，第一数据输入电路421可以基于传输控制信号的第一比特位信号至第八比特位信号tcon<1:8>缓冲第一数据data1<1:8>以生成第一内部数据id1<1:8>。

在写入操作期间，第二数据输入电路422可以基于传输控制信号的第九比特位信号至第16比特位信号tcon<9:16>将第一数据data1<1:8>反相或不反相以生成第二内部数据id2<1:8>。

在写入操作期间，第三数据输入电路423可以基于传输控制信号的第17比特位信号至第24比特位信号tcon<17:24>将第一数据data1<1:8>反相或不反相以生成第三内部数据id3<1:8>。

在写入操作期间，第四数据输入电路424可以基于传输控制信号的第25比特位信号至第32比特位信号tcon<25:32>将第一数据data1<1:8>反相或不反相以生成第四内部数据id4<1:8>。

在写入操作期间，第五数据输入电路425可以基于传输控制信号的第33比特位信号至第40比特位信号tcon<33:40>将第一数据data1<1:8>反相或不反相以生成第五内部数据id5<1:8>。

在写入操作期间，第六数据输入电路426可以基于传输控制信号的第41比特位信号至第48比特位信号tcon<41:48>将第一数据data1<1:8>反相或不反相以生成第六内部数据id6<1:8>。

在写入操作期间，第七数据输入电路427可以基于传输控制信号的第49比特位信号至第56比特位信号tcon<49:56>将第一数据data1<1:8>反相或不反相以生成第七内部数据id7<1:8>。

在写入操作期间，第八数据输入电路428可以基于传输控制信号的第57比特位信号至第64比特位信号tcon<57:64>将第一数据data1<1:8>反相或不反相以生成第八内部数据id8<1:8>。

图12是示出第二数据输入电路422的示例的配置的电路图。如图12中所示，第二数据输入电路422可以使用缓冲器iv81和iv82以及传输门t81来实现。

当传输控制信号的第九比特位信号至第16比特位信号tcon<9:16>被使能为具有逻辑“高”电平时，缓冲器iv81可以将第一数据的第一比特位信号至第八比特位信号data1<1:8>反相以生成第二内部数据的第一比特位信号至第八比特位信号id2<1:8>。

当传输控制信号的第九比特位信号至第16比特位信号tcon<9:16>被禁用为具有逻辑“低”电平时，传输门t81可以不将第一数据的第一比特位信号至第八比特位信号data1<1:8>反相以生成第二内部数据的第一比特位信号至第八比特位信号id2<1:8>。

同时，图11中所示的第一数据输入电路421可以使用传输门来实现以通过缓冲第一数据data1<1:8>来生成第一内部数据id1<1:8>。此外，图11中所示的第三数据输入电路423至第八数据输入电路428中的每个可被配置成具有与图12中所示的第二数据输入电路422相同的电路，除了其i/o信号不同之外。因此，下面将省略第三数据输入电路423至第八数据输入电路428的描述。

下面将结合第一内部数据id1<1:8>被复制以生成第一数据data1<1:8>至第八数据data8<1:8>的情况参照图13和图14来描述根据本公开的一个实施方式的半导体器件的复制操作和数据反相操作。

下面将参照图13描述在复制操作copy期间复制“00000000”的第一内部数据id1<1:8>的操作。

通过复制“00000000”的第一内部数据id1<1:8>可以生成具有二进制数据“00000000”的第一数据data1<1:8>，通过复制“00000000”的第一内部数据id1<1:8>可以生成具有二进制数据“00000000”的第二数据data2<1:8>，通过复制“00000000”的第一内部数据id1<1:8>可以生成具有二进制数据“00000000”的第三数据data3<1:8>，通过复制“00000000”的第一内部数据id1<1:8>可以生成具有二进制数据“00000000”的第四数据data4<1:8>，通过复制“00000000”的第一内部数据id1<1:8>可以生成具有二进制数据“00000000”的第五数据data5<1:8>，通过复制“00000000”的第一内部数据id1<1:8>可以生成具有二进制数据“00000000”的第六数据data6<1:8>，通过复制“00000000”的第一内部数据id1<1:8>可以生成具有二进制数据“00000000”的第七数据data7<1:8>，并且通过复制“00000000”的第一内部数据id1<1:8>可以生成具有二进制数据“00000000”的第八数据data8<1:8>。

下面将参照图13描述在复制操作期间执行数据反相操作的第一情况(copy与dbi1)下的复制“00000000”的第一内部数据id1<1:8>的操作。在复制操作期间执行数据反相操作的第一情况可被设定为通过将第一内部数据id1<1:8>反相来生成第一数据data1<1:8>至第八数据data8<1:8>的操作。

通过将“00000000”的第一内部数据id1<1:8>反相可以生成具有二进制数据“11111111”的第一数据data1<1:8>，通过将“00000000”的第一内部数据id1<1:8>反相可以生成具有二进制数据“11111111”的第二数据data2<1:8>，通过将“00000000”的第一内部数据id1<1:8>反相可以生成具有二进制数据“11111111”的第三数据data3<1:8>，通过将“00000000”的第一内部数据id1<1:8>反相可以生成具有二进制数据“11111111”的第四数据data4<1:8>，通过将“00000000”的第一内部数据id1<1:8>反相可以生成具有二进制数据“11111111”的第五数据data5<1:8>，通过将“00000000”的第一内部数据id1<1:8>反相可以生成具有二进制数据“11111111”的第六数据data6<1:8>，通过将“00000000”的第一内部数据id1<1:8>反相可以生成具有二进制数据“11111111”的第七数据data7<1:8>，并且通过将“00000000”的第一内部数据id1<1:8>反相可以生成具有二进制数据“11111111”的第八数据data8<1:8>。

下面将参照图13描述在复制操作期间执行数据反相操作的第二情况(copy与dbi2)下的复制“00000000”的第一内部数据id1<1:8>的操作。在复制操作期间执行数据反相操作的第二情况可被设定为通过将第一内部数据id1<1:8>的奇比特位id1<1>、id1<3>、id1<5>和id1<7>反相来生成第一数据data1<1:8>至第八数据data8<1:8>的操作。

通过将“00000000”的第一内部数据id1<1:8>的奇比特位反相可以生成具有二进制数据“10101010”的第一数据data1<1:8>，通过将“00000000”的第一内部数据id1<1:8>的奇比特位反相可以生成具有二进制数据“10101010”的第二数据data2<1:8>，通过将“00000000”的第一内部数据id1<1:8>的奇比特位反相可以生成具有二进制数据“10101010”的第三数据data3<1:8>，通过将“00000000”的第一内部数据id1<1:8>的奇比特位反相可以生成具有二进制数据“10101010”的第四数据data4<1:8>，通过将“00000000”的第一内部数据id1<1:8>的奇比特位反相可以生成具有二进制数据“10101010”的第五数据data5<1:8>，通过将“00000000”的第一内部数据id1<1:8>的奇比特位反相可以生成具有二进制数据“10101010”的第六数据data6<1:8>，通过将“00000000”的第一内部数据id1<1:8>的奇比特位反相可以生成具有二进制数据“10101010”的第七数据data7<1:8>，并且通过将“00000000”的第一内部数据id1<1:8>的奇比特位反相可以生成具有二进制数据“10101010”的第八数据data8<1:8>。

下面将参照图13描述在复制操作期间执行数据反相操作的第三情况(copy与dbi3)下的复制“00000000”的第一内部数据id1<1:8>的操作。在复制操作期间执行数据反相操作的第三情况可被设定为通过将第一内部数据id1<1:8>的第一比特位id1<1>反相来生成第一数据data1<1:8>至第八数据data8<1:8>的操作。

通过将“00000000”的第一内部数据id1<1:8>的第一比特位反相可以生成具有二进制数据“10000000”的第一数据data1<1:8>，通过将“00000000”的第一内部数据id1<1:8>的第一比特位反相可以生成具有二进制数据“10000000”的第二数据data2<1:8>，通过将“00000000”的第一内部数据id1<1:8>的第一比特位反相可以生成具有二进制数据“10000000”的第三数据data3<1:8>，通过将“00000000”的第一内部数据id1<1:8>的第一比特位反相可以生成具有二进制数据“10000000”的第四数据data4<1:8>，通过将“00000000”的第一内部数据id1<1:8>的第一比特位反相可以生成具有二进制数据“10000000”的第五数据data5<1:8>，通过将“00000000”的第一内部数据id1<1:8>的第一比特位反相可以生成具有二进制数据“10000000”的第六数据data6<1:8>，通过将“00000000”的第一内部数据id1<1:8>的第一比特位反相可以生成具有二进制数据“10000000”的第七数据data7<1:8>，并且通过将“00000000”的第一内部数据id1<1:8>的第一比特位反相可以生成具有二进制数据“10000000”的第八数据data8<1:8>。

下面将参照图14描述在复制操作copy期间复制“10101010”的第一内部数据id1<1:8>的操作。

通过复制“10101010”的第一内部数据id1<1:8>可以生成具有二进制数据“10101010”的第一数据data1<1:8>，通过复制“10101010”的第一内部数据id1<1:8>可以生成具有二进制数据“10101010”的第二数据data2<1:8>，通过复制“10101010”的第一内部数据id1<1:8>可以生成具有二进制数据“10101010”的第三数据data3<1:8>，通过复制“10101010”的第一内部数据id1<1:8>可以生成具有二进制数据“10101010”的第四数据data4<1:8>，通过复制“10101010”的第一内部数据id1<1:8>可以生成具有二进制数据“10101010”的第五数据data5<1:8>，通过复制“10101010”的第一内部数据id1<1:8>可以生成具有二进制数据“10101010”的第六数据data6<1:8>，通过复制“10101010”的第一内部数据id1<1:8>可以生成具有二进制数据“10101010”的第七数据data7<1:8>，并且通过复制“10101010”的第一内部数据id1<1:8>可以生成具有二进制数据“10101010”的第八数据data8<1:8>。

下面将参照图14描述在复制操作期间执行数据反相操作的第一情况(copy与dbi1)下的复制“10101010”的第一内部数据id1<1:8>的操作。在复制操作期间执行数据反相操作的第一情况可被设定为通过将第一内部数据id1<1:8>反相来生成第一数据data1<1:8>至第八数据data8<1:8>的操作。

通过将“10101010”的第一内部数据id1<1:8>反相可以生成具有二进制数据“01010101”的第一数据data1<1:8>，通过将“10101010”的第一内部数据id1<1:8>反相可以生成具有二进制数据“01010101”的第二数据data2<1:8>，通过将“10101010”的第一内部数据id1<1:8>反相可以生成具有二进制数据“01010101”的第三数据data3<1:8>，通过将“10101010”的第一内部数据id1<1:8>反相可以生成具有二进制数据“01010101”的第四数据data4<1:8>，通过将“10101010”的第一内部数据id1<1:8>反相可以生成具有二进制数据“01010101”的第五数据data5<1:8>，通过将“10101010”的第一内部数据id1<1:8>反相可以生成具有二进制数据“01010101”的第六数据data6<1:8>，通过将“10101010”的第一内部数据id1<1:8>反相可以生成具有二进制数据“01010101”的第七数据data7<1:8>，并且通过将“10101010”的第一内部数据id1<1:8>反相可以生成具有二进制数据“01010101”的第八数据data8<1:8>。

下面将参照图14描述在复制操作期间执行数据反相操作的第二情况(copy与dbi2)下的复制“10101010”的第一内部数据id1<1:8>的操作。在复制操作期间执行数据反相操作的第二情况可被设定为通过将第一内部数据id1<1:8>的奇比特位id1<1>、id1<3>、id1<5>和id1<7>反相来生成第一数据data1<1:8>至第八数据data8<1:8>的操作。

通过将“10101010”的第一内部数据id1<1:8>的奇比特位反相可以生成具有二进制数据“00000000”的第一数据data1<1:8>，通过将“10101010”的第一内部数据id1<1:8>的奇比特位反相可以生成具有二进制数据“00000000”的第二数据data2<1:8>，通过将“10101010”的第一内部数据id1<1:8>的奇比特位反相可以生成具有二进制数据“00000000”的第三数据data3<1:8>，通过将“10101010”的第一内部数据id1<1:8>的奇比特位反相可以生成具有二进制数据“00000000”的第四数据data4<1:8>，通过将“10101010”的第一内部数据id1<1:8>的奇比特位反相可以生成具有二进制数据“00000000”的第五数据data5<1:8>，通过将“10101010”的第一内部数据id1<1:8>的奇比特位反相可以生成具有二进制数据“00000000”的第六数据data6<1:8>，通过将“10101010”的第一内部数据id1<1:8>的奇比特位反相可以生成具有二进制数据“00000000”的第七数据data7<1:8>，并且通过将“10101010”的第一内部数据id1<1:8>的奇比特位反相可以生成具有二进制数据“00000000”的第八数据data8<1:8>。

下面将参照图14描述在复制操作期间执行数据反相操作的第三情况(copy与dbi3)下的复制“10101010”的第一内部数据id1<1:8>的操作。在复制操作期间执行数据反相操作的第三情况可被设定为通过将第一内部数据id1<1:8>的第一比特位id1<1>反相来生成第一数据data1<1:8>至第八数据data8<1:8>的操作。

通过将“10101010”的第一内部数据id1<1:8>的第一比特位反相可以生成具有二进制数据“00101010”的第一数据data1<1:8>，通过将“10101010”的第一内部数据id1<1:8>的第一比特位反相可以生成具有二进制数据“00101010”的第二数据data2<1:8>，通过将“10101010”的第一内部数据id1<1:8>的第一比特位反相可以生成具有二进制数据“00101010”的第三数据data3<1:8>，通过将“10101010”的第一内部数据id1<1:8>的第一比特位反相可以生成具有二进制数据“00101010”的第四数据data4<1:8>，通过将“10101010”的第一内部数据id1<1:8>的第一比特位反相可以生成具有二进制数据“00101010”的第五数据data5<1:8>，通过将“10101010”的第一内部数据id1<1:8>的第一比特位反相可以生成具有二进制数据“00101010”的第六数据data6<1:8>，通过将“10101010”的第一内部数据id1<1:8>的第一比特位反相可以生成具有二进制数据“00101010”的第七数据data7<1:8>，并且通过将“10101010”的第一内部数据id1<1:8>的第一比特位反相可以生成具有二进制数据“00101010”的第八数据data8<1:8>。

如上文所述，根据本公开的一个实施方式的半导体器件可以在执行复制操作时复制一组数据以生成多组数据。由于半导体器件在复制操作期间复制一组数据而生成多组数据，因此不需要用于生成多组数据的附加电路。因此，可以减小半导体器件的版图面积。而且，半导体器件可以在复制操作期间选择性地执行数据反相操作以生成具有各种图案的多样化数据。

图15是示出根据本公开的一个实施方式的电子系统1000的示例的配置的框图。如图15中所示，电子系统1000可以包括主机1100和半导体系统1200。

主机1100和半导体系统1200可以使用接口协议彼此传送信号。用于主机1100和半导体系统1200之间的通信的接口协议可以包括各种接口协议中的任一者，诸如多媒体卡(mmc)、增强小型器件接口(esdi)、集成驱动电子装置(ide)、外围部件快速互连(pci-e)、增强技术附连(ata)、串行ata(sata)、并行ata(pata)、串行附连scsi(sas)和通用串行总线(usb)。

半导体系统1200可以包括控制器1300和半导体器件1400(k:1)。控制器1300可以控制半导体器件1400(k:1)，使得半导体器件1400(k:1)执行复制操作、数据反相操作、读取操作和写入操作。半导体器件1400(k:1)中的每个可以复制一组数据以生成多组数据。由于每个半导体器件在复制操作期间复制一组数据以生成多组数据，因此不需要用于生成多组数据的附加电路。因此，可以减小半导体器件的版图面积。此外，每个半导体器件可以在复制操作期间选择性地执行数据反相操作以生成具有各种图案的多样化数据。

半导体器件1400(k:1)中的每个可以使用图1中所示的半导体器件1来实现。在一些实施方式中，半导体器件1400(k:1)中的每个可以使用动态随机存取存储器(dram)、相变随机存取存储器(pram)、电阻随机存取存储器(rram)、磁随机存取存储器(mram)和铁电随机存取存储器(fram)中的任一者来实现。