储存器写入装置及方法与流程

本发明是关于储存器操作技术，尤其是关于一种储存器写入装置及方法。

背景技术：

静态随机存取储存器(staticrandomaccessmemory；sram)是随机存取储存器的一种。常见的静态随机存取储存器包含多个排列为数组形式的储存器单元，并可藉由字符线(word-line)以及成对的位线(bit-line)进行选择，以执行读取或是写入的操作。

在写入上，成对位线是以互为反相的位线信号驱动，使相对储存器单元内部一对节点的晶体管关闭与导通，使该对节点产生高低电位的变化，产生储存的状态。先进制程中，传统静态随机存取储存器对于写入能力的要求越来越严苛，由于于其储存器单元中的晶体管间汲取电流以及供应电流的能力越来越趋近，使储存器单元的开关晶体管的电流能力难以写入储存节点。举例而言，当一个节点欲进行电位的拉低时，如果供应电流的晶体管的电流供应能力大于汲取电流的晶体管的电流汲取能力，该节点将难以被拉至正确的低电位，造成储存的状态不正确。

技术实现要素：

鉴于先前技术的问题，本发明之一目的在于提供一种储存器写入装置及方法，以改善先前技术。

本发明之一目的在于提供一种储存器写入装置及方法，以在省电的状况下确保储存器单元正确的储存逻辑状态。

本发明包含一种储存器写入装置，配置以对被选择之储存器单元进行写入操作，储存器单元电性耦接于二位线，其一实施例包含：耦合电容、电荷分享(charge-sharing)电路、写入驱动电路、充电电路以及负电压耦合电路。耦合电容具有第一端以及第二端。电荷分享电路配置以于写入周期之电荷分享区段中，使耦合电容之第一端与二位线之第一位线电性耦接，以接收第一位在线之电荷进行充电。写入驱动电路配置以自写入周期中，电荷分享区段后之写入驱动区段起将第一位线以及耦合电容之第二端电性耦接。充电电路配置以在写入驱动区段使电压源与耦合电容之第一端电性耦接，以使电压源对耦合电容充电。负电压耦合电路配置以在写入周期中，写入驱动区段后之负电压产生区段前使耦合电容之第二端电性耦接于接地电位，并在负电压产生区段使耦合电容之第一端电性耦接于接地电位，进而使耦合电容由第二端通过写入驱动电路耦合负电压至第一位线，以对储存器单元进行写入操作。

本发明另包含一种储存器写入方法，应用于储存器写入装置中，储存器写入装置配置以对被选择之储存器单元进行写入操作，储存器单元电性耦接于二位线，其一实施例包含下列步骤：使电荷分享电路于写入周期之电荷分享区段中，使耦合电容之第一端与二位线之第一位线电性耦接，以接收第一位在线之电荷进行充电；使写入驱动电路自写入周期中，电荷分享区段后之写入驱动区段起将第一位线以及耦合电容之第二端电性耦接；使充电电路在写入驱动区段使电压源与耦合电容之第一端电性耦接，以使电压源对耦合电容充电；以及使负电压耦合电路在写入周期中，写入驱动区段后之负电压产生区段前使耦合电容之第二端电性耦接于接地电位，并在负电压产生区段使耦合电容之第一端电性耦接于接地电位，进而使耦合电容由第二端通过写入驱动电路耦合负电压至第一位线，以对该储存器单元进行写入操作。

有关本发明的特征、操作与效果，现配合附图作优选实施例详细说明如下。

附图说明

图1示出本发明之一实施例中，一种储存器系统的电路图；

图2示出本发明之一实施例中，图1的储存器系统所包含的储存器单元的电路图；

图3示出本发明之一实施例中，一种储存器写入装置的电路图；

图4示出本发明之一实施例中，储存器写入装置中各控制信号在时间区间中的波形图；

图5示出本发明之一实施例中，一种储存器写入装置的电路图；

图6示出本发明之一实施例中，一种储存器写入装置的电路图；以及

图7示出本发明之一实施例中，一种储存器写入方法的流程图。

具体实施方式

本发明之一目的在于提供一种储存器写入装置及方法，在省电的状况下确保储存器单元正确的储存逻辑状态。

请参照图1以及图2。图1为本发明之一实施例中，一种储存器系统100的电路图。图2为本发明之一实施例中，图1的储存器系统100所包含的储存器单元200的电路图。

于一实施例中，储存器系统100为静态随机存取储存器，并包含为静态随机存取储存器单元的储存器单元200。图1示例性地绘示出1列以及n行的储存器单元200。

如图1所示，储存器系统100还包含位线blt0-bltn-1、位线blb0-blbn-1、y轴多任务器电路110、字符线wl、写入位线wblt、写入位线wblb、位线预充电路120、写入位线预充电路130及储存器写入装置300。

第1行、第2行、…至第n行的储存器单元200，分别对应电性耦接于各对第一位线，例如第1行的储存器单元200电性耦接于位线blt0与blb0、第2行的储存器单元200电性耦接于位线blt1与blb1、…至第n行的储存器单元200电性耦接于位线bltn-1与blbn-1。

y轴多任务器电路110根据y轴多任务选择信号yls0-ylsn-1选择此n行其中之一的储存器单元200进行读写操作。字符线wl进一步根据其上的信号选择一列储存器单元200进行读写操作。

写入位线wblt电性耦接于位线blt0-bltn-1，写入位线wblb电性耦接于位线blb0-blbn-1。

位线预充电路120电性耦接于位线blt0-bltn-1、blb0-blbn-1，并在写入周期开始前，依据预充控制信号blprch的电位控制开启，对位线blt0-bltn-1、blb0-blbn-1预先充电至高电位。类似地，写入位线预充电路130电性耦接于写入位线wblt、wblb，并在写入周期开始前，依据写入预充控制信号wblprch的电位控制开启，对写入位线wblt、wblb预先充电至高电位。

在写入周期开始后，储存器写入装置300依据位线控制信号dit、dib决定储存器单元200将被写入的储存状态，并依其他内部的控制信号操作，通过写入位线wblt、wblb改变位线blt0-bltn-1、blb0-blbn-1的电位，达到对被选择之储存器单元200进行写入操作的目的。

需注意的是，上述的储存器系统100仅为一示例。于其他实施例中，可在不影响储存器系统100的运行下视需求而增减电路组件。举例而言，于一实施例中，储存器系统100可不包含写入位线wblt、wblb，进而不需设置写入位线预充电路130，使储存器写入装置300得以直接改变位线blt0-bltn-1、blb0-blbn-1的电位。然而在这样的情形下，则必须对应不同行的储存器单元200各设置一个储存器写入装置300，而无法如图1所示由n行储存器单元200共享一个储存器写入装置300。

如图2所示，储存器单元200包含储存晶体管pu0、pu1、pd0、pd1及开关晶体管pg0及pg1。

储存晶体管pu0、pu1的源极电性耦接于电压源vdd，储存晶体管pd0、pd1的源极电性耦接于接地电位gnd。储存晶体管pu0、pd0的汲极以及储存晶体管pu1、pd1的闸极相电性耦接于节点n0，储存晶体管pu1、pd1的汲极及储存晶体管pu0、pd0的闸极相电性耦接于节点n1。

开关晶体管pg0的两个源/汲极电性耦接于节点n0以及位线(例如位线blt0)。开关晶体管pg1的两个源/汲极电性耦接于节点n1以及位线(例如位线blb0)。开关晶体管pg0、pg1的闸极电性耦接于字符线wl。

因此，当字符线wl选择此储存器单元200时，使开关晶体管pg0、pg1导通。当位线blt0为高电位时且位线blb0为低电位时，使储存晶体管pu0、pd1关闭，并使储存晶体管pu1、pd0导通。节点n0被拉至高电位，节点n1拉至低电位，并在字符线wl使开关晶体管pg0、pg1关闭后，让储存器单元200储存第一状态。相对的，当位线blt0为低电位时且位线blb0为高电位时，节点n0被拉至低电位，节点n1拉至高电位，让储存器单元200储存第二状态。在不同的实施例中，第一及第二状态其中一者为高态，另一者为低态。

请参照图3。图3为本发明一实施例中，储存器写入装置300的电路图。储存器写入装置300包含：耦合电容csc、电荷分享电路310、写入驱动电路320、充电电路330及负电压耦合电路340。

耦合电容csc具有第一端ncc及第二端nblg。

电荷分享电路310包含：电荷分享控制电路nd0、nd1及电荷分享开关mp0、mp1。于一实施例中，电荷分享控制电路nd0、nd1分别为非及逻辑闸(nand)，电荷分享开关mp0、mp1分别为p型金氧半晶体管。

电荷分享控制电路nd0、nd1分别接收位线控制信号dit、dib，且同时通过非门in2接收驱动控制信号wcce。电荷分享开关mp0、mp1分别受电荷分享控制电路nd0、nd1的逻辑运算结果控制而导通或关闭。

写入驱动电路320包含：写入驱动控制电路an0、an1以及写入驱动开关mn0、mn1。于一实施例中，写入驱动控制电路an0、an1分别为及逻辑闸(and)，写入驱动开关mn0、mn1分别为n型金氧半晶体管。

写入驱动控制电路an0、an1分别接收位线控制信号dit、dib，且同时接收驱动控制信号wcce。写入驱动开关mn0、mn1分别受写入驱动控制电路an0、an1的逻辑运算结果控制而导通或关闭。

电荷分享开关mp0及写入驱动开关mn0共同电性耦接于写入位线wblb。电荷分享开关mp1及写入驱动开关mn1共同电性耦接于写入位线wblt。

充电电路330包含：充电开关mpl及控制逻辑电路or0。充电开关mpl设置于电压源vdd及耦合电容csc之第一端ncc之间。控制逻辑电路or0接收耦合控制信号wae，并通过非门in2接收驱动控制信号wcce。充电开关mpl受控制逻辑电路or0的逻辑运算结果控制而导通或关闭。

负电压耦合电路340包含：负电压耦合开关mnd及负电压耦合开关mnu。负电压耦合开关mnd通过非门in0接收耦合控制信号wae。负电压耦合开关mnu通过非门in0以及in1接收耦合控制信号wae。

请同时参照图4。图4为本发明一实施例中，储存器写入装置300中各控制信号在时间区间ti1-ti7中的波形图。以下将搭配图3及图4，对储存器写入装置300的运行进行更详细的说明。

如图4所示，时间区间ti2-ti6为写入周期。在写入周期前的时间区间ti1，由位线预充电路120及写入位线预充电路130先对所选的位线，例如位线blt0、blb0以及写入位线wblt、wblb预先充电至高电位。

进入写入周期后，于时间区间ti2所对应的写入准备区段，位线预充电路120及写入位线预充电路130关闭使上述的位线浮接(floating)。字符线wl以及y轴多任务器电路110则分别对欲进行写入的储存器单元200进行选择。以y轴多任务器电路110为例，其可由例如，但不限于y轴多任务选择信号yls0选择第1行的储存器单元200。

于时间区间ti3所对应的电荷分享区段，电荷分享电路310使耦合电容csc之第一端ncc与其中之一写入位线电性耦接，以接收该写入位线以及其对应的位在线之电荷进行充电。

更详细地说，自电荷分享区段起，第一及第二电荷分享控制电路nd0、nd1分别接收互为反相的位线控制信号dit、dib，同时通过非门in2接收驱动控制信号wcce。于一实施例中，图4以实线绘示的位线控制信号dit为高电位，以虚线绘示的位线控制信号dib为低电位。驱动控制信号wcce则在电荷分享区段尚为低电位。

此时，电荷分享控制电路nd0根据高电位的位线控制信号dit及由低电位的驱动控制信号wcce经由非门in2反相后产生的高电位，而产生低电位的逻辑运算结果，使电荷分享开关mp0致能(enable)而电性耦接耦合电容csc之第一端ncc及写入位线wblb。位线blb0与写入位线wblb上的寄生电容的电荷，因电荷分享开始流入电容csc之第一端ncc，写入位线wblb及对应的位线blb0的电位由原本预先充电的高电位降低，而第一端ncc的电位则升高。其中，写入位线wblb以及对应的位线blb0的电位在图4中，是以虚线绘示。

电荷分享控制电路nd1根据低电位的位线控制信号dib及由低电位的驱动控制信号wcce经由非门in2反相后产生的高电位，而产生高电位的逻辑运算结果，使电荷分享开关mp1抑能(disable)以使写入位线wblt浮接。因此，写入位线wblt及对应的位线blt0的电位将维持高电位。其中，写入位线wblt及对应的位线blt0的电位在图4中，是以实线绘示。

同时，写入驱动控制电路an0、an1根据低电位的驱动控制信号wcce及分别为高电位及低电位的位线控制信号dit、dib，产生低电位的逻辑运算结果，并抑能写入驱动开关mn0、mn1。

于时间区间ti4所对应的写入驱动区段起，写入驱动电路320将其中之一写入位线以及耦合电容csc之第二端nblg电性耦接。

更详细地说，自写入驱动区段起，驱动控制信号wcce转为高电位。

此时，电荷分享控制电路nd0、nd1根据由高电位的驱动控制信号wcce经由非门in2反相后产生的低电位，以及分别为高电位及低电位的位线控制信号dit、dib，产生高电位的逻辑运算结果，并抑能电荷分享开关mp0、mp1。

同时，写入驱动控制电路an0将根据高电位的位线控制信号dit以及由高电位的驱动控制信号wcce，而产生高电位的逻辑运算结果，使写入驱动开关mn0致能而电性耦接耦合电容csc之第二端nblg及写入位线wblb。写入驱动控制电路an1根据低电位的位线控制信号dib及高电位的驱动控制信号wcce，而产生低电位的逻辑运算结果，使写入驱动开关mn1抑能以使写入位线wblt浮接。

进一步地，负电压耦合电路340在写入驱动区段使耦合电容csc之第二端nblg电性耦接于接地电位gnd。

更详细地说，在时间区间ti1-ti4中，耦合控制信号wae均为低电位。

此时，负电压耦合开关mnd通过非门in0接收耦合控制信号wae，以实际接收到高电位而致能，将耦合电容csc之第二端nblg电性耦接于接地电位gnd。因此，写入位线wblb及对应的位线blb0的电位降低至接地电位gnd(0伏特)。负电压耦合开关mnu通过非门in0以及in1接收耦合控制信号wae，以实际接收到低电位而抑能。

再进一步地，充电电路330仅在写入驱动区段使电压源vdd与耦合电容csc之第一端ncc电性耦接，以使电压源vdd对耦合电容csc充电。

此时，控制逻辑电路or0接收低电位的耦合控制信号wae，并通过非门in2接收高电位的驱动控制信号wcce，实际上接收低电位，以产生低电位的逻辑运算结果。充电开关mpl受低电位的逻辑运算结果控制而导通，进而使电压源vdd通过第一端ncc对耦合电容csc充电。第一端ncc的电位升高至电压源vdd的准位。

于时间区间ti5所对应的负电压产生区段中，负电压耦合电路340仅在负电压产生区段使耦合电容csc之第一端ncc电性耦接于接地电位gnd，使耦合电容csc由第二端nblg通过写入驱动电路320耦合负电压至其中之一写入位线，以对储存器单元200进行写入操作。

更详细地说，在时间区间ti5中，耦合控制信号wae将转态为高电位。

此时，负电压耦合开关mnd通过非门in0接收耦合控制信号wae，以实际接收到低电位而抑能。负电压耦合开关mnu通过非门in0以及in1接收耦合控制信号wae，以实际接收到高电位而致能，将耦合电容csc之第一端csc电性耦接于接地电位gnd。耦合电容csc为使两端的电压平衡，在第二端nblg产生负电压，通过写入驱动电路320的写入驱动开关mn0耦合至写入位线wblb。第二端nblg、写入位线wblb以及对应的位线blb0的电位将均被拉致负电压。于一数值示例中，该负电压为-400毫伏特。然而，耦合电容csc实际上产生的负电压将视其电容大小以及充电量而定。

进一步地，充电电路330将由于控制逻辑电路or0接收高电位的耦合控制信号wae，并通过非门in2接收高电位的驱动控制信号wcce，实际上接收低电位，以产生高电位的逻辑运算结果，抑能充电开关mpl，停止电压源vdd的充电行为。

须注意的是，另一方面，写入位线wblt则始终因为电荷分享开关mp1以及写入驱动开关mn1的抑能而浮接，维持预先充电后的高电位。

在这样的状况下，以第1行的储存器单元200为例，具有较一般接地电位还低的低电位的写入位线wblb及具有高电位的写入位线wblt，使储存器单元200对应的位线blt0及blb0分别为高电位及较一般接地电位还低的低电位，使图2的储存晶体管pu0、pd1导通，并使储存晶体管pu1、pd0关闭。节点n0将被拉至高电位，节点n1则拉至较一般接地电位还低的低电位。

因此，即使开关晶体管pg1的电流汲取能力不如储存晶体管pu1的电流供应能力，节点n1仍能确保在够低的电位，进而确保储存晶体管pu0的电流供应能力，让节点n0也能确保在够高的电位。储存器单元200将更能正确的储存第一状态。

需注意的是，上述实施例是使位线控制信号dit、dib分别为高电位及低电位来操作储存器单元200写入并储存第一状态为示例。于另一实施例中，亦可使位线控制信号dit、dib分别为低电位及高电位，通过相同的程序操作储存器单元200写入并储存第二状态。详细的程序将不在此赘述。

于一实施例中，于时间区间ti6所对应的周期收尾区段中，位线控制信号dit、dib、驱动控制信号wcce、耦合控制信号wae将均回复至低电位，并在时间区间ti7结束写入周期。

因此，本发明的储存器写入装置300可通过电荷分享电路310的设置，利用位在线的寄生电容在预先充电时所储存的电荷，先对耦合电容csc进行充电，再由充电电路330接续将耦合电容csc充电，并根据充电的结果产生负电压，确保储存器单元200可正确的储存逻辑状态。储存器写入装置300可大幅降低对耦合电容csc充电所需的耗电。此外，图3中以金氧半晶体管实现的电荷分享开关mp0、mp1以及写入驱动开关mn0、mn1，也可以传输闸(transmissiongate)实现。其操作方式实际上与以金氧半晶体管实现的方式相同。因此不再就详细运行过程赘述。

请参照图5。图5为本发明一实施例中，储存器写入装置500的电路图。

类似于图3的储存器写入装置300，图5的储存器写入装置500包含：耦合电容csc、电荷分享电路510、写入驱动电路520、充电电路330及负电压耦合电路340。其中，耦合电容csc、充电电路330以及负电压耦合电路340与图3的对应组件相同，故不再赘述。

于本实施例中，电荷分享电路510包含：电荷分享控制电路mpc及电荷分享开关mp0、mp1。写入驱动电路520包含：写入驱动控制电路mnw及写入驱动开关mn0、mn1。

电荷分享控制电路mpc及写入驱动控制电路mnw分别接收驱动控制信号wcce，并受驱动控制信号wcce的控制而导通或关闭。

电荷分享开关mp0及写入驱动开关mn0电性耦接于写入位线wblb，电荷分享开关mp1及写入驱动开关mn1电性耦接于写入位线wblt。电荷分享开关mp0接收反相的位线控制信号dit，写入驱动开关mn0接收位线控制信号dit。电荷分享开关mp1接收反相的位线控制信号dib，写入驱动开关mn1接收位线控制信号dib。

在前述对应时间区间ti3的电荷分享区段中，电荷分享控制电路mpc根据低电位的驱动控制信号wcce致能，且电荷分享开关mp0根据高电位的位线控制信号dit致能，使写入位线wblb通过电荷分享开关mp0及电荷分享控制电路mpc电性耦接耦合电容csc之第一端ncc。电荷分享开关mp1根据低电位的位线控制信号dib抑能，使写入位线wblt浮接。写入驱动控制电路mnw根据低电位的驱动控制信号wcce抑能。

在前述对应时间区间ti4的写入驱动区段中，电荷分享控制电路mpc根据反相后为高电位的驱动控制信号wcce抑能。写入驱动控制电路mnw根据高电位的驱动控制信号wcce致能，且写入驱动开关mn0根据位线控制信号dit致能，使写入位线wblb通过写入驱动开关mn0及写入驱动控制电路mnw电性耦接耦合电容csc之第二端nblg。写入驱动开关mn1根据低电位的位线控制信号dib抑能，使写入位线wblt浮接。

因此，储存器写入装置500提供另一种电路配置方式，达到相同运行效果。

请参照图6。图6为本发明一实施例中，储存器写入装置600的电路图。

类似于图5的储存器写入装置500，图6的储存器写入装置600包含：耦合电容csc、电荷分享电路610、写入驱动电路620、充电电路330及负电压耦合电路340。其中，耦合电容csc、充电电路330及负电压耦合电路340与图5的对应组件相同，故不再赘述。

于本实施例中，电荷分享电路610包含：电荷分享控制电路mpc及传输闸tm0、tm1。写入驱动电路520包含：写入驱动控制电路mnw及传输闸tm0、tm1。

电荷分享控制电路mpc及写入驱动控制电路mnw分别接收驱动控制信号wcce，并受驱动控制信号wcce的控制而导通或关闭。

传输闸tm0电性耦接于写入位线wblb，并接收位线控制信号dit。传输闸tm1电性耦接于写入位线wblt，并接收位线控制信号dib。传输闸tm0、tm1还通过连接路径path互相电性耦接。

在前述对应时间区间ti3的电荷分享区段中，电荷分享控制电路mpc根据低电位的驱动控制信号wcce致能，且传输闸tm0根据高电位的位线控制信号dit致能，使写入位线wblb通过传输闸tm0及电荷分享控制电路mpc电性耦接耦合电容csc之第一端ncc。传输闸tm1根据低电位的位线控制信号dib抑能，使写入位线wblt浮接。写入驱动控制电路mnw根据低电位的驱动控制信号wcce抑能。

在前述对应时间区间ti4的写入驱动区段中，电荷分享控制电路mpc根据反相后为高电位的驱动控制信号wcce抑能。写入驱动控制电路mnw根据高电位的驱动控制信号wcce致能，且传输闸tm0根据高电位的位线控制信号dit致能，使写入位线wblb通过传输闸tm0、连接路径path及写入驱动控制电路mnw电性耦接耦合电容csc之第二端nblg，传输闸tm1根据低电位的位线控制信号dib抑能，使写入位线wblt浮接。

因此，储存器写入装置600提供另一种电路配置方式，达到相同运行效果。

请参照图7。图7为本发明一实施例中，一种储存器写入方法700的流程图。

除前述装置外，本发明另公开一种储存器写入方法700，应用于例如，但不限于图3、图5、图6的储存器写入装置300、500、600中。储存器写入方法700之一实施例如图7所示，包含下列步骤：

s710：使电荷分享电路310于写入周期之电荷分享区段中，使耦合电容csc之第一端ncc与二位线之第一位线(例如写入位线wblb对应的位线blb)电性耦接，以接收第一位在线之电荷进行充电。

s720：使写入驱动电路320自写入周期中，电荷分享区段后之写入驱动区段起将第一位线以及耦合电容csc之第二端nblg电性耦接。

s730：使充电电路330在写入驱动区段使电压源vdd与耦合电容csc之第一端ncc电性耦接，以使电压源vdd对耦合电容csc充电。

s740：使负电压耦合电路340在写入周期中，写入驱动区段后之负电压产生区段前使耦合电容csc之第二端nblg电性耦接于接地电位gnd，并在负电压产生区段使耦合电容csc之第一端ncc电性耦接于接地电位vdd，进而使耦合电容csc由第二端nblg通过写入驱动电路320耦合负电压至第一位线，以对储存器单元220进行写入操作。

需注意的是，上述的实施方式仅为一示例。于其他实施例中，本领域技术人员当可在不违背本发明的精神下进行更动。

综合上述，本发明中的储存器写入装置及方法可在大幅降低对耦合电容充电的功耗的状况下，确保储存器单元正确的储存逻辑状态。

虽然本发明之实施例如上所述，然而该些实施例并非用来限定本发明，本技术领域技术人员可依据本发明之明示或隐含之内容对本发明之技术特征施以变化，凡此种种变化均可能属于本发明所寻求之专利保护范畴，换言之，本发明之专利保护范围须视本说明书之权利要求所界定者为准。

【符号说明】

100储存器系统

110y轴多任务器电路

120位线预充电路

130写入位线预充电路

200储存器单元

300、500、600储存器写入装置

310、510、610电荷分享电路

320、520、620写入驱动电路

330充电电路

340负电压耦合电路

700储存器写入方法

s710～s740步骤

an0、an1写入驱动控制电路

blt0-bltn-1、blb0-blbn-1位线

csc耦合电容

dib、dit位线控制信号

gnd接地电位

in0、in1、in2非门

mn0、mn1写入驱动开关

mnd、mnu负电压耦合开关

mnw写入驱动控制电路

mp0、mp1电荷分享开关

mpc电荷分享控制电路

mpl充电开关

n0、n1节点

nblg第二端

ncc第一端

nd0、nd1电荷分享控制电路

or0控制逻辑电路

path连接路径

pg0、pg1开关晶体管

pu0、pu1、pd0、pd1储存晶体管

t0、t1电荷分享开关

t2、t3写入驱动开关

ti1-ti7时间区间

tm0、tm1传输闸

vdd电压源

wblt、wblb写入位线

wcce接收驱动控制信号

wl字符线

yls0-ylsn-1y轴多任务选择信号。