存储器器件及其布局和制造方法与流程

本发明的实施例涉及存储器器件及其布局和制造方法。

背景技术：

集成电路(ic)有时包括一次性可编程(otp)存储器以提供非易失性存储器(nvm)，非易失性存储器在ic断电时数据不会丢失。一种类型的otp器件包括反熔丝存储器。反熔丝存储器包括多个反熔丝存储器单元(或位单元)，其端子在编程之前断开，并且在编程之后短路(例如，连接)。反熔丝存储器可以基于金属氧化物半导体(mos)技术。例如，反熔丝存储器单元可以包括编程mos晶体管(或mos电容器)和至少一个读取mos晶体管。编程mos晶体管的栅极电介质可能被击穿，以使编程mos晶体管的栅极和源极或漏极子部件互连。取决于编程mos晶体管的栅极电介质是否被击穿，反熔丝存储器单元可以通过读取流过编程mos晶体管以及读取mos晶体管的合成电流来呈现不同的数据位。由于不能通过逆向工程确定反熔丝单元的编程状态，因此反熔丝存储器具有逆向工程验证的有利特征。

技术实现要素：

根据本发明的一个方面，提供了一种存储器器件，包括：第一晶体管，包括：一个或多个第一半导体纳米结构，沿第一方向彼此间隔开，一个或多个第一半导体纳米结构中的每个具有沿垂直于第一方向的第二方向的第一宽度；以及第二晶体管，串联耦合到第一晶体管，包括：一个或多个第二半导体纳米结构，沿第一方向彼此间隔开，一个或多个第二半导体纳米结构中的每个具有沿第二方向的第二不同宽度。

根据本发明的另一个方面，提供了一种存储器器件布局，包括：第一部件，包括第一子部件和第二子部件，第一子部件配置为限定第一晶体管的源极和漏极并且第二子部件配置为限定第二晶体管的源极和漏极，其中，沿第一方向延伸的第一子部件具有沿垂直于第一方向的第二方向的第一宽度，并且其中，从第一子部件沿第一方向延伸的第二子部件具有沿第二方向的第二不同宽度；第二部件，配置为限定第一晶体管的栅极，第二部件沿第二方向在第一子部件上方延伸；以及第三部件，配置为限定第二晶体管的栅极，第三部件沿第二方向在第二子部件上方延伸。

根据本发明的又一个方面，提供了一种用于制造半导体器件的方法，包括：形成沿第一方向彼此间隔开的多个第一纳米结构，多个第一纳米结构中的每个具有沿垂直于第一方向的第二方向的第一宽度；形成沿第一方向彼此间隔开的多个第二纳米结构，多个第二纳米结构中的每个具有沿第二方向的第二不同宽度；形成沿第二方向延伸的第一栅极，第一栅极围绕多个第一纳米结构中的每个并且其中设置有第一栅极电介质；以及形成沿第二方向延伸的第二栅极，第二栅极围绕多个第二纳米结构中的每个并且其中设置有第二栅极电介质。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1a示出了根据一些实施例的存储单器元的示例电路图。

图1b示出了根据一些实施例的存储器单元的另一示例电路图。

图1c示出了根据一些实施例的存储器单元的另一示例电路图。

图2a、图2b、图2c、图2d、图2e、图2f和图2g示出了根据一些实施例的存储器单元的示例设计布局。

图3示出了根据一些实施例的存储器器件的立体图。

图4示出了根据一些实施例的制造图3的存储器器件的方法的流程图。

图5、图6、图7a、图8a、图9a、图10、图11、图12a、图13、图14a、图15a、图16a和图17a示出了根据一些实施例的图3的存储器器件在各个制造阶段沿线a-a’截取的截面图。

图7b、图8b、图9b和图12b示出了根据一些实施例的图3的存储器器件在各个制造阶段的顶视图。

图7c、图8c、图14b、图15b、图16b、图17b示出了根据一些实施例的图3的存储器器件在各个制造阶段沿线b-b’截取的截面图。

图7d、图8d、图14c、图15c、图16c、图17c示出了根据一些实施例的图3的存储器器件在各个制造阶段沿线c-c’截取的截面图。

图18a示出了根据一些实施例的存储器阵列的示例电路图。

图18b示出了根据一些实施例的图18a的存储器阵列的示例设计布局。

图18c示出了根据一些实施例的图18的存储器阵列的另一示例设计布局。

具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。

此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。

在当代半导体器件的制造过程中，在单个晶圆上制造大量的半导体器件，诸如硅沟道n型场效应晶体管(nfet)和硅锗沟道p型场效应晶体管(pfet)。非平面晶体管器件架构(诸如基于鳍的晶体管)可以提供比平面晶体管更高的器件密度和更高的性能。一些先进的非平面晶体管器件架构(例如纳米结构晶体管)可以进一步提高基于鳍的晶体管的性能。示例性纳米结构晶体管包括纳米结构晶体管、纳米线晶体管等。纳米结构晶体管包括被共同配置为晶体管的传导沟道的一个或多个纳米结构，传导沟道被栅极堆叠件完全包裹。与其中沟道被栅叠件部分包裹的基于鳍的晶体管相比，纳米结构晶体管通常包括一个或多个围绕纳米结构沟道的整个周界的栅极堆叠件。这样，可以进一步改善对纳米结构沟道的控制，从而在给定基于鳍的晶体管和纳米结构晶体管的尺寸类似的情况下，例如引起相对较大的驱动电流。

本公开提供了包括多个存储器单元的存储器器件的各种实施例，每个存储器单元以纳米结构晶体管配置来配置。在一些实施例中，所公开的存储器单元包括反熔丝存储器单元，反熔丝存储器单元由编程晶体管和一个或多个读取晶体管构成。编程晶体管和读取晶体管中的每个包括纳米结构晶体管。此外，所公开的存储器单元的编程晶体管可具有比读取晶体管的一个或多个纳米结构沟道窄的一个或多个纳米结构沟道。这样，部分地由于编程晶体管的栅极电介质的增加的接触面积，可以有利地提高编程晶体管的编程产量。而且，部分地由于读取晶体管的驱动电流的增加，可以有利地扩大读取晶体管的读取窗口。

图1a示出了根据一些实施例的存储器单元100的示例电路图。如图所示，存储器单元(或有时称为存储器位单元、存储器位或位)100包括第一晶体管110和第二晶体管120。第一和第二晶体管110和120中的每个可以包括n型金属氧化物半导体场效应晶体管(mosfet)。在一些其他实施例中，晶体管110和120可以包括另一类型的mosfet，例如，p型mosfet，其将在下面关于图1b进行讨论。在一些其他实施例中，晶体管110或120中的至少一个可以由另一种类型的电子器件(例如，mos电容器)代替，同时仍在本公开的范围内。第一晶体管110和第二晶体管120彼此串联电耦合。例如，第一晶体管的源极110s连接到第二晶体管的漏极120d。

存储器单元100可以配置为一次性可编程(otp)存储器单元，例如反熔丝单元。应该理解，存储器单元100可以配置为包括彼此串联电耦合的两个晶体管的任何类型的存储器单元(例如，nor型非易失性存储器单元、动态随机存取存储器(dram)单元、两晶体管静态随机存取存储器(sram)单元等)。

当存储器单元100配置为反熔丝单元时，第一晶体管110可以用作编程晶体管，并且第二晶体管120可以用作读取晶体管。这样，第一晶体管的漏极110d是浮置的(例如，不连接)，并且第一晶体管的栅极110g连接到编程字线(wlp)130；第二晶体管的栅极120g耦合到读取字线(wlr)132，第二晶体管的源极120s耦合到位线(bl)134。

为了对存储器单元100进行编程，通过经由wlr132将高电压(例如，与逻辑高状态相对应的正电压)提供给栅极120g来使读取晶体管120导通。在读取晶体管120导通之前、同时或之后，将足够高的电压(例如，击穿电压(vbd))施加到wlp130，并且将低电压(例如，与逻辑低状态相对应的正电压)施加到bl134。可以将低电压传递到源极110s，这样将在源极110s和栅极110g两端产生vbd，从而导致编程晶体管110的部分栅极电介质(例如，源极110s和栅极110g之间的部分)击穿。在编程晶体管110的栅极电介质被击穿之后，互连栅极110g和源极110s的栅极电介质的部分的行为是等效电阻的。例如，这样的部分可以用作电阻器136。在编程之前(在编程晶体管110的栅极电介质被击穿之前)，当读取晶体管120为导通时，在bl134与wlp130之间不存在传导路径；在编程之后，当读取晶体管120导通时，bl134与wlp130之间存在传导路径(例如，经由电阻器136)。

为了读取存储器单元100，类似于编程，读取晶体管120被导通并且bl134被耦合到与逻辑低状态相对应的电压。作为响应，将正电压施加到编程晶体管的栅极110g。如上所述，如果编程晶体管110的栅极电介质未被击穿，则在bl134和wlp130之间不存在传导路径。因此，相对低的电流从wlp130通过晶体管110和120传导到bl134。如果编程晶体管110的栅极电介质被击穿，则在bl134和wlp130之间存在传导路径。因此，相对高的电流从wlp130通过晶体管110(现在等效于电阻器136)和晶体管120传导到bl134。有时将这样的低电流和高电流分别称为存储器单元110的ioff和ion。耦合到bl134的电路组件(例如，感测放大器)可以将ioff与ion区分开(反之亦然)，从而确定存储器单元100是呈现逻辑高电平(“1”)还是呈现逻辑低电平(“0”)。例如，当读取ion时，存储器单元100可以呈现1；当读取ioff时，存储器单元100可以呈现0。

图1b示出了根据一些实施例的另一存储器单元150的示例电路图。存储器单元150类似于图1a的存储器单元100，除了存储器单元150由p型mosfet构成以外。如图所示，存储器单元150包括第一晶体管160和第二晶体管170。第一晶体管160和第二晶体管170中的每个可以包括p型mosfet。第一晶体管160和第二晶体管170彼此串联电耦合。例如，第一晶体管的漏极160d连接到第二晶体管的源极170s。存储器单元150可以用作反熔丝单元(如上所述)，其中第一晶体管160用作反熔丝单元的编程晶体管，第二晶体管170用作反熔丝单元的读取晶体管。与存储器单元100类似，编程晶体管的栅极160g耦合到wlp180，读晶体管的栅极170g耦合到wlr182，读晶体管的漏极170d耦合到bl184。存储器单元150的操作基本上类似于存储器单元100的操作(除了施加到wlp180、wlr182和bl184的电压的极性之外)，因此，将不重复讨论。

图1c示出了根据一些实施例的又一个存储器单元190的示例电路图。存储器单元190与图1a的存储器单元100类似，除了存储器单元190包括附加的读取晶体管之外。如图所示，存储器单元190包括第一晶体管191、第二晶体管192和第三晶体管193。第一、第二和第三晶体管191-193中的每个可以包括n型mosfet。晶体管191-193中的每个可以包括p型mosfet，同时保持在本公开的范围内。第一晶体管191、第二晶体管192和第三晶体管193彼此串联电耦合。例如，第一晶体管的源极191s连接到第二晶体管的漏极192d，而第二晶体管的源极192s连接到第三晶体管的漏极193d。存储器单元190可以用作反熔丝单元(如上所述)，其中第一晶体管191用作反熔丝单元的编程晶体管，而第二和第三晶体管192和193共同用作反熔丝单元的读取晶体管。类似于存储器单元100，编程晶体管的栅极191g耦合到wlp194，读取晶体管的栅极192g和193g分别耦合到wlr0195和wlr1196，以及读取晶体管的源极193s耦合到bl197。存储器单元190的操作基本上类似于存储器单元100的操作，因此，将不重复讨论。

通常，当对包括编程晶体管和一个或多个读取晶体管的反熔丝单元进行编程时，减小编程晶体管的栅极电介质的面积可以提高编程产量。通过具有较小的面积，可以增加栅极电介质击穿的机会。当读取由反熔丝单元呈现的逻辑状态时，由于泄漏，因为ioff可能会意外增加所以具有较高的ion是有利的。这样，由ion与ioff的比率限定的读取窗口的大小可以减小，这可能导致感测放大器无法区分ion和ioff。ion的大小可以由读取晶体管的性能来确定。在这方面，所公开的存储器单元的编程晶体管可以配置为具有较窄的纳米结构宽度的第一纳米结构晶体管，并且读取晶体管可以分别配置为具有较宽的纳米结构宽度的第二纳米结构晶体管。如本文所用，纳米结构宽度(或宽度)可以被称为沿与相应的源极和漏极彼此对准的方向垂直的方向测量的纳米结构(例如，纳米片、纳米线)的宽度。这样，编程晶体管可以具有一个或多个较窄的纳米结构沟道，这有利地减小了相应的栅极电介质的面积。同样，读取晶体管可以具有一个或多个较宽的纳米结构沟道，这有利地增加了通过反熔丝单元传导的电流的大小。

根据一些实施例，图2a、图2b、图2c、图2d、图2e、图2f和图2g提供了设计布局的各种示例，以制造具有反熔丝单元的较窄纳米结构宽度的编程晶体管和具有较宽的纳米结构宽度的读取晶体管。在一些实施例中，图2a至图2g的布局可用于制造纳米结构晶体管。然而，应当理解，图2a至图2g的布局不限于制造纳米结构晶体管。图2a至图2g的每个布局可用于制造各种其他类型的晶体管中的任何一种，例如基于鳍的晶体管(通常称为finfet)、纳米线晶体管，仍在本公开的范围内。可以理解的是，为了说明的目的，已经简化了图2a至图2g所示的布局。因此，每个布局可以包括一个或多个其他部件，仍在本公开的范围内。

参考图2a，根据一些实施例，示出了布局200。布局200包括第一部件201、第二部件202和第三部件203。部件200-203中的每个可以对应于一个或多个图案化工艺(例如，光刻工艺)以形成物理器件部件。例如，第一部件201可以用于限定或以其他方式在衬底上形成有源区域。这样的有源区域可以是一个或多个纳米结构晶体管、一个或多个finfet的鳍状区域或一个或多个平面晶体管的氧化物限定(od)区域的交替层的堆叠件。有源区域可以用作相应晶体管的源极或漏极。因此，第一部件201在本文中可以被称为“有源部件201”。在一些实施例中，第一部件201可以包括多个子部件，每个子部件沿第一方向(例如，x方向)延伸。这些子部件将在下面讨论。可以相对于第一部件201沿第二方向(例如，y方向)延伸的第二部件202和第三部件203可以用于限定或以其他方式制造各个晶体管的栅极。因此，第二部件202和第三部件203在本文中可以分别称为“栅极部件202”和“栅极部件203”。在使用布局200的制造中，有源部件201可以对应于第一图案化工艺，并且在有源部件201上方延伸的栅极部件202-203可以对应于在第一图案化工艺之后的第二图案化工艺。

如图所示，有源部件201包括子部件201a、201b和201c。沿x方向延伸的子部件201a和201b彼此平行。子部件201a和201b可以沿y方向具有宽度w1。沿x方向延伸的子部件201c可以沿y方向具有宽度w2。根据一些实施例，宽度w1与w2之比可以是满足预定条件(例如，设计约束或要求)的0至1之间的任何值。子部件201c从子部件201a和201b延伸，从而在较窄的子部件201a-b和较宽的子部件201c之间限定了象征性边界(如图2a中的虚线204所示)。

在一些实施例中，栅极部件203配置为覆盖子部件201a和201b(用于形成具有宽度w1的有源区域)的各个中心部分205和206，从而限定侧部207、208、209和210。例如，子部件201a、207和208的侧部分别放置在由第三部件203覆盖的中央部分205的两侧；子部件201b、209和210的侧部分别放置在由第三部件203覆盖的中央部分206的两侧。栅极部件202配置为覆盖子部件201c(用于形成宽度为w2的有源区域)的中央部分211，以限定侧部212和213。例如，子部件201c、212和213的侧部分别放置在由第二部件202覆盖的中心部分211的的两侧。边界204位于栅极部件202和栅极部件203之间，以将具有较窄宽度w1的子部件和具有较宽宽度w2的子部件分开。因此，第一晶体管的至少一些部件可以由较窄的子部件201a-b的中央部分205-206和侧部207-210限定，以及与第一晶体管串联耦合的第二晶体管的至少一些部件可以由较宽的子部件201c的中央部分211和侧部212-213限定。

在使用布局200来制造反熔丝存储器单元(例如，图1a中的100)的示例中，覆盖中心部分205-206的栅极部件203的部分可以共同地用于限定栅极110g；子部件201a的侧部207和子部件201b的侧部209可以共同地用于形成漏极110d。子部件201a的侧部208和子部件201b的侧部210可以共同地用于形成源110s；子部件201a的中央部分205和子部件201b的中央部分206可以共同地用于形成编程晶体管110的传导沟道。栅极部件202的覆盖中心部分211的部分可以用于限定栅极120g；子部件201c的侧部212可以用于形成漏极120d；子部件201c的侧部213可以用于形成源极120s。子部件部件201c的中央部分211可以用于形成读取晶体管120的传导沟道。

在一些实施例中，由栅极部件覆盖的较窄子部件的数量可以被称为第一数量(“n”)，并且由栅极部件覆盖的较宽的子部件的数量可以被称为作为第二个数量(“m”)。数量n可以对应于第一晶体管的鳍数量或堆叠件数量，数量m可以对应于串联耦合到第一晶体管的第二晶体管的鳍数量或堆叠件数量。在一些实施例中，n大于或等于m。继续相同的示例，由于由栅极部件203、201a和201b覆盖的较窄子部件的数量为2所以编程晶体管110的特征可以是鳍数量为2，由于由栅极部件202、201c所覆盖的较宽的子部件的数量为1所以读取晶体管120的特征可以是鳍数量为1。

图2a至图2g示出的各个布局遵循类似的原理来限定反熔丝单元的编程晶体管和读取晶体管。因此，以下将简要描述图2b至图2g的每个布局。

参考图2b，示出了根据一些实施例的布局220。布局220包括有源部件221和222以及栅极部件223和224。有源部件221包括具有宽度w1的子部件221a和221b以及具有宽度w2的子部件221c。有源部件222包括具有宽度w1的子部件222a和222b以及具有宽度w2的子部件222c。位于栅极部件223和224之间的边界225配置为区分较窄的子部件(具有宽度w1)和较宽的子部件(具有宽度w2)。在一些实施例中，反熔丝单元的编程晶体管的一些部件可以由栅极部件223和具有宽度w1的子部件(例如，221a-b、222a-b)限定，并且耦合的读取晶体管的一些部件可以由栅极部件224和具有宽度w2的子部件(例如221c、222c)限定。基于以上限定的原理，编程晶体管的鳍数量可以为4，并且读取晶体管的鳍数量可以为2。

参考图2c，示出了根据一些实施例的布局230。布局230包括有源部件231、以及栅极部件232和233。有源部件231包括具有宽度w1的子部件231a、231b、231c和231d，以及具有宽度w2的子部件231e。位于栅极部件232和233之间的边界234配置为区分较窄的子部件(具有宽度w1)和较宽的子部件(具有宽度w2)。在一些实施例中，反熔丝单元的编程晶体管的一些部件可以由栅极部件232和具有宽度w1的子部件(例如231a-d)来限定，并且耦合的读取晶体管的一些部件可以由栅极部件233和具有宽度w2的子部件(例如231e)来限定。基于以上限定的原理，编程晶体管的鳍数量可以为4，并且读取晶体管的鳍数量可以为1。

参考图2d，示出了根据一些实施例的布局240。布局240包括有源部件241、242和243以及栅极部件244和245。有源部件241包括具有宽度w1的子部件241a和241b以及具有宽度w2的子部件241c。位于栅极部件244和245之间的边界246配置为区分较窄的子部件(具有宽度w1)和较宽的子部件(具有宽度w2)。具有宽度w1的有源部件242和243沿x方向跨有源部件241的较窄子部件(例如241a-b)和较宽子部件(例如241c)的区域延伸。这样，边界246可以将有源部件242-243中的每个划分为与较窄的子部件(例如241a-b)平行的第一子部件，以及与较宽的子部件(例如241c)平行的第二子部件。在一些实施例中，反熔丝单元的编程晶体管的一些部件可以由栅极部件244、具有宽度w1的子部件(例如241a-b)以及相应的具有宽度w1的有源部件242-243的第一子部件来限定，并且耦合的读取晶体管的一些部件可以由栅极部件245、具有宽度w2的子部件(例如241c)以及相应的具有宽度w1的有源部件242-243的第二子部件来限定。

参考图2e，示出了根据一些实施例的布局250。布局250包括有源部件251、以及栅极部件252和253。有源部件251包括具有宽度w1的子部件251a和具有宽度w2的子部件251b。相对于子部件251b设置的子部件251a的位置可以沿y方向移动，仍在本公开的范围内。位于栅极部件252和253之间的边界254配置为区分较窄的子部件(具有宽度w1)和较宽的子部件(具有宽度w2)。在一些实施例中，反熔丝单元的编程晶体管的一些部件可以由栅极部件252和具有宽度w1的子部件(例如251a)来限定，并且耦合的读取晶体管的一些部件可以由栅极部件253和具有宽度w2的子部件(例如251b)来限定。基于以上限定的原理，编程晶体管的鳍数量可以为1，而读取晶体管的鳍数量可以为1。

参考图2f，示出了根据一些实施例的布局260。除了沿y方向的较窄子部件与较宽较窄子部件之间的相对配置之外，布局260与图2e所示的布局250类似。例如，布局260包括有源部件261、以及栅极部件262和263。有源部件261包括具有宽度w1的子部件261a和具有宽度w2的子部件261b。相对于子部件261b设置的子部件261a的位置可以沿y方向移动，仍在本公开的范围内。位于栅极部件262和263之间的边界264配置为区分较窄的子部件(具有宽度w1)和较宽的子部件(具有宽度w2)。在一些实施例中，反熔丝单元的编程晶体管的一些部件可以由栅极部件262和具有宽度w1的子部件(例如261a)限定，并且耦合的读取晶体管的一些部件可以通过栅极部件263和具有宽度w2的子部件(例如261b)限定。基于以上限定的原理，编程晶体管的鳍数量可以为1，读取晶体管的鳍数量可以为1。

参考图2g，示出了根据一些实施例的布局270。布局270包括有源部件271和272以及栅极部件273、274和275。有源部件271包括具有宽度w1的子部件271a和271b以及具有宽度w2的子部件271c。有源部件272包括具有宽度w1的子部件272a和272b，以及具有宽度w2的子部件272c。位于栅极部件273和274之间的边界276配置为区分较窄的子部件(具有宽度w1)和较宽的子部件(具有宽度w2)。在一些实施例中，反熔丝单元的编程晶体管的一些部件可以由栅极部件273和具有宽度w1的子部件(例如，271a-b，272a-b)来限定，耦合的读取晶体管的一些部件可以由栅极部件274-275和具有宽度w2的子部件(例如271c，272c)来限定。基于以上限定的原理，编程晶体管的鳍数量可以为4，读取晶体管的鳍数量可以为2。尽管在图2g示出的实施例中，限定读取晶体管的子部件271c和272c共享相同的宽度w2，但是应当理解，用于读取晶体管的子部件可以合并为一个子部件以具有宽度w2(例如，类似于图2e和图2f)或者具有不同宽度的子部件的混合(例如，类似于图2d)，仍在本公开的范围内。

参照图3，示出了处于纳米结构晶体管构造的存储器器件300的立体图。根据一些实施例，存储器器件300可以是包括编程晶体管和读取晶体管的反熔丝存储器单元的部分。图3的立体图是存储器器件300的概述，因此，在图3中未标识存储器器件300的一些部件。下面将参照图5至图17示出和讨论存储器器件300的更详细的特征。

存储器器件300可以形成在衬底302上(或包括衬底)。在衬底302上方，存储器器件300包括第一栅极结构304和第二栅极结构314。第一栅极结构304和第二栅极结构314中的每个形成为鳍状结构，以包裹在晶体管的相应沟道周围。在一些实施例中，传导沟道可以由一个或多个半导体纳米结构共同构成。栅极结构304可以包裹围绕沿z方向彼此间隔开(或放置在彼此顶部上)的纳米结构(或纳米结构沟道)306a、306b、306c和306d；栅结构314可以包裹围绕沿z方向彼此间隔开(或放置在彼此顶部上)的纳米结构(或纳米结构沟道)316a、316b、316c和316d。在第一栅极结构304的各个侧面上，形成漏极308和源极310。漏极308和源极310可以被表征为宽度大约等于w1。在第二栅极结构314的各个侧面上，形成漏极318和源极320。漏极318和源极320可以被表征为具有大约等于w2的宽度。

作为非限制性示例，可以基于图2f所示的布局260形成存储器器件300。这样，当从顶部观看时，栅极结构304和314可以分别由栅极部件262和263形成；但是，栅极结构304和314可以分别从栅极部件262和263形成。漏极308、由栅极结构304包裹的纳米结构306a-d以及源极310可以由有源部件261的子部件261a形成；漏极318、由栅极结构314包裹的纳米结构316a-d以及源极320可以由有源部件261的子部件261b形成。在一些实施例中，第一晶体管350a(例如，上述的编程晶体管)可以通过栅极结构304、相应包裹的沟道、漏极308和源极310形成；第二晶体管350b(例如，上述的读取晶体管)可以由栅极结构314、相应包裹的沟道、漏极318和源极320形成。

具体地，第一和第二栅极结构304和314中的每个包括多个栅极堆叠件。每个栅极堆叠件可以包括一种或多种栅极电介质和一种或多种栅极金属。栅极堆叠件中的两个配置为共同包裹一个或多个纳米结构中的相应一个。例如，第一栅极结构304包括栅极堆叠件305a、305b、305c、305d和305e。栅极堆叠件305a-e可以具有与栅极结构304基本类似的宽度(沿y方向)，并且纳米结构306a-d表征为具有约为w1的宽度(沿y方向)，该宽度小于栅极堆叠件305a-e的宽度。另外，每个栅极堆叠件305a-e可包括沿z方向延伸的部分，以邻接、连接至相邻的栅极堆叠件或以其他方式与相邻的栅极堆叠件合并。例如，除了沿纳米结构306a(例如在顶部上)横向延伸之外，栅极堆叠件305a还包括向下延伸的部分以与相邻的栅极堆叠件305b的向上延伸的部分合并。

这样，栅极堆叠件305a-e中的两个相邻可以包裹纳米结构306a-d中的相应一个的整个周边。栅极堆叠件305a和305b可以共同包裹在纳米结构306a的至少四个侧面上，并且纳米结构306a的两个侧面分别耦合到漏极308和源极310；栅极堆叠件305a和305b可以共同包裹在纳米结构306a的至少四个侧面上；栅极堆叠件305b和305c可以共同包裹在纳米结构306b的至少四个侧面上，纳米结构306c的两个侧面分别耦合到漏极308和源极310；栅极堆叠件305c和305d可以共同地包裹在纳米结构306c的至少四个侧面上，纳米结构306b的两个侧面分别耦合到漏极308和源极310；并且，栅极堆叠件305d和305e可以共同包裹在纳米结构306d的至少四个侧面上，纳米结构306d的两个侧面分别耦合到漏极308和源极310。

类似地，第二栅极结构314包括栅极堆叠件315a、315b、315c、315d和315e。栅极堆叠件315a-e可以具有与栅极结构314基本类似的宽度(沿y方向)，并且纳米结构316a-d表征为具有约为w2的宽度(沿y方向)，该宽度小于宽度栅极堆叠件315a-e中的一个。另外，每个栅极堆叠件315a-e可包括沿z方向延伸的部分，以邻接、连接至相邻的栅极堆叠件或以其他方式与相邻的栅极堆叠件合并。这样，两个相邻的栅极堆叠件315a-e可以包裹纳米结构316a-d中相应的一个的整个周边。栅极堆叠件315a和315b可以共同地包裹在纳米结构316a的至少四个侧面上，纳米结构316a的两个侧面分别耦合到漏极318和源极320。栅极堆叠件315b和315c可以共同包裹在纳米结构316b的至少四个侧面上，纳米结构316b的两个侧面分别耦合到漏极318和源极320。栅极堆叠件315c和315d可以共同地包裹在纳米结构316c的至少四个侧面上，纳米结构316c的两个侧面分别耦合到漏极318和源极320。栅极堆叠件315d和315e可以共同包裹纳米结构316d的至少四个侧面，纳米结构316d的两个侧面分别耦合到漏极318和源极320。

图4示出了根据本公开的一个或多个实施例的形成存储器器件的方法400的流程图。方法400可以用于形成串联连接的包括编程晶体管和读取晶体管的反熔丝存储器单元。例如，方法400中描述的操作中的至少一些可以用于形成存储器器件300。要注意的是，方法400仅是示例，并且不意图限制本公开。因此，应当理解，可以在图400的方法400之前、期间和之后提供附加操作，并且这里仅简要描述一些其他操作。

方法400的操作可以与在图5、图6、图7a、图8a、图9a、图10、图11、图12a、图13、图14a、图14b、图14c、图15a、图15b、图15c、图16a、图16b、图16c、图17a、图17b、图17c和图18所示的各个制造阶段沿线a-a’截取的存储器器件300的截面图相关。为了说明目的，存储器器件300的顶视图分别对应于图7a、图8a、图9a和图12a并且进一步在图7b、图8b、图9b和图12b中示出；沿线b-b’截取的存储器器件300的截面图对应于图7a、图8a、图14a、图15a、图16a和图17a并且进一步在图7c、图8c、图14b、图15b、图16b、图17b中示出；沿线b-b’截取的存储器器件300的截面图对应于图7a、图8a、图14a、图15a、图16a和图17a并且进一步在图7d、图8d、图14c、图15c、图16c、图17c中示出。在一些实施例中，存储器器件300可以被包括在微处理器、另一存储器器件和/或其他集成电路(ic)中或以其他方式耦合到微处理器、另一存储器器件和/或其他集成电路(ic)。另外，为了更好地理解本公开的概念，简化了图5至图17c。尽管为了清楚说明起见，附图示出了存储器器件300，但是应当理解，ic可以包括图5至图17c未示出的许多其他器件，诸如电感器、电阻器、电容器、晶体管等。

首先参考图4，简要概述，方法400从操作402开始，在操作402中提供衬底。方法400进行到操作404，在操作404中，形成第一纳米结构和第二纳米结构的交替系列。方法400进行到操作406，在操作406中，限定有源区域(包括第一有源子区域和第二有源子区域)。方法400进行到操作408，在操作408中形成多个伪栅极堆叠件。方法400进行到操作410，在操作410中，限定多个交替纳米结构柱。方法400进行到操作412，在操作412中，去除第一纳米结构的相应端部。方法400进行到操作414，在操作414中形成内部间隔件。方法400进行到操作416，在操作416中，形成源极和漏极。方法400进行到操作418，在操作418中，沉积层间电介质。方法400进行到操作420，在操作420中，去除伪栅极堆叠件。方法400进行到操作422，在操作422中，去除第一纳米结构。方法400进行到操作424，在操作424中，形成栅极电介质。方法400进行到操作426，在操作426中，形成栅极金属。

对应于操作402，图5是处于各个制造阶段中的一个的包括衬底302的沿线a-a’(图3)截取的存储器器件300的截面图。衬底302包括半导体材料衬底，例如硅。可选地，衬底302可以包括诸如锗的其他元素半导体材料。衬底302还可以包括化合物半导体，诸如碳化硅、砷化镓、砷化铟和磷化铟。衬底302可包括合金半导体，诸如硅锗、碳化硅锗、磷化砷化镓和磷化铟镓。在一个实施例中，衬底302包括外延层。例如，衬底可以具有覆盖体半导体的外延层。此外，衬底302可以包括绝缘体上半导体(soi)结构。例如，衬底302可以包括掩埋氧化物(box)层，掩埋氧化物(box)层通过诸如通过注入氧的分离(simox)的处理或诸如晶圆接合和研磨的其他合适技术形成。

对应于操作404，图6是处于各个制造阶段中的一个的沿线a-a'(图3)截取的存储器器件300的截面图，其包括第一纳米结构351、353、355和357以及第二纳米结构352、354、356和358的交替系列。第一纳米结构351、353、355和357可以包括sige牺牲纳米结构(以下称为“sige牺牲纳米结构351、353、355和357”)，第二纳米结构352、354、356和358可以包括si纳米结构(在下文中称为“si纳米结构352、354、356和358”。sige牺牲纳米结构351、353、355和357以及si纳米结构352、354、356和358的交替系列可以形成为在衬底302上方的堆叠件。这种堆叠件有时可以称为超晶格。在非限制性示例中，sige牺牲纳米结构351、353、355和357可以是25％的sige。使用象征性“sige25％”表示25％的sige材料是ge。可以理解，在每个sige牺牲纳米结构351、353、355和357中ge的百分比可以是0至100之间的任何值(0和100除外)，仍在本公开的范围内。在一些其他实施例中，只要第一第二半导体材料和第二半导体材料分别具有不同的蚀刻特性(例如，蚀刻速率)，纳米结构352、354、356和358可以包括除si之外的第一半导体材料，并且纳米结构351、353、355和357可以包括除sige之外的第二半导体材料。

可以通过外延生长一个层、然后外延生长直到获得所需数量和所需厚度的纳米结构来形成纳米结构的交替系列。外延材料可以从气态或液态前体生长。外延材料可以使用气相外延(vpe)、分子束外延(mbe)、液相外延(lpe)或其他合适的工艺来生长。具体取决于晶体管的类型，外延硅、硅锗和/或碳掺杂硅(si:c)可以在沉积(原位掺杂)过程中通过添加n型掺杂剂(例如，磷或砷)或p型掺杂剂(例如，硼或镓)的掺杂剂进行掺杂。

对应于操作406，图7a是处于各个制造阶段中的一个的沿线a-a’(图3)截取的存储器器件300的截面图，其包括限定的有源子区域368和370。为了说明的目的，图7b、图7c和图7d还提供了存储器器件300在该制造阶段分别沿线b-b'截取的截面图(图3)和沿线c-c'截取的截面图(图3)的相应的顶视图。如上所述，可以基于图2f所示的布局260来形成存储器器件300。例如，可以在图案化工艺(例如，光刻工艺)中使用布局260，以在纳米结构351-358(图6)上形成掩模。掩模可以具有与布局260的部件261基本类似的几何形状。然后可以使用掩模来蚀刻纳米结构351-358，以形成有源子区域368和370，如图7b至图7d所示。对应于子部件261a(图2f)，有源子区域368因此表征为具有沿y方向的宽度w1，以及对应于子部件261b(图2f)，有源子区域370因此表征为具有沿y方向的宽度w2。再次参考图7a，“蚀刻的”sige纳米结构359、si纳米结构360、sige纳米结构361、si纳米结构362、sige纳米结构363、si纳米结构364、sige纳米结构365和si纳米结构366沿z方向彼此堆叠，可以共同构成有源子区域368和370。这样，可以限定象征性边界(如图7a和图7b中的虚线369所示)以区分有源子区域368和370。

对应于操作408，图8a是处于各个制造阶段中的一个的沿线a-a’(图3)截取的存储器器件300的截面图，其包括第一伪栅极堆叠件371和第二伪栅极堆叠件372。为了说明的目的，图8b、图8c和图8d还提供了存储器器件300在该制造阶段分别沿线b-b'截取的截面图(图3)和沿线c-c'截取的截面图(图3)的相应的顶视图。伪栅极堆叠件371和372中的每个包括伪栅极和硬掩模。例如在图8a中，第一伪栅极堆叠件371包括形成在si纳米结构366上方的伪栅极371a和形成在伪栅极371a上方的硬掩模371b。第二伪栅极堆叠件372包括形成在si纳米结构366上方的伪栅极372a和形成在伪栅极372a上方的硬掩模372b。

在一些实施例中，伪栅极堆叠件371和372分别对应于布局260(图2f)的栅极部件262和263。这样，沿y方向延伸的伪栅极堆叠件371和372可以分别形成在有源子区域368和370上，如图8b至图8d所示。具体地，伪栅极堆叠件371可以形成在有源子区域368的侧壁上方和周围，伪栅极372可以形成在有源子区域370的侧壁上方和周围，如图8b的顶视图所示。可以通过在有源子区域368和370上方和周围沉积非晶硅(a-si)来形成伪栅极371a和372a。可以使用其他适合于形成伪栅极的材料(例如，多晶硅)，仍在范围内本公开的内容。然后将a-si平坦化至所需水平。硬掩模(未示出)被沉积在平坦化的a-si上并且被图案化(例如，根据布局260的栅极部件262和263(图2f))以形成硬掩模371b和372b。硬掩模371b和372b可以由氮化物或氧化物层形成。对a-si进行刻蚀工艺(例如反应ion刻蚀(rie)工艺)以形成伪栅极堆叠件371和372。

在形成伪栅极堆叠件371和372之后，可以形成偏置栅间隔件373和374，以沿伪栅极堆叠件371和372的相应侧壁延伸，如图3和图4所示。图8a至图8b。可以使用间隔件下拉形成工艺来形成偏置栅极间隔件373和374。偏置栅极间隔件373和374还可以通过电介质材料(例如，氧化硅、氮化硅、氧氮化硅、sibcn、siocn、sioc或这些材料的任何适当组合)的保形沉积然后定向蚀刻(例如rie)来形成。

对应于操作410，图9a是处于各个制造阶段中的一个的沿线a-a’(图3)截取的存储器器件300的截面图，其包括交替纳米结构柱375和376。为了说明的目的，图9b还提供了在该制造阶段的存储器器件300的相应顶视图。在形成偏置栅极间隔件373和374之后，可以分别从有源子区域368和370形成交替纳米结构柱375和376。在形成交替纳米结构柱375和376时，可以将偏置栅极间隔件373和374、伪栅极371a和372a以及硬掩模371b和372b用作掩模，以限定交替纳米结构柱的占位375和376，可以对有源子区域368和370(在图9b中用虚线包围)进行蚀刻工艺以形成交替纳米结构柱375和376。

如图9a至图9b，交替纳米结构柱375(在图9b中由斜线图案遮挡)被伪栅极堆叠件371和偏置栅极间隔件373覆盖；交替纳米结构柱376(在图9b中由斜线图案遮挡)被伪栅极堆叠件372和偏置栅隔离层374覆盖。交替纳米结构柱375位于衬底302将形成编程晶体管350a(如图3所示)的区域中，并且交替纳米结构柱376位于衬底302将形成读取晶体管350b(如图3所示)的区域中。交替纳米结构柱375和376中的每个包括交替的“限定的”sige/si纳米结构的堆叠件。例如，交替的纳米结构柱375和376中的每个包括交替的限定的sige纳米结构359'、限定的si纳米结构360'、限定的sige纳米结构361'、限定的si纳米结构362'、限定的sige纳米结构363'、限定的si纳米结构364'、限定的sige纳米结构365'和限定的si纳米结构366'的堆叠件。

在一些实施例中，当未形成扩展的源极/漏极结时，交替纳米结构柱375的限定的si纳米结构360'、362'，364'和366'可以对应于纳米结构306d、306c、306b和306a(如图3所示)；交替纳米结构柱376的限定的si纳米结构360'、362'，364'和366'可以分别对应于纳米结构316d、316c、316b和316a(如图3所示)。

对应于操作412，图10是处于各个制造阶段中的一个的沿线a-a'(图3)截取的存储器器件300的截面图，其中，去除限定的sige纳米结构359'、限定的sige纳米结构361'、限定的sige纳米结构的363'和限定的sige纳米结构365'中的每个的相应端部。这样，可以形成蚀刻的sige牺牲纳米结构378、379、380和381。在本公开的一些实施例中，可以使用第一应用去除所限定的sige纳米结构359'、361'、363'和365'的末端部分，即所谓的“拉回”工艺以将限定的sige纳米结构359'，361'，363'和365'拉出返回初始拉回距离，以使蚀刻的sige牺牲纳米结构378、379、380和381的端部在偏置栅极间隔件373和374下终止。拉回工艺可以包括氯化氢(hcl)气体各向同性蚀刻工艺，该工艺蚀刻sige而不腐蚀si。

对应于操作414，图11是处于各个制造阶段中的一个的沿线a-a'(图3)截取的存储器器件300的截面图，其包括内部间隔件382、383、384、385、386、387、388和389。在一些实施例中，内部间隔件382-389可以通过化学气相沉积(cvd)或者通过氮化物的单层掺杂(mld)和随后的间隔件rie来保形地形成。在一些其他实施例中，可以使用例如保形沉积工艺和随后的各向同性或各向异性回蚀刻来沉积内部间隔件382-389，以去除交替纳米结构柱375和376的垂直侧壁上和半导体衬底302的表面上的过量间隔件材料。内部间隔件382-389的材料可以由与偏置栅极间隔件373和374相同或不同的材料形成(例如氮化硅)。例如，内部间隔件382-389可以由氮化硅、碳氮化硼硅、碳氮化硅、氧氮化硅碳或适合于形成fet器件的绝缘栅侧壁间隔件的任何其他类型的介电材料(例如，介电常数k小于约5的介电材料)形成。

对应于操作416，图12a是处于各个制造阶段中的一个的沿线a-a'(图3)截取的存储器器件300的截面图，其包括漏极308、源极310、漏极318和源极320。为了说明的目的，图12b还提供了在该制造阶段的存储器器件300的相应顶视图。在本公开的一些实施例中，可以使用外延层生长工艺在伪栅极堆叠件371的左侧上的衬底302的区域中在交替纳米结构柱375的限定的si纳米结构360'、362'、364'和366'的暴露端上形成漏极308，如图12b所示。可以使用外延层生长工艺在伪栅极堆叠件371的右侧上的衬底302的区域中在交替纳米结构柱375的限定的si纳米结构360'，362'，364'和366'的暴露端上形成源极310，如图12b所示。可以使用外延层生长工艺在伪栅极堆叠件372的左侧上的衬底302的区域中在交替纳米结构柱376的限定的si纳米结构360'、362'、364'和366'的暴露端上形成漏极318，如图12b所示。使用外延层生长工艺在伪栅极堆叠件372的右侧上的衬底302的区域中在限定的si纳米结构360'、362'、364'和366'的暴露端上形成源极320，如图12b所示。

在一些实施例中，漏极308和源极310可以形成为遵循有源子区域368的形状，漏极318和源极320可以形成为遵循有源子区域370的形状(图7b)。因此，漏极308和源极310可以表征为具有大约w1的宽度(沿y方向)，并且漏极318和源极320可以表征为具有大约w2的宽度(沿y方向)。此外，源极310和漏极318可以合并在一起。

可以应用原位掺杂(isd)以形成掺杂的漏极/源极308、310、318和320，从而创建用于编程晶体管350a和读取晶体管350b的必要的结。n型和p型fet是通过将不同类型的掺杂剂注入到器件的选定区域(例如，漏极/源极308、310、318和320)以形成必要的结。n型器件可以通过注入砷(as)或磷(p)形成，p型器件可以通过注入硼(b)形成。

对应于操作418，图13是处于各个制造阶段中的一个的沿线a-a'(图3)截取的存储器器件300的截面图，其包括层间电介质(ild)材料394。ild材料394可以通过以下方式形成：沉积氧化物材料(例如二氧化硅)，然后抛光体氧化物(例如使用cmp)至偏置栅极间隔件373和374以及硬掩模371b和372b的水平。

对应于操作420，图14a是处于各个制造阶段中的一个的沿线a-a’(图3)截取的存储器器件300的截面图，其中去除了伪栅极堆叠件371和372(图13)。为了说明的目的，图14b和图14c还分别提供了存储器器件300在该制造阶段分别沿线b-b’(图3)截取的截面图和沿线c-c′(图3)截取的截面图。在形成保护性ild材料394之后，如图13所示，伪栅极堆叠件371(包括伪栅极371a和硬掩模371b)和372(包括伪栅极372a和硬掩模372b)被去除。可以通过已知的蚀刻工艺例如rie或化学氧化物去除(cor)来去除伪栅极堆叠件371和372。

在去除伪栅极堆叠件371和372之后，交替纳米结构柱375和376的各自的顶部边界可以再次暴露。具体地，可以暴露出交替纳米结构柱375和376的限定的si纳米结构366’的相应顶部边界，如图14a至图14c所示。除了顶部边界之外，交替纳米结构柱375和376的沿y方向的各个侧壁也可以被暴露，如图14b至图14c所示。

对应于操作422，图15a是处于各个制造阶段中的一个的沿线a-a'(图3)截取的存储器器件300的截面图，其中去除了蚀刻的sige牺牲纳米结构378、379、380和381(图14a至图14c)。为了说明的目的，图15b和图15c还提供了存储器器件300在该制造阶段分别沿线b-b’(图3)截取的截面图和沿线c-c’(图3)截取的截面图。在一些实施例中，两个交替纳米结构柱375和376的蚀刻的sige牺牲纳米结构378、379、380和381被去除。可以通过施加选择性蚀刻(例如，盐酸(hcl))来去除蚀刻的sige牺牲纳米结构378、379、380和381。

在去除蚀刻的sige牺牲纳米结构378、379、380和381之后，可以暴露两个交替纳米结构柱375和376的限定的si纳米结构360'、362'、364'和366'的相应的底部边界，如图15b至图15c的截面图所示。注意，当沿x方向观察时底边界可以完全暴露(例如，图15b至图15c)，而当沿y方向观察时(由于内部间隔件382-389)被部分地暴露(图15a)。

根据本公开的一些实施例，交替纳米结构柱375的部分地暴露的限定的si纳米结构360'、362'、364'和366'可以共同地配置为编程晶体管350a(图3)的传导沟道；交替纳米结构柱376的部分地暴露的限定的si纳米结构360'、362'、364'和366'可以共同地配置为读取晶体管350b(图3)的传导沟道。这样，交替纳米结构柱375的部分地暴露的限定的si纳米结构360′、362′、364′和366′在本文中可以被称为“传导沟道395a”；交替纳米结构柱376的部分地暴露的限定的si纳米结构360′、362′、364′和366′在本文中可以被称为“传导沟道395b”。传导沟道395a和395b配置为分别传导流过编程晶体管305a和读取晶体管305b的电流。通常，这种传导沟道具有长度和宽度。长度可以与电流平行，而宽度可以与电流垂直。如图15b至图15c所示，传导沟道395a的宽度可以为约w1，并且传导沟道395b的宽度可以为约w2。尽管形成四个si纳米结构作为存储器器件300的编程晶体管305a和读取晶体管305b的传导沟道，但是应当理解，通过本文公开的方法制造的存储器器件可以包括任意数量的纳米结构以形成其传导性沟道，仍在本公开的范围内。

对应于操作424，图16a是处于各个制造阶段中的一个的沿线a-a′(图3)截取的存储器器件300的截面图，其包括栅极电介质396a和396b。为了说明的目的，图16b和图16c还提供了存储器器件300在该制造阶段分别沿线b-b′(图3)截取的截面图和沿线c-c′(图3)截取的截面图。参照图16a至图16c，栅极电介质396a可以包裹在传导沟道395a的每个si纳米结构周围；栅极电介质396b可以包裹在传导沟道395b的每个si纳米结构周围。栅极电介质396a和396b可以由不同的高k电介质材料或相同的高k电介质材料形成。栅极电介质396a和396b可以包括多种高k电介质材料的堆叠件。可以使用任何合适的方法来沉积栅极电介质396a和396b，包括例如原子层沉积(ald)。在一些实施例中，栅极电介质396a和396b可以可选地包括基本上薄的氧化物(例如，siox)层。

对应于操作426，图17a是处于各个制造阶段中的一个的沿线a-a′(图3)截取的存储器器件300的截面图，其包括栅极金属397a和397b的。为了说明的目的，图17b和17c还提供了存储器器件300在该制造阶段分别沿线b-b′(图3)截取的截面图和沿线c-c′(图3)截取的截面图。如图17a至图17c所示，栅极金属397a可以围绕传导沟道395a的每个si纳米结构，并且栅极电介质396a设置在它们之间；栅极金属397b可以围绕传导沟道395b的每个si纳米结构，并且栅极电介质396b设置在它们之间。栅极金属397a和397b可以由不同的金属材料或相同的金属材料形成。栅极金属397a和397a可以包括多种金属材料的堆叠件。应当理解，栅极金属397a-397b可以包括任何其他导体材料，仍在本公开的范围内。可以使用任何合适的方法来沉积栅极金属397a和397b，包括例如cvd。在一些实施例中，栅极金属397a、对应的栅极电介质396a和偏置栅极间隔件373可以统称为栅极结构，例如图3所示的栅极结构304。类似地，可以将栅极金属397b、对应的栅极电介质396b和偏置栅极间隔件374统称为栅极结构，例如图3所示的栅极结构314。

在一些实施例中，在形成栅极结构304和314之后，可以形成一个或多个互连结构以将栅极结构304、栅极结构314和源极320中的每个连接以将存储器器件300连接到其他组件或器件。举例来说，可在栅极结构304上方形成一个或多个互连结构(例如，通常称为vg的通孔结构)以将栅极结构304连接到可以包括编程字线(wlp)的一个或多个上部金属层；一个或多个互连结构(例如，通常被称为md的金属结构，通常被称为vd的通孔结构)可以形成在栅极结构314上方以将栅极结构314连接到可以包括读取字线(wlr)的一个或多个上部金属层；可以通过ild394并在源极320上方形成一个或多个互连结构(例如，通孔结构)，以将源极320连接到可以包括位线(bl)的一个或多个上部金属层。这样，作为示例反熔丝存储器单元的存储器器件300可以连接到类似于存储器器件300的一个或多个其他存储器单元。例如，可以通过相应的wlp、读取wl和bl布置(例如，耦合)多个这样的存储器器件300以形成存储器阵列。

以上在图3和图5至图17c中讨论的示例存储器器件300是基于图2的布局260制成的。可以理解的是，在图2a至图2e中讨论的其他布局也可用于形成各种晶体管器件架构中的任何一种的存储器器件。例如，当使用图2a中的布局200以形成纳米结构晶体管配置中的存储器单元100(图1a)时，存储器单元100可包括基于中心部分205构成编程晶体管110的传导沟道的部分的纳米结构的第一堆叠件、基于中心部分206构成编程晶体管110的传导沟道的另一部分的纳米结构的第二堆叠件、以及基于中心部分211构成读取晶体管120的传导沟道的纳米结构的第三堆叠件。每个纳米结构的第一堆叠件和第二堆叠件可以表征为具有宽度w1，并且每个纳米结构的第三堆叠件的可以表征为具有宽度w2。在一些实施例中，第一、第二和第三堆叠件中的一个的每个纳米结构可以与其他堆叠件的相应的纳米结构平行。

图18a示出了根据一些实施例的存储器阵列1800的示例电路图。存储阵列1800可以包括经由各自的wlp、wlr和bl彼此耦合的多个存储器单元1802。在一些实施例中，存储器单元可以与图1a所示的存储器单元100基本类似。例如，每个存储器单元1802可以包括经由bl(例如，1810)彼此串联耦合的编程晶体管1802a和读取晶体管1802b。此外，编程晶体管1802a由wlp(例如1818)选通，并且读取晶体管1802b由wlr(例如1819)选通。这样，存储器阵列1800可以包括多个bl(例如1810、1811、1812、1813、1814、1815、1816、1817)、多个wlp(例如1818、1820、1822、1824)、以及多个wlr(例如1819、1821、1823、1825)。

图18b示出了根据一些实施例的用于制造存储器阵列1800的示例性布局1840。布局1840可以包括相对于彼此布置的多个位/单位单元布局(例如，1842、1844)。在一些实施例中，每个位单元布局1842-1844可以与图2b所示的布局220基本类似。例如，位单元布局1842包括有源部件1842a(类似于有源部件221)和1842b(类似于有源部件222)，以及栅极部件1842c(类似于栅极部件223)和1842d(类似于栅极部件224)。通过相应的栅极部件(例如1858、1859、1860、1861、1862、1863、1864、1865、1866、1867、1868、1869)和bl部件(例如1850、1851，1852、1853、1854、1855、1856、1857)，可以实现存储器阵列1800。栅极部件1842d可以是栅极部件1859的部分，而栅极部件1842c可以是栅极部件1860的部分。可以理解的是，位单元布局(例如，1842-1844)可以用图2a至图2g中所示的其他布局中的任何一种替代，仍在本公开的范围之内。在一些实施例中，沿相同的bl设置的两个相邻的位单元布局可以彼此镜像(例如，相对于两个相邻的位单元布局之间的中心线旋转180°)。例如，位单元布局1842和1844可以相对于象征性中心线1843彼此镜像。

图18c示出了根据一些实施例的另一示例布局1870以制造存储器阵列1800。除了布局1870包括一个或多个边缘伪保护件之外，布局1870可以基本上类似于图18b的布局1840。因此，图18b的附图标记在图18c的讨论中可以继续使用。如图所示，布局1870包括沿布局1840的侧面设置的边缘伪保护件1871、1872、1873和1874。边缘伪保护件1871和1874可以包括与布局1840的栅极部件1858-1869平行的一个或多个栅极部件(例如，1875、1876、1877)、以及与bl1850-1857对准的和一个或多个有源部件(例如1891、1892、1893、1894、1895、1896、1897、1898)。此外，边缘伪保护件1870可以进一步包括两个侧面有源部件1890和1899。为简洁起见，边缘伪保护件1874的部件被省略。类似地，边缘伪保护件1872和1873可以包括分别与栅极部件1858-1869对准的一个或多个栅极部件(例如，1878、1879、1880、1881、1882、1883、1884、1885、1886、1887、1888、1889)、以及与侧面有源部件1899对准的一个或多个有源部件(例如1900、1901)。为简洁起见，边缘伪保护件1873的部件被省略。在一些实施例中，由边缘伪保护件1870-1874形成的器件部件(例如，栅极)可以表征为不具有有源功能。

在本公开的一方面，公开了一种存储器器件。该存储器器件包括第一晶体管。第一晶体管包括沿第一方向彼此间隔开的一个或多个第一半导体纳米结构。一个或多个第一半导体纳米结构中的每个具有沿垂直于第一方向的第二方向的第一宽度。存储器器件包括串联耦合到第一晶体管的第二晶体管。第二晶体管包括沿第一方向彼此间隔开的一个或多个第二半导体纳米结构。一个或多个第二半导体纳米结构中的每个具有沿第二方向的第二不同宽度。

在上述存储器器件中，第一晶体管和第二晶体管分别配置为反熔丝存储器单元的编程晶体管和读取晶体管，编程晶体管的一个或多个第一半导体纳米结构配置为沿垂直于第一方向和第二方向的第三方向传导电流，读取晶体管的一个或多个第二半导体纳米结构配置为沿第三方向传导电流。

在上述存储器器件中，第二不同宽度大于第一宽度。

在上述存储器器件中，第二不同宽度与第一宽度的比率满足条件。

在上述存储器器件中，还包括：一个或多个第三半导体纳米结构，沿第一方向彼此间隔开，一个或多个第三半导体纳米结构中的每个具有沿第二方向的第一宽度。

在上述存储器器件中，一个或多个第三半导体纳米结构中的每个与一个或多个第一半导体纳米结构中的对应一个以及一个或多个第二半导体纳米结构中的对应一个平行。

在上述存储器器件中，还包括：第一栅极金属，围绕一个或多个第一半导体纳米结构中的每个，其中设置有第一栅极电介质；和第二栅极金属，围绕一个或多个第二半导体纳米结构中的每个，其中设置有第二栅极电介质。

在上述存储器器件中，还包括：第一漏极，设置在耦合到一个或多个第一半导体纳米结构的第一栅极金属的第一侧上，其中，第一漏极沿第二方向具有第一宽度；第一源极，设置在耦合到一个或多个第一半导体纳米结构的第一栅极金属的第二侧上，其中，第一源极具有沿第二方向的第一宽度；第二漏极，设置在第一栅极金属的第二侧和耦合到一个或多个第二半导体纳米结构的第二栅极金属的第一侧上，其中，第二漏极沿第二方向具有第二宽度；以及第二源极，设置在耦合到一个或多个第二半导体纳米结构的第二栅极金属的第二侧上，其中，第二源极沿第二方向具有第二宽度。

在上述存储器器件中，还包括：第一栅极金属，围绕一个或多个第一半导体纳米结构中的每个，其中设置有第一栅极电介质；第二栅极金属，围绕一个或多个第二半导体纳米结构中的每个，其中设置有第二栅极电介质；第三栅极金属，围绕一个或多个第二半导体纳米结构中的每个，其中设置有第三栅极电介质；第一漏极，设置在耦合到一个或多个第一半导体纳米结构的第一栅极金属的第一侧上，其中，第一漏极沿第二方向具有第一宽度；第一源极，设置在耦合到一个或多个第一半导体纳米结构的第一栅极金属的第二侧上，其中，第一源极沿第二方向具有第一宽度；第二漏极，设置在第一栅极金属的第二侧和耦合到一个或多个第二半导体纳米结构的第二栅极金属的第一侧上，其中，第二漏极沿第二方向具有第二宽度；第二源极，设置在耦合到一个或多个第二半导体纳米结构的第二栅极金属的第二侧上，其中，第二源极沿第二方向具有第二宽度；第三漏极，设置在第二栅极金属的第二侧和耦合到一个或多个第二半导体纳米结构的第三栅极金属的第一侧上，其中，第三漏极沿第二方向具有第二宽度；第三源极，设置在耦合到一个或多个第二半导体纳米结构的第三栅极金属的第二侧上，其中，第三源极具有沿第二方向的第二宽度。

在本公开的另一方面，公开了一种存储器器件布局。存储器器件布局包括第一部件，第一部件包括第一子部件和第二子部件。第一子部件配置为限定第一晶体管的源极和漏极，并且第二子部件配置为限定第二晶体管的源极和漏极。沿第一方向延伸的第一子部件具有沿垂直于第一方向的第二方向的第一宽度。从第一子部件沿第一方向延伸的第二子部件具有沿第二方向的第二不同宽度。存储器器件布局包括第二部件，其配置为界定第一晶体管的栅极。第二部件沿第二方向在第一子部件上方延伸。存储器器件布局包括第三部件，配置为限定第二晶体管的栅极。第三部件沿第二方向在第二子部件上方延伸。

在上述存储器器件布局中，第二不同宽度大于第一宽度。

在上述存储器器件布局中，第一部件的第一子部件与第二子部件之间的边界位于第二部件与第三部件之间。

在上述存储器器件布局中，第一部件还配置为限定第三晶体管的相应源极和漏极，存储器器件布局还包括：第四部件，配置为限定第三晶体管的栅极，第四部件沿第二方向在第二子部件上方延伸。

在上述存储器器件布局中，第一部件还包括与第一子部件平行的第三子部件，第三子部件沿第二方向具有第一宽度，第一部件的第二子部件也从第三子部件沿第一方向延伸。

在上述存储器器件布局中，第一部件还包括与第一子部件和第二子部件平行的第四子部件，第四子部件具有沿第二方向的第一宽度。

在上述存储器器件布局中，第一晶体管的栅极将耦合到编程字线，并且第二晶体管耦合到读取字线。

在上述存储器器件布局中，第一部件的第二子部件包括分别位于第三部件的不同侧上的第一部分和第二部分，并且其中，第一部分或第二部分耦合到位线。

在上述存储器器件布局中，第二不同宽度与第一宽度的比率满足条件。

在本公开的又一方面，公开了一种用于制造半导体器件的方法。该方法包括形成沿第一方向彼此间隔开的多个第一纳米结构。多个第一纳米结构中的每个具有沿垂直于第一方向的第二方向的第一宽度。该方法包括形成沿第一方向彼此间隔开的多个第二纳米结构。多个第二纳米结构中的每个具有沿第二方向的第二不同宽度。该方法包括形成沿第二方向延伸的第一栅极，第一栅极围绕多个第一纳米结构中的每个并且其中设置有第一栅极电介质。该方法包括形成沿第二方向延伸的第二栅极，第二栅极围绕多个第二纳米结构中的每个并且其中设置有第二栅极电介质。

在上述方法中，多个第一纳米结构配置为反熔丝单元的编程晶体管的传导沟道，并且多个第二纳米结构配置为反熔丝单元的读取晶体管的传导沟道，第二不同宽度大于第一宽度。

上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。