MRAM存储器及MRAM阵列读取电路的制作方法

本发明涉及存储技术领域，尤其涉及一种mram存储器及mram阵列读取电路。

背景技术：

磁性随机存储器(magneticrandomaccessmemory，mram)是一种非挥发性的磁性随机存储器。因拥有静态随机存储器(sram)的高速读取写入能力和动态随机存储器(dram)的高集成度，且基本上可以进行无限次地重复写入，mram存储器因而得到了广泛的应用。

但是，现有的mram阵列读取电路无法提供时序上相匹配的阵列字线开启信号和灵敏放大器的使能信号，导致无法正确地读出mram阵列中存储的数据。

技术实现要素：

本发明解决的问题是提供一种mram阵列读取电路，以输出时序上相匹配的阵列字线开启信号和灵敏放大器使能信号，以更加准确地读取mram阵列中存储的数据。

为解决上述问题，本发明提供一种mram阵列读取电路，所述mram阵列读取电路包括追踪延时电路、字线驱动电路和灵敏放大器；

所述追踪延时电路的输入端与预设的时钟脉冲信号耦接，所述追踪延时电路的第一延时输出端与字线驱动电路耦接，所述追踪延时电路的第二延时输出端与所述灵敏放大器的使能端耦接，适于在所述时钟脉冲信号有效时，通过追踪mram阵列的阵列位线的放电过程对所述时钟脉冲信号分别进行第一延时和第二延时，生成第一延时信号和第二延时信号，分别作为mram阵列的阵列字线开启信号和灵敏放大器的使能信号；

所述字线驱动电路的输入端与所述追踪延时电路的第一延时输出端耦接，输出端与mram阵列的阵列字线耦接，适于在接收到所述阵列字线开启信号时，开启对应的阵列字线，使得被选取中的mram位存储单元和参考单元开启，以分别对对应的阵列位线和参考位线进行放电；

所述灵敏放大器的使能端与所述追踪延时电路的第二延时输出端耦接，所述灵敏放大器的正相输入端和反相输入端分别与mram阵列的阵列位线和参考单元的参考位线耦接，适于在接收到所述使能信号时，读取mram阵列的相应阵列位线上的数据点电压与所述参考单元的参考位线上的参考点电压并进行比较，根据比较结果输出对应的数字电平信号。

可选地，所述追踪延时电路包括k个级联的复制位线放电单元，与每级的复制位线放电单元一一对应设置的预充电开关单元、复制位线电容、复制位线和反相延时单元，以及预设的公共源极线；k为大于1的整数；

所述复制位线电容的第一端与本级的复制位线及本级的预充电开关单元的第三端耦接，所述复制位线电容的第二端接地；所述复制位线电容的容值为所述mram阵列的位线电容的容值的1/k；

所述预充电开关单元的第一端与预设的预充电脉冲信号耦接，所述预充电开关单元的第二端与所述灵敏放大器的正相输入端耦接，所述预充电开关单元的第三端与本级的复制位线电容的第一端耦接，适于在所述预充电脉冲信号有效时，在所述灵敏放大器的正相输入端与本级的所述复制位线电容之间形成通路，对本级的所述复制位线电容进行充电，以将本级的复制位线的电压上拉至预设的高电平；

所述复制位线放电单元的第一端与本级的复制位线耦接，所述复制位线放电单元的第二端与预设的公共源极线耦接，所述复制位线放电单元的第三端与上一级反相延时单元的输出端耦接，适于在接收到上一级反相延时单元的输出端输出的放电使能信号时，在本级的复制位线与预设的公共源极线之间形成通路，对本级的所述复制位线电容进行放电，以将本级的复制位线的电压进行下拉；第1级的复制位线放电单元的第三端为所述追踪延时电路的输入端；

所述反相延时单元的第一端与本级的复制位线耦接，所述反相延时单元的第二端与下一级的复制位线放电单元的第三端耦接，适于在检测到本级的所述复制位线的电压低于预设的翻转电压时，将本级的复制位线的电压进行反相延时，作为下一级复制位线放电单元的放电使能信号并输出至下一级的复制字线；其中，k1级的反相延时单元的输出端为所述第一延时输出端，k级的反相延时单元的输出端为所述第二延时端；k1为小于k的整数。

可选地，k1的数值与所述时钟脉冲信号与所述阵列字线开启信号之间的时间差有关。

可选地，k的数值与所述时钟脉冲信号和所述使能信号之间的时间差相关。

可选地，所述预充电开关单元包括第一nmos晶体管；

所述第一nmos晶体管的栅端与所述预充电脉冲信号耦接，所述第一nmos晶体管的漏端与mram阵列的对应位线耦接，所述第一nmos晶体管的源端与本级的所述位线电容的第一端耦接。

可选地，所述复制位线放电单元包括m路并联连接的放电子单元；m*k为所述mram阵列的一列中mram位存储单元的数量；

所述放电子单元包括第一mtj存储单元和第二nmos晶体管；所述第一mtj存储单元的第一端与本级的复制位线耦接，所述第一mtj存储单元的第二端与所述第二nmos晶体管的漏端耦接；第二nmos晶体管的栅端与本级的复制字线耦接，所述第二nmos晶体管的源端与所述公共源极线耦接。

可选地，当所述第一mtj存储单元为高阻态时，所述放电子单元为高阻态放电子单元；当所述第一mtj存储单元为低阻态时，所述放电子单元为低阻态放电子单元；所述复制位线放电单元中的高阻态放电子单元和低阻态放电子单元的数量分别为m/2。

可选地，所述反相延时单元包括反相器；

所述反相器的输入端与本级的复制位线耦接，所述反相延时单元的输出端与下一级复制位线放电单元的第三端耦接。

可选地，所述追踪延时电路还包括与复制位线放电单元一一对应设置的虚设位线放电单元；

所述虚设位线放电单元的第一端与本级的复制位线耦接，所述虚设位线放电单元的第二端与所述公共源极线耦接，所述虚设位线放电单元的第三端接地，适于与本级的复制位线放电单元共同确定本级的复制位线电容的容值。

可选地，所述虚设位线放电单元包括n路并联连接的虚设放电子单元；n为大于或等于1的整数；

所述虚设放电子单元包括第二mtj存储单元和第三nmos晶体管；所述第二mtj存储单元的第一端与本级的复制位线耦接，所述第二mtj存储单元的第二端与所述第三nmos晶体管的漏端耦接；第三nmos晶体管的栅端接地，所述第三nmos晶体管的源端与所述公共源极线耦接。

可选地，n的数值与本级的所述复制位线电容的容值和本级的复制位线放电单元中的放电子单元的数量m有关。

可选地，所述追踪延时电路还包括第三延时输出端，所述第三延时输出端为k2级的反相延时单元的输出端，适于输出所述预充电脉冲信号；k2为大于或等于1且小于k1的整数。

可选地，k2的数值与所述时钟脉冲信号与所述预充电脉冲信号之间的时间差相关。

本发明实施例还提供了一种mram存储器，所述mram存储器包括上述任一项所述的mram阵列读取电路。

与现有技术相比，本发明的技术方案具有以下优点：

上述的方案，通过追踪延时电路在所述时钟脉冲信号有效时，通过追踪mram阵列的阵列位线的放电过程对所述时钟脉冲信号进行延时，生成预设的使能信号并发送至预设的灵敏放大器，以使得所述灵敏放大器在接收到所述使能信号时，读取被选中的mram位存储单元输出的数据点电压与所述参考单元输出的参考点电压并进行比较，根据比较结果输出对应的数字电平信号。与现有的反相器延时链相比，采用追踪延时电路可以分别对高阻态和低阻态的mram位存储单元的放电过程进行准确地追踪，可以根据mram位存储单元的放电过程对输入的时钟脉冲信号进行相应的延时，生成准确的字线开启信号和灵敏放大器的使能信号，从而可以准确地读取mram位存储单元中存储的数据。

附图说明

图1为一种mram阵列及外围电路的结构示意图；

图2为图1所示的mram阵列的读取时序示意图；

图3为现有的mram阵列的读操作过程中使用的反相器延时链电路的结构示意图；

图4本发明实施例中的一种mram阵列读取电路的结构示意图；

图5为本发明实施例中的一种追踪延时电路的结构示意图；

图6为本发明实施例中的追踪延时电路在mram阵列读操作时序示意图；

图7为本发明实施例中的追踪延时电路与现有的反相器延时链的延时时间及延时的标准方差的蒙特卡洛仿真结果示意图。

具体实施方式

由背景技术可知，在mram读操作过程中，为了得到合适的灵敏放大器使能信号和合理的字线开启时间，需要对阵列位线的放电过程进行跟踪。

图1示出了一种mram阵列及外围电路的结构示意图。图2示出了图1所示的mram阵列的读操作过程中的脉冲时序图。参见图1和图2，地址译码器在时钟脉冲信号clk上升沿到来之前且地址信号adr变化时开始进行预译码。在时钟脉冲信号clk上升沿到来时，需要锁存地址信号adr，以在钟脉冲信号clk上升沿到来之前完成地址译码，此延时记为tadr。当时钟脉冲信号clk上升沿到来时，mram时序电路产生信号控制字线驱动电路工作，相应的阵列字线wl开启，此延时记为twl。当阵列字线wl时，阵列位线和参考位线分别通过mram位存储单元和参考单元进行放电，使得阵列位线和参考位线的电压逐渐下降，直至阵列位线和参考位线之间的电压差满足灵敏放大器sae的使能电压差值，阵列字线wl关闭，灵敏放大器使能，将阵列位线和参考位线之间的电压差迅速放大到全摆幅，并进行锁存和缓冲，最终输出数据dout，对应的延时记为tdout。

通过上述的描述可知，从阵列字线wl开启时刻到灵敏放大器使能时刻之间会产生一定的延时，这段延时也就是mram位存储单元或者说是阵列位线放电所产生的延时。

参见图3，为匹配mram位存储单元放电产生的延时，现有技术中分别采用具有不同延时时间的反相器延时链对输入的时钟脉冲信号clk进行延时，得到mram阵列的阵列字线开启信号wl和灵敏放大器的使能信号sae。具体而言，时钟脉冲信号clk，经过k2级的反相器组成的k2延时链产生预充电脉冲信号pre，从而使得灵敏放大器在预充电脉冲信号pre的驱动下分别为阵列位线和参考位线充电；之后，时钟脉冲信号clk经过k1级的反相器组成的k1级延时链产生阵列字线开启信号，使得相应的mram位存储单元单元和参考单元开启分别对阵列位线和参考位线进行放电；再之后，时钟脉冲信号clk经过k级的反相器组成的k级延时链产生灵敏放大器的使能信号，灵敏放大器sa开启分别读取mram位存储单元单元输出的数据点电压vread和参考单元输出的参考点电压vref并进行比较，根据比较结果输出对应的数据电平信号。

根据mram位存储单元中存储的数据是“1”还是“0”，mram位存储单元分别具有高阻态和低阻态两种状态。当mram位存储单元的高阻态和低阻态的电阻值比率(tmr)较大，也即mram位存储单元(bitcell)的高阻态和低阻态的电阻值的差值较大时，在mram阵列读操作过程中，相应的阵列位线将会有不同的放电速度。因此，灵敏放大器的使能时刻取决于mram位存储单元的放电延时。

为了获得较高的读取良率，反相器延时链延时波动的均值应选在输入电压对灵敏放大器翻转能力最强的时刻。但是，当电压改变时，反相器延时链延时时间的变化与mram位存储单元的放电时间的变化不同，使得灵敏放大器的使能时刻远离最佳采样时刻，导致难以准确地跟踪实际阵列mram位存储单元的放电过程，从而无法得到在时序上相互匹配的字线开启信号和灵敏放大器使能信号，降低了数据读取的准确性。

为解决上述问题，本发明实施例中的技术方案通过追踪延时电路在所述时钟脉冲信号有效时，通过追踪mram阵列的阵列位线的放电过程对所述时钟脉冲信号进行延时，生成预设的使能信号并发送至预设的灵敏放大器，以使得所述灵敏放大器在接收到所述使能信号时，读取被选中的mram位存储单元输出的数据点电压与所述参考单元输出的参考点电压并进行比较，根据比较结果输出对应的数字电平信号。与现有的反相器延时链相比，所述追踪延时电路可以分别对高阻态和低阻态的mram位存储单元的放电过程进行准确地追踪，可以根据mram位存储单元的放电过程对输入的时钟脉冲信号进行相应的延时，生成时序上相匹配的字线开启信号和灵敏放大器的使能信号，从而可以准确地读取mram位存储单元中存储的数据。

下面将结合附图对本发明实施例中的mram阵列读取电路做进一步详细的描述。

图4示出了本发明实施例中的一种mram阵列读取电路的结构示意图。参见图4，所述mram阵列读取电路可以应用于stt-mram阵列中，用于读取stt-mram阵列中的mram位存储单元中存储的数据，其可以包括追踪延时电路401、字线驱动电路402和灵敏放大器403。其中，所述追踪延时电路401的输入端与预设的时钟脉冲信号clk耦接，所述追踪延时电路401的第一延时输出端与字线驱动电路402的输入端耦接，所述追踪延时电路401的第二延时输出端与所述灵敏放大器403的使能端耦接；所述字线驱动电路402的输出端与mram阵列的阵列字线耦接，所述灵敏放大器403的正相输入端和反相输入端分别与mram阵列的阵列位线和参考单元的参考位线耦接。

在执行mram位存储单元的读操作过程中，本发明实施例中的mram阵列读取电路首先采用所述追踪延时电路401接收stt-mram阵列的时序电路产生的时钟脉冲信号，并在检测到所述时钟脉冲信号有效，即时钟脉冲信号的上升沿到来时，通过追踪mram阵列的阵列位线的放电过程对所述时钟脉冲信号分别进行第一延时和第二延时，生成第一延时信号和第二延时信号，分别作为mram阵列的阵列字线开启信号和灵敏放大器的使能信号。

其中，作为mram阵列的阵列字线开启信号的第一延时信号先于作为灵敏放大器的使能信号的第二延时信号产生。故而，所述字线驱动电路402的输入端先接收到作为所述阵列字线开启信号的第一延时信号。所述字线驱动电路402在接收到所述阵列字线开启信号时，开启对应的阵列字线，使得被选取中的mram位存储单元和参考单元开启，从而分别对对应的阵列位线和参考位线进行放电，使得阵列位线和参考位线上的电压不断下降。

在所述字线驱动电路402的输入端接收到所述阵列字线开启信号一段时间之后，所述灵敏放大器403的使能端接收到作为所述灵敏放大器403的使能信号的第二延时信号。接收到所述使能信号时，灵敏放大器403读取mram阵列的相应阵列位线上的数据点电压与所述参考单元的参考位线上的参考点电压并进行比较，根据比较结果输出对应的数字电平信号。

图5示出了本发明实施例中的一种追踪延时电路的结构示意图。参见图5，为了跟踪mram阵列中mram位存储单元的全局工艺波动，本发明实施例中的一种追踪延时电路包括k个级联的复制位线放电单元，即第1级复制位线放电单元至第k级复制位线放电单元501～50k，以及与第1级复制位线放电单元至第k级复制位线放电单元501～50k一一对应设置的预充电开关单元511～51k、复制位线电容c1～ck、复制位线bl1～blk、复制字线wl1～wlk和反相延时单元521～52k，以及预设的公共源极线sl。其中：

所述复制位线电容c1～ck的第一端分别与所述预充电开关单元511～51k的第二端和第1级复制位线放电单元至第k级复制位线放电单元501～50k的第一端耦接，复制位线电容c1～ck的第二端接地。

所述预充电开关单元511～51k分别具有第一端、第二端和第三端。所述预充电开关单元511～51k分别通过第一端和第二端耦接于所述灵敏放大器的正向输出端与复制位线电容c1～ck的第一端之间，且所述预充电开关单元511～51k的第三端与预设的预充电信号耦接，以在所接收的预充电脉冲信号的驱动下，即在预充电脉冲信号的上升沿到来时开启，经由预充电开关单元511～51k分别在所述灵敏放大器的正向输出端与所述复制位线电容c1～ck之间形成对应的充电通路，使得灵敏放大器分别将复制位线电容c1～ck预充至预设的高电平。

在本发明实施例中，所述预充电开关单元511～51k分别包括第一nmos晶体管。所述预充电开关单元511～51k中的所述第一nmos晶体管的栅端均与所述预充电脉冲信号耦接，所述预充电开关单元511～51k中的所述第一nmos晶体管的漏端与所述灵敏放大器的正向输出端耦接，所述预充电开关单元511～51k中的所述第一nmos晶体管的源端分别与复制位线电容c1～ck的第一端耦接。其中，所述预充电脉冲信号为所述mram阵列的预充电信号，也即灵敏放大器在接收到所述预充电脉冲信号为参考位线和对应的阵列位线充电的同时，也分别将本发明实施例中的追踪延时电路中设置的k级的所述复制位线电容c1～ck充电至高电平。

第1级复制位线放电单元至第k级复制位线放电单元501～50k分别具有第一端、第二端和第三端。其中，第1级复制位线放电单元至第k级复制位线放电单元501～50k的第一端分别耦接复制位线bl1～blk，第1级复制位线放电单元至第k级复制位线放电单元501～50k的第二端分别耦接于所述公共源极线sl，所述公共源极线sl接地，且第1级复制位线放电单元至第k级复制位线放电单元501～50k的第三端分别与复制字线wl1～wlk耦接。第1级复制位线放电单元至第k级复制位线放电单元501～50k可以在复制字线wl1～wlk的触发下开启，以经由第1级复制位线放电单元至第k级复制位线放电单元501～50k分别在复制位线bl1～blk与公共源极线sl之间形成对应的放电通路。

根据本发明一实施例，所述第1级复制位线放电单元至第k级复制位线放电单元501～50k分别包括m路的放电子单元5011～501m。其中，m路的放电子单元5011～501m分别与实际的mram阵列中的mram位存储单元具有相同的结构，以对mram阵列的放电过程进行复制。具体而言，放电子单元5011～501m分别包括一第一mtj存储单元和一第二nmos晶体管。其中，放电子单元5011～501m中的第一mtj存储单元的第一端分别与复制位线bl1～blk耦接，放电子单元5011～501m中的第一mtj存储单元的第二端分别与所述第二nmos晶体管的漏端耦接；放电子单元5011～501m中第二nmos晶体管的栅端分别与复制字线wl1～wlk耦接，放电子单元5011～501m中的二nmos晶体管的源端与所述公共源极线sl耦接。其中，复制字线wl1作为所述追踪延时电路的输入端，与所述时钟脉冲信号clk耦接。

反相延时单元521～52k分别具有输入端和输出端。反相延时单元521～52k的输入端分别与复制位线bl1～blk耦接，反相延时单元521～52k的输出端分别与复制字线wl1～wlk耦接，以分别在输入端所接收的复制位线bl1～blk上的电压信号的驱动下开启，对所接收的复制位线bl1～blk上的电压信号分别进行反相延时，生成对应的放电使能信号分别传输至复制字线wl2～wlk。在本发明实施例中，所述反相延时单元521～52k分别包括反相器，每个所述反相器的输入端和输出端分别作为所述反相延时单元521～52k的输入端和输出端。

在具体实施中，所述追踪延时电路还可以包括与所述第1级复制位线放电单元至第k级复制位线放电单元501～50k一一对应设置的虚设位线放电单元531～53k。虚设位线放电单元531～53k用于与复制位线放电单元501～50k一起分别用于确定复制位线电容c1～ck的容值。所述虚设位线放电单元531～53k的第一端分别与复制位线bl1～blk耦接，所述虚设位线放电单元531～53k的第二端与所述公共源极线sl耦接，所述虚设位线放电单元531～53k的第三端均接地。

在本发明实施例中，所述虚设位线放电单元531～53k分别包括n路并联连接的虚设放电子单元5311～531n。所述虚设放电子单元5311～531n分别包括一第二mtj存储单元和一第三nmos晶体管；虚设放电子单元5311～531n的所述第二mtj存储单元的第一端分别与复制位线bl1～blk耦接，虚设放电子单元5311～531n的所述第二mtj存储单元的第二端与所述第三nmos晶体管的漏端耦接；虚设放电子单元5311～531n的第三nmos晶体管的栅端均接地，虚设放电子单元5311～531n所述第三nmos晶体管的源端与所述公共源极线sl耦接。所述虚设位线放电单元531～53k的第三nmos晶体管的栅端始终接地，故不会分别在复制位线bl1～blk与公共源极线sl之间形成放电通路，其作用仅在于与第1级复制位线放电单元至第k级复制位线放电单元501～50k共同决定复制位线电容c1～ck的容值的大小。其中，n为大于或等于1的整数，其具体数值由本级的所述复制位线电容的容值和本级的复制位线放电单元中的放电子单元的数量m共同确定。

参见图6，当第1级复制位线放电单元的复制字线wl1在接收到有效的时钟脉冲信号clk，也即时钟脉冲信号clk的上升沿到来时，第1级复制位线放电单元501开启，从而经由第1级复制位线放电单元501在复制位线bl1与公共源极线sl之间形成放电通路。因复制位线bl1还与本级的复制位线电容c1的第一端耦接，且复制位线电容c1已经于此前被预充电至预设的高电平，从而使得复制位线电容c1通过第1级复制位线放电单元501进行放电，进而使得复制位线电容c1的第一端上耦接的复制位线bl1上的电平被逐渐下拉。

第1级的反相延时单元511的输入端接收复制位线bl1上的电平，并在复制位线bl1上的电压小于预设的翻转电压时，将复制位线bl1上的电压进行反向延时处理后，作为第2级的复制位线放电单元的放电使能信号输出至所述第2级的复制位线放电单元的复制字线wl2。

第2级的复制位线放电单元502的复制字线wl2在接收到第1级的反相延时单元511输出的放电使能信号时开启，经由第2级的复制位线放电单元502在复制位线bl2与公共源极线sl之间形成放电通路，从而通过第2级的复制位线放电单元502对第2级的复制位线电容c2进行放电，进而使得与复制位线电容c1的第一端上耦接的复制位线bl2的电平被逐渐下拉。

第2级的反相延时单元521的输入端接收复制位线bl2上的电平，并在复制位线bl1上的电压小于预设的翻转电压时，将复制位线bl2上的电压进行反向延时处理后，作为第3级的复制位线放电单元的放电使能信号传输出至第3级的复制位线放电单元503的复制字线wl3……以此类推，直至到达第k级的反相延时单元的输出端输出灵敏放大器的使能信号。

在上述的追踪延时电路中，第1级复制位线放电单元至第k级复制位线放电单元501～50k中放电子单元的个数为(k*m)，该(k*m)的数值为mram阵列中一列上的mram位存储单元的数量。同时，每级设置的复制位线电容c1～ck的容值相等，分别为mram阵列中位线电容的1/k，则所述第1级复制位线放电单元至第k级复制位线放电单元501～50k的放电时间分别为mram阵列中单个mram位存储单元的放电时间的1/k，故所述第1级复制位线放电单元至第k级复制位线放电单元501～50k的放电时间之和与mram阵列中单个mram位存储单元的放电时间相同。

根据本发明另一实施例，所述第1级复制位线放电单元至第k级复制位线放电单元501～50k中的高阻态放电子单元和低阻态放电子单元的数量分别为m/2，各占50％，故可以实现对实际mram阵列中的高阻态和低阻态mram位存储单元的放电能力的折中复制，因而可以更加准确地对mram阵列的位线放电过程进行跟踪。其中，当所述第一mtj存储单元为高阻态时，所述放电子单元为高阻态放电子单元；当所述第一mtj存储单元为低阻态时，所述放电子单元为低阻态放电子单元。

同时，时钟脉冲信号clk与灵敏放大器的使能信号之间的延时，为反相延时单元521～52k的延时时间进行相加后得到。根据实际的延时的需要，通过改变追踪延时单元中的级数k的取值，可以改变反相延时单元521～52k的数量，从而可以对输入的时钟脉冲信号与输出的灵敏放大器的使能信号之间的延时时间进行调整。这里需要指出的是，当k的取值发生变化时，因(k*m)的数值为mram阵列中一列上的mram位存储单元的数量，则第1级复制位线放电单元至第k级复制位线放电单元501～50k中放电子单元的个数m也会相应地发生变化。

本领域的技术人员可以理解的是，根据实际的需要，可以在上述的第1级的反相延时单元511至第k级的反相延时单元51k之间选取k1级的反相延时单元51k1的输出端，作为mram阵列的字线开启信号的输出端，并在第1级的反相延时单元511至第k1级的反相延时单元51k1之间k2级的反相延时单元51k2的输出端，作为mram阵列位线的预充电信号输出端，从而使得mram阵列读操作过程中mram阵列位线的预充电信号、阵列字线开启信号和灵敏放大器的使能信号三者在时序上相匹配，以提高mram阵列中mram位存储单元的数据读取的准确性。

可知的是，复制位线的放电延时与复制位线电容、复制单元放电电流和电源电压三个因素有关。令vdd表示电源电压，crbl表示复制位线上的电容，icell为复制位放电单元的放电电流。当k＝1，m＝1时定义传统复制位线电路延时的均值μconv和标准方差σconv为：

σconv＝δt0(2)

采用本发明实施例中的追踪延时电路将复制位线等分为k级，每级的放电单元数目都和传统复制位线电路中放电单元的数目一样，即放电电流和传统结构相同。因此，每一级放电延时的均值和标准方差都降低为传统结构的1/k。本发明实施例中的追踪延时电路中的多级复制位线时的延时的均值μmrb和标准方差σmrb表示为：

通过比较可知，本发明实施例中的追踪延时单元的延时的平均值和传统复制位线结构相同，但延时的标准方差降低为传统结构的

图7示出了本发明实施例中的追踪延时单元的延时时间及延时的标准方差的蒙特卡洛仿真结果。参见图7，以放电级数k＝4，每一级放电单元数目m＝4为例，本发明实施例中的追踪延时单元的延时时间为650ps。与具有相同延时的反相器延时链相比，本发明实施例中的追踪延时单元的延时的标准方差为40ps，远小于具有相同延时的反相器延时链的延时的标准方差100ps。因此，本发明实施例中的追踪延时单元的延时时间的波动较小，故而可以提高较稳定的阵列字线开启信号和灵敏放大器的使能信号，提高数据读取的准确性。

本发明实施例还提供了一种mram存储器，所述mram存储器包括上述任一项所述的mram阵列读取电路。其中，所述mram阵列读取电路请参见前述部分的详细介绍，不再赘述。

采用本发明实施例中的上述方案，通过追踪延时电路在所述时钟脉冲信号有效时，通过追踪mram阵列的阵列位线的放电过程对所述时钟脉冲信号进行延时，生成预设的使能信号并发送至预设的灵敏放大器，以使得所述灵敏放大器在接收到所述使能信号时，读取被选中的mram位存储单元输出的数据点电压与所述参考单元输出的参考点电压并进行比较，根据比较结果输出对应的数字电平信号。与现有的反相器延时链相比，采用追踪延时电路可以分别对高阻态和低阻态的mram位存储单元的放电过程进行准确地追踪，可以根据mram位存储单元的放电过程对输入的时钟脉冲信号进行相应的延时，生成准确的字线开启信号和灵敏放大器的使能信号，从而可以准确地读取mram位存储单元中存储的数据。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。