相关申请的交叉引用
本申请要求于2019年12月16日在韩国知识产权局(kipo)提交的第10-2019-0168037号韩国专利申请的优先权，其内容通过引用整体结合于此。
示例实施例一般地涉及半导体集成电路，并且更具体地，涉及在存储器设备中写入数据的方法、从存储器设备读取数据的方法、以及包括写入和读取数据的方法的操作存储器设备的方法。
背景技术：
取决于半导体存储器设备在断电时是否保持(retain)存储的数据，半导体存储器设备通常可分为两个类别。这些类别包括在断电时丢失存储的数据的易失性存储器设备和在断电时保持存储的数据的非易失性存储器设备。易失性存储器设备的数据写入和/或读取操作可以不同于非易失性存储器设备的数据写入和/或读取操作。
近来，在易失性存储器设备和非易失性存储器设备两者中执行纠错码(ecc)编码和/或解码，以确保或保证数据完整性。然而，由于ecc编码和/或解码，数据写入和/或读取操作所需的时间会增加，并且当使用位于存储器设备外部(例如，通常位于存储器控制器中)的ecc处理时，会发生数据输入/输出(i/o)的负担、性能效率降低以及成本增加。
技术实现要素：
本公开的至少一个示例实施例提供了一种在存储器设备中写入数据的方法和从存储器设备读取数据的方法，其能够确保数据完整性而不降低响应速度或增加成本。
本公开的至少一个示例实施例提供了一种包括写入数据的方法和读取数据的方法的操作存储器设备的方法。
根据示例实施例，在存储器设备写入数据的方法中，通过执行第一复制操作来生成多个复制位行，在第一复制操作中，写入数据中包括的多个位以位为单位被拷贝。通过执行第二复制操作来生成多个复制位组，在第二复制操作中，多个复制位行以行为单位被拷贝。将多个复制位组分别存储到存储器设备中包括的多个存储器区域中。多个存储器区域中的每一个是在数据读取操作期间被同时感测的区域。
根据示例实施例，在从存储器设备读取数据的方法中，当包括多个位的读取数据按照使得所述多个位以位为单位被拷贝以生成多个复制位行、多个复制位行以行为单位被拷贝以生成多个复制位组、以及多个复制位组被分别存储到存储器设备中包括的多个存储器区域中的方案被写入时，同时感测多个复制位组中的每一个。通过对多个复制位组的感测结果执行基于多数感测的第一纠错，获得多个复制位行。
根据示例实施例，在操作存储器设备的方法中，执行数据写入操作，在数据写入操作中，第一数据被双重复制并且双重复制的第一数据被存储。执行数据读取操作，在数据读取操作中，取回(retrieve)双重复制的第一数据。当执行数据写入操作时，通过执行第一复制操作来生成第一复制位行，在第一复制操作中，第一数据中包括的第一位以位为单位被拷贝。通过执行第二复制操作来生成第一复制位组，在第二复制操作中，第一复制位行以行为单位被拷贝。将第一复制位组存储到第一存储器区域中。第一存储器区域连接到同一位线，并且是在数据读取操作期间被同时感测的区域。当执行数据读取操作时，同时感测第一复制位组。通过对第一复制位组的感测结果执行基于多数感测的第一纠错，获得第一复制位行。当获得第一复制位行时，在第一感测电压高于第一参考电压时，获得第一复制位行的一个位作为第一值。第一感测电压是通过同时感测第一存储器区域中所包括的存储器单元当中的、连接到第一位线并存储第一位的存储器单元来获得的。当第一感测电压低于或等于第一参考电压时，获得第一复制位行的一个位作为第二值。
在根据示例实施例的在存储器设备中写入数据的方法、从存储器设备读取数据的方法以及操作存储器设备的方法中，可以通过执行双重复制操作来写入数据，并且可以基于执行多数感测和/或另外执行多数表决(majorityvoting)的多步纠错来读取数据。因此，可以在没有外部ecc的情况下确保或保证数据完整性，例如，不会降低响应速度和增加成本。
附图说明
从以下结合附图的详细描述中，将更加清楚地理解说明的、非限制性的示例实施例。
图1是示出根据示例实施例的在存储器设备中写入数据的方法的流程图。
图2是示出根据示例实施例的包括存储器设备的存储器系统的框图。
图3是示出根据示例实施例的存储器设备的框图。
图4a和图4b是示出图3的存储器设备中的存储器单元阵列中包括的存储器块的示例的图。
图5是示出图1的在存储器设备中写入数据的方法的详细示例的流程图。
图6a、图6b、图7a、图7b、图8a和图8b是用于描述图5的写入数据的操作的图。
图9是示出图1的在存储器设备中写入数据的方法的另一详细示例的流程图。
图10是示出根据示例实施例的在存储器设备中写入数据的方法的流程图。
图11、图12a和图12b是用于描述图1和图10的在存储器设备中写入数据的方法的图。
图13是示出根据示例实施例的从存储器设备读取数据的方法的流程图。
图14是示出图13的从存储器设备读取数据的方法的详细示例的流程图。
图15是示出图14中的步骤s1210的示例的流程图。
图16是用于描述图15的操作的图。
图17是示出图14中的步骤s1210的另一个示例的流程图。
图18是用于描述图17的操作的图。
图19是用于描述根据示例实施例的从存储器设备读取数据的方法的图。
图20、图21和图22是示出根据示例实施例的从存储器设备读取数据的方法的流程图。
图23是示出图22中的步骤s1300的示例的流程图。
图24和图25是示出图23中的步骤s1310的示例的流程图。
图26是用于描述图24和图25的操作的图。
图27、图28和图29是示出根据示例实施例的从存储器设备读取数据的方法的流程图。
图30是示出根据示例实施例的操作存储器设备的方法的流程图。
图31是用于描述图30的操作的图。
图32、图33和图34是根据示例实施例的用于描述使用存储器设备的矩阵乘法方法的图。
图35是示出根据示例实施例的包括存储器设备的移动系统的框图。
具体实施方式
将参考附图更全面地描述各种示例实施例，在附图中示出了实施例。然而，本公开可以以许多不同的形式来具体实现，并且不应被解释为受限于这里阐述的实施例。贯穿本申请，相似的参考标号指代相似的元素。
图1是示出根据示例实施例的在存储器设备中写入数据的方法的流程图。
参考图1，执行根据示例实施例的写入数据的方法的存储器设备可以包括存储数据的存储器单元阵列、以及拷贝(例如，复制(duplicate)或重制(replicate))并重布置(rearrange)要存储的写入数据的数据复制与重布置电路。将参考图2和图3描述存储器设备和包括存储器设备的存储器系统的配置。
在根据示例实施例的在存储器设备中写入数据的方法中，通过执行第一复制(或重制)操作来生成多个复制位行，在第一复制(或重制)操作中，写入数据中包括的多个位以位为单位(例如，以位的单位、逐位、或逐位的基础)被拷贝(步骤s100)。写入数据可以与写入命令和写入地址一起提供。通过执行第二复制操作来生成多个复制位组，在第二复制操作中，多个复制位行以行为单位(例如，以行的单位、逐行、或逐行的基础)被拷贝(步骤s200)。将多个复制位组分别存储到存储器设备中包括的多个存储器区域中(步骤s300)。多个存储器区域中的每一个是在数据读取操作期间基本上同时或并发(concurrently)感测的区域。
在根据示例实施例的在存储器设备中写入数据的方法中，可以执行用于以位为单位拷贝写入数据的第一复制操作，可以执行用于以行为单位拷贝第一复制操作的结果的第二复制操作，然后可以最终存储多个复制位组。通过执行上述双重复制(double-duplication)操作，可以通过在后续数据读取操作中应用多数感测和/或多数表决的纠错方案来确保或保证数据完整性，而无需外部纠错码(ecc)(或通过最小化外部ecc的使用)。因此，可以改善或增强响应速度，并且可以有效地执行存储器内处理(processing-in-memory，pim)或存储器内计算(computing-in-memory，cim)。
图2是示出根据示例实施例的包括存储器设备的存储器系统的框图。
参考图2，存储器系统10可以包括存储器控制器20和至少一个存储器设备30。
在一些示例实施例中，如参考图3将描述的，存储器设备30可以是非易失性存储器设备，并且存储器系统10可以包括基于快闪存储器的数据存储介质，诸如存储卡、固态驱动器(ssd)等。在其他示例实施例中，存储器设备30可以是易失性存储器设备。
存储器设备30可以在存储器控制器20的控制下执行读取操作、擦除操作、编程操作和/或写入操作。存储器设备30可以通过输入/输出线从存储器控制器20接收命令cmd、地址addr和数据dat，用于执行这样的操作。此外，存储器设备30可以通过控制线从存储器控制器20接收控制信号ctrl。此外，存储器设备30可以通过电力线从存储器控制器20接收电力pwr。
存储器控制器20可以包括ecc块25。用于纠错的ecc块25可以使用bose-chaudhuri-hocquenghem(bch)码、低密度奇偶校验(ldpc)码、turbo码、里德所罗门(reed-solomon)码、卷积码、递归系统码(rsc)、网格编码调制(tcm)、块编码调制(bcm)等来执行编码调制，或者可以使用上述码或其他纠错码来执行ecc编码和ecc解码。在一些示例实施例中，可以不执行ecc编码和/或解码，诸如图1的写入数据的方法、图13的读取数据的方法等。在其他示例实施例中，可以选择性地执行ecc编码和/或解码，诸如图10的写入数据的方法、图20的读取数据的方法等。
存储器设备30可以包括用于执行上述数据写入的方法的数据复制与布置电路(ddac)50，并且可以包括用于执行稍后将描述的读取数据的方法的多数感测电路(msenc)70和多数表决电路(mvotc)80。此外，存储器设备30还可以包括用于执行稍后将描述的矩阵乘法方法的读写电路(rwc)40和运算(或计算)电路(oper)60。
图3是示出根据示例实施例的存储器设备的框图。
参考图3，存储器设备500包括存储器单元阵列510、地址解码器520、页缓冲器电路530、数据输入/输出(i/o)电路540、电压发生器550和控制电路560。在图3和随后的图中，将基于非易失性存储器设备的示例来描述存储器设备。
存储器单元阵列510经由多条串选择线ssl、多条字线wl和多条地选择线gsl连接到地址解码器520。存储器单元阵列510还经由多条位线bl连接到页缓冲器电路530。存储器单元阵列510可以包括连接到多条字线wl和多条位线bl的多个存储器单元(例如，多个非易失性存储器单元)。存储器单元阵列510可以被分成多个存储器块blk1、blk2、...、blkz，每个存储器块包括存储器单元。另外，多个存储器块blk1、blk2、...、blkz中的每一个可以被分成多个页。如参考图4a和图4b将描述的，存储器单元阵列510中的多个存储器单元可以二维(2d)阵列结构或三维(3d)垂直阵列结构布置。
控制电路560从外部(例如，图2中的存储器控制器20)接收命令cmd和地址addr，并基于命令cmd和地址addr控制存储器设备500的操作(例如，擦除、编程和读取操作)。例如，控制电路560基于命令cmd可以生成用于控制电压发生器550的控制信号con并且可以生成用于控制页缓冲器电路530的控制信号pbc，并且可以基于地址addr生成行地址r_addr和列地址c_addr。控制电路560可以向地址解码器520提供行地址r_addr，并且可以向数据i/o电路540提供列地址c_addr。
地址解码器520可以经由多条串选择线ssl、多条字线wl和多条地选择线gsl连接到存储器单元阵列510。
电压发生器550可以基于电力pwr和控制信号con生成存储器设备500的操作所需的电压vs。电压vs可以经由地址解码器520被施加到多条串选择线ssl、多条字线wl和多条地选择线gsl。此外，电压发生器550可以基于电力pwr和控制信号con生成数据擦除操作所需的擦除电压vers。擦除电压vers可以直接或经由位线bl被施加到存储器单元阵列510。
页缓冲器电路530可以经由多条位线bl连接到存储器单元阵列510。页缓冲器电路530可以包括多个页缓冲器。页缓冲器电路530可以存储将被编程到存储器单元阵列510中的数据dat，或者可以读取从存储器单元阵列510感测到的数据dat。
数据i/o电路540可以经由数据线dl连接到页缓冲器电路530。基于列地址c_addr，数据i/o电路540可以经由页缓冲器电路530将数据dat从存储器设备500的外部提供给存储器单元阵列510，或者可以经由页缓冲器电路530将数据dat从存储器单元阵列510提供给存储器设备500的外部。
图3中的数据复制与布置电路ddac、多数感测电路msenc、多数表决电路mvotc和运算电路oper可以分别对应于图2中的数据复制与布置电路50、多数感测电路70、多数表决电路80和运算电路60，并且图3中的页缓冲器电路530可以对应于图2中的读写电路40。在一些示例实施例中，如图3所示，多数感测电路msenc、数据复制与布置电路ddac、多数表决电路mvotc和运算电路oper可以被包括在页缓冲器电路530和数据i/o电路540中。在其他示例实施例中，尽管未在图3中示出，但是多数感测电路msenc、数据复制与布置电路ddac、多数表决电路mvotc和运算电路oper中的至少一个可以被实现为与页缓冲器电路530和数据i/o电路540分立(separate)、区别或区分的组件(或元件)。
图4a和图4b是示出图3的存储器设备中的存储器单元阵列中包括的存储器块的示例的图。图4a是示出nand快闪存储器设备中包括的存储器块的示例的电路图。图4b是示出垂直nand快闪存储器设备中包括的存储器块的示例的电路图。
参考图4a，存储器块blki可以包括串选择晶体管sst、地选择晶体管gst和存储器单元mc。串选择晶体管sst可以连接到位线bl1、...、blm，并且地选择晶体管gst可以连接到公共源极线csl。布置在同一行中的存储器单元可以串联设置在位线bl1至blm之一和公共源极线csl之间，并且布置在同一列中的存储器单元可以共同连接到字线wl1、wl2、...、wl(n-1)、wln之一。
串选择晶体管sst可以连接至串选择线ssl，使得根据从串选择线ssl施加的电压的电平来控制串选择晶体管sst。地选择晶体管gst可以连接至地选择线gsl，使得根据从地选择线gsl施加的电压的电平来控制地选择晶体管gst。可以根据施加到字线wl1至wln的电压的电平来控制存储器单元mc。
图4b的存储器块blkj可以是三维存储器块，其以三维结构(或垂直结构)形成在衬底上。例如，存储器块blkj可以包括多个垂直单元串(例如，nand串)，所述多个垂直单元串被垂直取向以使得至少一个存储器单元位于另一个存储器单元之上。存储器块blkj中包括的多个垂直单元串可以在垂直于衬底的方向上形成。
参考图4b，存储器块blkj可以包括连接在位线bl1、bl2和bl3与公共源极线csl之间的多个nand串ns11、ns12、ns13、ns21、ns22、ns23、ns31、ns32和ns33。nand串ns11至ns33中的每一个可以包括串选择晶体管sst，多个存储器单元mc1、mc2、mc3、mc4、mc5、mc6、mc7和mc8，以及地选择晶体管gst。
每个串选择晶体管sst可以连接到相应的串选择线(ssl1、ssl2和ssl3中的一个)。多个存储器单元mc1至mc8可以分别连接到相应的字线wl1、wl2、wl3、wl4、wl5、wl6、wl7和wl8。每个地选择晶体管gst可以连接到相应的地选择线(gsl1、gsl2和gsl3中的一个)。每个串选择晶体管sst可以连接到相应的位线(例如，bl1至bl3中的一个)，并且每个地选择晶体管gst可以连接到公共源极线csl。
共同连接到一条位线的nand串可以形成一列，并且连接到一条串选择线的nand串可以形成一行。例如，连接到第一位线bl1的nand串ns11、ns21和ns31可以对应于第一列，并且连接到第一串选择线ssl1的nand串ns11、ns12和ns13可以形成第一行。
三维垂直阵列结构可以包括垂直nand串，所述垂直nand串被垂直取向以使得至少一个存储器单元位于另一个存储器单元之上。该至少一个存储器单元可以包括电荷俘获层。其全部内容通过引用结合于此的以下专利文献描述了包括3d垂直阵列结构的存储器单元阵列的合适配置，其中三维存储器阵列被配置为多个层级(level)，其中字线和/或位线在层级之间共享：美国专利第7,679,133号；第8,553,466号；第8,654,587号；第8,559,235号；以及美国专利公开第2011/0233648号。
尽管根据示例实施例的存储器设备中包括的存储器单元阵列和存储器块是基于nand快闪存储器设备描述的，但是根据示例实施例的存储器设备可以是任何非易失性存储器设备，例如，相位随机存取存储器(pram)、电阻随机存取存储器(rram)、纳米浮栅存储器(nfgm)、聚合物随机存取存储器(poram)、磁性随机存取存储器(mram)、铁电随机存取存储器(fram)、晶闸管随机存取存储器(tram)等，或任何易失性存储器设备，例如，动态随机存取存储器(dram)、静态随机存取存储器(sram)等。
图5是示出图1的在存储器设备中写入数据的方法的详细示例的流程图。图6a、图6b、图7a、图7b、图8a和图8b是用于描述图5的写入数据的操作的图。
参考图1和图5，通过根据示例实施例的写入数据的方法存储在存储器设备中的写入数据可以包括第一位至第n位，其中，n是大于或等于二的自然数。第一位至第n位中的每一个可以通过第一复制操作被拷贝m次，以生成第一复制位行至第n复制位行中的相应一个，其中，m是大于或等于二的自然数。第一复制位行至第n复制位行中的每一个可以通过第二复制操作被拷贝k次，以生成第一复制位组至第n复制位组中的相应一个，其中，k是大于或等于二的自然数。第一复制位组至第n复制位组中的每一个可以被存储到存储器设备中包括的第一存储器区域至第n存储器区域中的相应一个中。
例如，当通过执行第一复制操作来生成多个复制位行时(步骤s100)，可以通过将第一位拷贝m次来生成第一复制位行(步骤s110)，并且可以通过将第n位拷贝m次来生成第n复制位行(步骤s120)。
当通过执行第二复制操作生成多个复制位组时(步骤s200)，可以通过将第一复制位行拷贝k次来生成第一复制位组(步骤s210)，并且可以通过将第n复制位行拷贝k次来生成第n复制位组(步骤s220)。
当将多个复制位组分别存储到多个存储器区域中时(步骤s300)，可以将第一复制位组存储到第一存储器区域中(步骤s310)，并且可以将第n复制位组存储到第n存储器区域中(步骤s320)。因此，写入数据中包括的多个位中的每一个可以被双重复制(或双重拷贝)m*k次，并且每个双重复制的位可以被存储在存储器设备中。
在一些示例实施例中，如参考图9将描述的，可以改变第一复制操作、第二复制操作和存储操作的顺序。
参考图6a和图6b，示出了图5的数据写入操作的详细示例。
写入数据dat1可以包括第一位至第n位b1、b2、...、bn。
通过对写入数据dat1执行第一复制操作dpo1而生成的第一复制数据drdat1可以包括第一复制位行至第n复制位行dbr1、dbr2、...、dbrn。第一复制位行dbr1可以包括m个第一位b1，第二复制位行dbr2可以包括m个第二位b2，并且第n复制位行dbrn可以包括m个第n位bn。第一复制操作dpo1可以表示在第一方向d1上的复制。例如，第一方向d1可以是行方向或字线方向。第一复制数据drdat1可以形成用于数据写入操作的一个数据单元。
通过对第一复制数据drdat1执行第二复制操作dpo2而生成的第二复制数据dgdat1可以包括第一复制位组至第n复制位组dbg1、dbg2、...、dbgn。第一复制位组dbg1可以包括k个第一复制位行dbr1，第二复制位组dbg2可以包括k个第二复制位行dbr2，并且第n复制位组dbgn可以包括k个第n复制位行dbrn。第二复制操作dpo2可以表示在与第一方向d1交叉(例如，垂直)的第二方向d2上的复制。例如，第二方向d2可以是列方向或位线方向。
第一复制位组dbg1可以被存储到第一存储器区域mr1中，该第一存储器区域mr1包括连接到k条字线wl1、wl2、...、wlk和m条位线bl11、bl12、...、bl1m的存储器单元。类似地，第二复制位组dbg2可以被存储到第二存储器区域mr2中，该第二存储器区域mr2包括连接到k条字线wl1至wlk和m条位线bl21、bl22、...、bl2m的存储器单元。第n复制位组dbgn可以被存储到第n存储器区域mrn中，该第n存储器区域mrn包括连接到k条字线wl1至wlk和m条位线bln1、bln2、...、blnm的存储器单元。
在一些示例实施例中，存储器区域mr1至mrn中的每一个可以是在数据读取操作期间被同时感测的区域，并且可以包括连接到同一位线的存储器单元，如图6b所示。当一个位被拷贝并存储在连接到同一位线的存储器单元中时，可以有效地执行在参考图13将描述的读取数据的方法中执行的多数感测。
参考图7a和图7b，示出了图5的数据写入操作的另一详细示例。将省略与图6a和图6b重复的描述。
可以通过对写入数据dat1执行第一复制操作dpo1'来生成第一复制数据drdat1'。可以通过对第一复制数据drdat1'执行第二复制操作dpo2'来生成第二复制数据dgdat1'。第二复制数据dgdat1'可以存储到存储器单元阵列中。
在图6a和图6b的示例中，在第一复制数据drdat1和第二复制数据dgdat1中的每一个中，所有相同的位可以被布置成彼此邻近。另一方面，在图7a和图7b的示例中，在第一复制数据drdat1'中，相同的位可以彼此不邻近，并且在第二复制数据dgdat1'中，相同的位可以被布置成彼此部分邻近。
尽管未详细示出，图7a的第一复制数据drdat1'中的第一位b1的组合、第二位b2的组合和第n位bn的组合可以分别表示第一复制位行、第二复制位行和第n复制位行。类似地，图7a的第二复制数据dgdat1'中的第一位b1的组合、第二位b2的组合和第n位bn的组合可以分别表示第一复制位组、第二复制位组和第n复制位组。图7b中的存储器单元当中的存储第一位b1并连接到位线bl11、bl21、...、blm1的存储器单元，存储第二位b2并连接到位线bl12，bl22、...、blm2的存储器单元，以及存储第n位bn并连接到位线bl1n、bl2n、...、blmn的存储器单元可以分别表示第一存储器区域、第二存储器区域和第n存储器区域。
尽管图6a、图6b、图7a和图7b示出了多个位被复制以具有特定的布置，但是示例实施例不限于此，并且复制位的布置可以根据示例实施例而改变。此外，虽然图6b和图7b示出了将复制位存储到连接到顺序或连续布置的字线和位线的存储器区域中，但是示例实施例不限于此，并且一个存储器区域可以连接到没有顺序或连续布置(例如，彼此隔开)的字线和/或位线。
此外，尽管图6a、图6b、图7a和图7b示出了在行方向上执行第一复制操作并且在列方向上执行第二复制操作，但是示例实施例不限于此。例如，可以通过在列方向上以位为单位拷贝多个位来生成多个复制位列，并且可以通过在行方向上以列为单位拷贝多个复制位列来生成多个复制位组。
参考图8a，存储器单元阵列可以包括四个存储器块blk1、blk2、blk3和blk4。存储器块blk1至blk4可以通过相同位线bla连接到一个页缓冲器pgbuf。存储器块blk1至blk4可以是图4a的存储器块blki或图4b的存储器块blkj。
其中存储多个复制位组的多个存储器区域中的每一个可以包括连接到相同位线bla的存储器块blk1至blk4，并且可以对应于存储器块blk1至blk4的一部分。
例如，dup1、dup2、dup3和dup4可以表示包括相同位的四个复制位行。dup1可以表示通过执行第一复制操作而生成的复制位行，并且dup2、dup3和dup4可以表示通过基于dup1执行第二复制操作而生成的复制位行。复制位行dup1可以存储在连接到存储器块blk1的字线wl1a的存储器单元中，复制位行dup2可以存储在连接到存储器块blk2的字线wl2a的存储器单元中，复制位行dup3可以存储在连接到存储器块blk3的字线wl3a的存储器单元中，以及复制位行dup4可以存储在连接到存储器块blk4的字线wl4a的存储器单元中。换句话说，被包括在存储器块blk1至blk4中的、连接到字线wl1a至wl4a并且存储复制位行dup1至dup4的存储器单元可以对应于一个存储器区域。
参考图8b，存储器单元阵列中包括的存储器块blk0可以包括四个子组(或串选择组)sg0、sg1、sg2和sg3。子组sg0可以连接到串选择线ssl0，子组sg1可以连接到串选择线ssl1，子组sg2可以连接到串选择线ssl2，并且子组sg3可以连接到串选择线ssl3。子组sg0至sg3可以通过相同位线blb连接到一个页缓冲器pgbuf。存储器块blk0可以是图4b的存储器块blkj。
其中存储多个复制位组的多个存储器区域中的每一个可以包括连接到相同位线blb的子组sg0至sg3，并且可以对应于子组sg0至sg3的一部分。
例如，复制位行dup1可以存储在连接到子组sg0的字线wl1b的存储器单元中，复制位行dup2可以存储在连接到子组sg1的字线wl2b的存储器单元中，复制位行dup3可以存储在连接到子组sg2的字线wl3b的存储器单元中，以及复制位行dup4可以存储在连接到子组sg3的字线wl4b的存储器单元中。换句话说，被包括在存储器块blk0的子组sg0至sg3中的、连接到字线wl1b至wl4b并且存储复制位行dup1至dup4的存储器单元可以对应于一个存储器区域。
尽管图8a和图8b示出了一定数量的存储器块和子组，但是示例实施例不限于此，并且根据示例实施例，可以改变一个存储器区域中包括的存储器块和/或子组的数量。
图9是示出图1的在存储器设备中写入数据的方法的另一详细示例的流程图。将省略与图5重复的描述。
参考图9，除了在图9的示例中改变了操作顺序之外，图9的示例可以与图5的示例基本相同。图9中的步骤s110、s120、s210、s220、s310和s320可以分别与图5中的步骤s110、s120、s210、s220、s310和s320基本相同。
在图5的示例中，可以对写入数据的所有位顺序地执行第一复制操作，可以在第一复制操作完成之后对所有复制位行顺序地执行第二复制操作，并且可以在第二复制操作完成之后顺序地存储所有复制位组。另一方面，在图9的示例中，对写入数据的第一位顺序地执行第一复制操作、第二复制操作和存储操作，随后可以对写入数据的第二位顺序地执行第一复制操作、第二复制操作和存储操作，最后，可以对写入数据的第n位顺序地执行第一复制操作、第二复制操作和存储操作。
图10是示出根据示例实施例的在存储器设备中写入数据的方法的流程图。将省略与图1重复的描述。
参考图10，除了步骤s500被添加到图10的示例之外，图10的示例可以与图1的示例基本相同。
在执行第一复制操作和第二复制操作之前，可以通过对写入数据(例如，原始数据)执行ecc编码来生成ecc位(步骤s500)。当在将参考图20等描述的读取数据的方法中多数感测和/或多数表决的纠错方案失败时，ecc位可以用于恢复数据。例如，ecc编码可以由存储器控制器(例如，图2中的存储器控制器20)来执行。
图10中的步骤s500之后的步骤s100和s200可以分别与图1中的步骤s100和s200基本相同。除了ecc位与多个复制位组一起被存储之外，图10中的步骤s300a可以与图1中的步骤s300基本相同。
图11、图12a和图12b是用于描述图1和图10的在存储器设备中写入数据的方法的图。
参考图11，当执行图10的方法时，通过对写入数据dat1执行第一复制操作而生成的第一复制数据drdat1和通过对写入数据dat1执行ecc编码而生成的ecc位eb1可以形成用于数据写入操作的一个数据单元(例如，一个扇区sec1)。
参考图12a，当执行图1的方法时，可以提供多个写入数据。通过对多个写入数据执行第一复制操作而生成的多个第一复制数据drdat1、drdat2、drdat3和drdat4中的每一个可以形成用于数据写入操作的一个数据单元。
参考图12b，当执行图10的方法时，可以提供多个写入数据。通过对多个写入数据执行第一复制操作而生成的多个第一复制数据drdat1、drdat2、drdat3和drdat4中的一个和通过对多个写入数据执行ecc编码而生成的ecc位eb1、eb2、eb3和eb4中的相应一个可以形成多个扇区sec1、sec2、sec3和sec4中的相应一个。
图13是示出根据示例实施例的从存储器设备读取数据的方法的流程图。
参考图13，执行根据示例实施例的读取数据的方法的存储器设备可以包括存储数据的存储器单元阵列、以及对要读取或取回的读取数据执行多数感测的多数感测电路。存储器设备和包括存储器设备的存储器系统的配置可以与参考图2和图3描述的基本相同。
在根据示例实施例的从存储器设备读取数据的方法中，当基于图1的写入数据的方法写入或存储读取数据时，可以执行图13的读取数据的方法。换句话说，当包括多个位的读取数据按照使得多个位以位为单位被拷贝以生成多个复制位行、多个复制位行以行为单位被拷贝以生成多个复制位组、以及多个复制位组被分别存储到存储器设备中包括的多个存储器区域中的方案被写入时，可以执行图13的读取数据的方法。
同时感测多个复制位组中的每一个(步骤s110)。通过对多个复制位组的感测结果执行基于多数感测的第一纠错来获得多个复制位行(步骤s1200)。当提供或接收读取命令和读取地址时，可以执行步骤s1100和s1200。例如，当相同的位被拷贝(或复制)并存储在连接到相同位线的多个存储器单元中时，可以在位线的基础上(例如，以位线为单位或逐位线)执行上述同时感测和多数感测。将参考图14至图19详细描述同时感测和多数感测。
在根据示例实施例的从存储器设备读取数据的方法中，可以通过对经由双重复制操作写入的读取数据执行多数感测来获得复制位行的每个位。通过执行上述多数感测，可以在没有外部ecc的情况下确保或保证数据完整性。因此，可以改善或增强响应速度，并且可以有效地执行存储器内处理或存储器内计算。
图14是示出图13的从存储器设备读取数据的方法的详细示例的流程图。将省略与图5和图9重复的描述。
参考图6a、图6b、图13和图14，通过根据示例实施例的读取数据的方法从存储器设备读取或取回的读取数据可以通过参考图5至图9描述的写入数据的方法写入或存储。例如，读取数据可以包括第一位至第n位，第一复制位行可以通过将第一位拷贝m次来生成，第一复制位组可以通过将第一复制位行拷贝k次来生成，并且第一复制位组可以存储在第一存储器区域中。图14示出通过对第一复制位组执行多数感测来获得第一复制位行的操作。
例如，当同时感测多个复制位组中的每一个时(步骤s1100)，可以同时或并发感测存储在第一存储器区域mr1中的第一复制位组dbg1中包括的多个第一位b1当中的、存储在连接到第一位线bl11的存储器单元中的第一位b1(步骤s1110)。当通过基于多数感测执行第一纠错来获得多个复制位行时(步骤s1200)，可以基于第一感测电压获得(例如，读取)第一复制位行dbr1的一个位(例如，最前面的(foremost)位或第一位)(步骤s1210)。第一感测电压可以通过同时感测连接到第一位线bl11并存储第一位b1的存储器单元来获得。
类似地，可以同时感测存储在连接到第m位线bl1m的存储器单元中的第一位b1(步骤s1120)，并且可以基于第m感测电压获得第一复制位行dbr1的另一位(例如，最后一位或第m位)(步骤s1220)。第m感测电压可以通过同时感测连接到第m位线bl1m并存储第一位b1的存储器单元来获得。
尽管图14仅示出了通过对第一复制位组dbg1执行多数感测来获得第一复制位行dbr1的操作，但是通过对第二复制位组dbg2执行多数感测来获得第二复制位行dbr2的操作和通过对第n复制位组dbgn执行多数感测来获得第n复制位行dbrn的操作中的每一个可以与获得第一复制位行dbr1的操作基本相同。
图15是示出图14中的步骤s1210的示例的流程图。图16是用于描述图15的操作的图。
参考图14、图15和图16，当基于第一感测电压获得第一复制位行dbr1的一个位(例如，最前面的位)时(步骤s1210)，第一感测电压vsn1可以表示连接到第一位线bl1的页缓冲器中包括的感测节点处的电压。
第一感测电压vsn1可以与第一参考电压vref1进行比较(步骤s1212)。当第一感测电压vsn1高于第一参考电压vref1时(步骤s1212：是)，可以获得第一复制位行dbr1的一个位作为第一值(例如，“0”)(步骤s1214)。当第一感测电压vsn1低于或等于第一参考电压vref1时(步骤s1212：否)，可以获得第一复制位行dbr1的一个位作为第二值(例如，“1”)(步骤s1216)。
典型地，在存储器设备中，存储器单元可以基于感测电压的电平(例如，感测节点处的电压电平)被分类或识别为导通单元(on-cell)和断开单元(off-cell)，并且因此可以被分类为二进制位“0”或二进制位“1”。在下文中，为了方便起见，将描述示例实施例，其中，断开单元被映射到“0”(例如，第一值)，而导通单元被映射到“1”(例如，第二值)。
当感测到一个存储器单元时，感测电压的电平变化可以被限制或约束。例如，在初始感测时间，当感测节点被预充电到电源电压时，感测电压可以具有电源电压的电平。此后，当执行感测操作时，单元电流可以流过导通单元，使得感测电压从电源电压的电平降低并变得低于电源电压的电平，并且单元电流可以不流过断开单元，使得感测电压维持电源电压的电平。
另一方面，当根据示例实施例同时感测多个存储器单元时，感测电压的电平变化可以比上述更多样。图16示出连接到一条位线bl1和四条字线wl1、wl2、wl3和wl4的四个存储器单元被同时感测的示例。随着在同一位线上同时感测的导通单元的数量增加，单元电流的量可以增加，并且感测电压可以降低更多。随着在同一位线上同时感测的断开单元的数量增加，单元电流的量可以减少，并且感测电压可以降低更少，并且可以接近电源电压的电平。
例如，第一感测电压vsn1具有最高电平的情况1(情况1)可以表示所有四个存储器单元都是断开单元(例如，“0”)的情况。在情况1中，可以确定没有发生位错误，并且第一复制位行dbr1的一个位(例如，最前面的位)可以被感测为“0”。第一感测电压vsn1的电平高于第一参考电压vref1的电平但低于情况1的情况2可以表示三个存储器单元是断开单元(例如，“0”)并且一个存储器单元是导通单元(例如，“1”)的情况。在情况2中，可以确定一个导通单元已发生一个位错误，并且通过基于多数感测纠正位错误，第一复制位行dbr1的一个位可以被感测为“0”。
类似地，情况4可以表示所有四个存储器单元都是导通单元(例如，“1”)的情况。在情况4中，第一复制位行dbr1的一个位可以被感测为“1”。情况3可以表示三个存储器单元是导通单元(例如，“1”)并且一个存储器单元是断开单元(例如，“0”)的情况。在情况3中，通过基于多数感测纠正位错误，第一复制位行dbr1的一个位可以被感测为“1”。
以这种方式，可以基于多数感测来执行纠错，在多数感测中，具有相对大的数量的值被选择作为位值。
图17是示出图14中的步骤s1210的另一个示例的流程图。图18是用于描述图17的操作的图。将省略与图15和图16重复的描述。
参考图14、图17和图18，当基于第一感测电压获得第一复制位行dbr1的一个位(例如，最前面的位)时(步骤s1210)，图17中的步骤s1212可以与图15中的步骤s1212基本相同。
当第一感测电压vsn1高于第一参考电压vref1时(步骤s1212：是)，第一感测电压vsn1可以与高于第一参考电压vref1的第二参考电压vref2进行比较(步骤s1213)。当第一感测电压vsn1高于第二参考电压vref2时(步骤s1213：是)，第一复制位行dbr1的一个位可以被获得为“强(strong)0”(步骤s1214a)。当第一感测电压vsn1低于或等于第二参考电压vref2时(步骤s1213：否)，第一复制位行dbr1的一个位可以被获得为“弱(weak)0”(步骤s1214b)。
当第一感测电压vsn1低于或等于第一参考电压vref1时(步骤s1212：否)，第一感测电压vsn1可以与低于第一参考电压vref1的第三参考电压vref3进行比较(步骤s1215)。当第一感测电压vsn1高于第三参考电压vref3时(步骤s1215：是)，第一复制位行dbr1的一个位可以被获得为“弱(weak)1”(步骤s1216b)。当第一感测电压vsn1低于或等于第三参考电压vref3时(步骤s1215：否)，第一复制位行dbr1的一个位可以被获得为“强(strong)1”(步骤s1216b)。
图18中的情况a、情况b、情况c和情况d可以分别与图16中的情况1、情况2、情况3和情况4基本相同。在情况a的“强(strong)0”和情况d的“强(strong)1”中，可以确定没有发生位错误，可能不需要附加纠错，并且因此一个位可以最终在情况a中被感测为“0”，在情况d中被感测为“1”。然而，在情况b的“弱(weak)0”和情况c的“弱(weak)1”中，由于确定发生了位错误，可能需要附加纠错，并且因此一个位可能主要在情况b中被感测为“0”，在情况c中被感测为“1”，并且还可以执行参考图20将描述的附加纠错。
尽管参考图15至图18仅描述了图14中的步骤s1210，但是图14中的步骤s1220可以与参考图15至图18描述的步骤基本相同。
图19是用于描述根据示例实施例的从存储器设备读取数据的方法的图。
参考图19，dup1、dup2、dup3和dup4可以表示存储在连接到八条位线bl1、bl2、bl3、bl4、bl5、bl6、bl7和bl8的存储器单元中的四个复制位行，并且包括相同的位。sr表示对dup1、dup2、dup3和dup4执行多数感测的结果。
对位线bl1、bl2、bl4、bl5、bl6和bl8的感测的结果可以对应于图16中的情况3或图18中的情况c，并且可以通过基于多数感测执行纠错来获得值“1”。对位线bl3和bl7的感测的结果可以对应于图16中的情况4或者图18中的情况d，并且可以在没有纠错的情况下获得值“1”。
图20、图21和图22是示出根据示例实施例的从存储器设备读取数据的方法的流程图。将省略与图13重复的描述。
参考图20，除了步骤s1410和s1420被添加到图20的示例之外，图20的示例可以与图13的示例基本相同。
在执行步骤s1200之后，当确定对于多个复制位行中的至少一个(例如，第一复制位行)需要附加纠错时(步骤s1410：是)，可以基于ecc解码对多个复制位行中的至少一个执行附加纠错(步骤s1420)。例如，可以在情况b的“弱(weak)0”和情况c的“弱(weak)1”中执行附加纠错(例如，当基于多数感测的纠错的准确度降低时)。例如，ecc解码可以由存储器控制器(例如，图2中的存储器控制器20)来执行。
图20的步骤s1420中的ecc解码可以基于在图10的步骤s500中生成并在图10的步骤s300a中存储的ecc位来执行。换句话说，当基于图10的写入数据的方法写入读取数据时，例如当多个复制位组和ecc位一起存储时，可以执行图20的读取数据的方法。
参考图21，除了步骤s1430被添加到图21的示例之外，图21的示例可以与图20的示例基本相同。
在执行步骤s1420之后，其中执行附加纠错的多个复制位行中的至少一个(例如，第一复制位行)可以被存储到另一存储器区域(例如，除第一存储器区域之外的存储器区域)(步骤s1430)。换句话说，使用ecc恢复的数据可以通过存储器控制器进入回收(reclaim)阶段，并且可以作为纠错后数据被存储在新的存储器区域中。通过执行这种回写(write-back)操作，可以防止在稍后读取相同数据时重复执行ecc。
参考图22，除了步骤s1300被添加到图22的示例之外，图22的示例可以与图13的示例基本相同。
执行根据示例实施例的读取数据的方法的存储器设备可以包括存储数据的存储器单元阵列、对要读取或取回的读取数据执行多数感测的多数感测电路、以及对读取数据执行多数表决的多数表决电路。存储器设备和包括存储器设备的存储器系统的配置可以与参考图2和图3描述的基本相同。
通过对执行步骤s1200获得的多个复制位行执行基于多数表决的第二纠错来重新获得多个复制位行(步骤s1300)。将参考图23至图26详细描述多数表决。
在根据示例实施例的从存储器设备读取数据的方法中，可以通过对经由双重复制操作写入的读取数据执行多数感测和多数表决来获得复制位行的每个位。通过执行包括上述多数感测和多数表决的多步纠错，可以在没有外部ecc的情况下确保或保证数据完整性。
图23是示出图22中的步骤s1300的示例的流程图。
参考图22和图23，当通过基于多数表决执行第二纠错来重新获得多个复制位行时(步骤s1300)，可以基于第一复制位行中包括的多个第一位当中的、具有值“1”(例如，第二值)的第一位的数量来再次获得(或重新获得)第一复制位行中包括的多个第一位的全部(步骤s1310)。例如，通过步骤s1300获得的第一复制位行中包括的所有位可以具有相同的值。
类似地，可以基于第n复制位行中包括的多个第n位当中的、具有值“1”的第n位的数量来再次获得第n复制位行中包括的多个第n位的全部(步骤s1320)。
图24和图25是示出图23中的步骤s1310的示例的流程图。图26是用于描述图24和图25的操作的图。
参考图23和图24，当再次获得第一复制位行中包括的多个第一位的全部时(步骤s1310)，当第一复制位行中具有值“1”的第一位的数量大于第一参考数量时(步骤s1312：是)，第一复制位行中包括的所有第一位可以被获得为“1”(步骤s1314)。当第一复制位行中具有值“1”的第一位的数量小于或等于第一参考数量时(步骤s1312：否)，第一复制位行中包括的所有第一位可以被获得为“0”(步骤s1316)。
在图24的示例中，当第一复制位行包括八个第一位时，第一参考数量可以是四。当具有“1”的第一位的数量是5、6、7或8时，八个第一位全部可以被恢复或还原为“1”。当具有“1”的第一位的数量是0、1、2、3或4时，八个第一位全部可以被恢复或还原到“0”。
参考图23和图25，当再次获得第一复制位行中包括的多个第一位的全部时(步骤s1310)，当第一复制位行中具有值“1”的第一位的数量大于第一参考数量时(步骤s1312：是)，第一复制位行中包括的所有第一位可以被获得为“强(strong)1”(步骤s1314a)。当第一复制位行中具有值“1”的第一位的数量小于或等于第一参考数量(步骤s1312：否)且小于第二参考数量(步骤s1313：是)时，第一复制位行中包括的所有第一位可以被获得为“强(strong)0”(步骤s1316a)。当第一复制位行中具有值“1”的第一位的数量小于或等于第一参考数量(步骤s1312：否)且大于或等于第二参考数量(步骤s1313：否)时，第一复制位行中包括的所有第一位可以被获得为“弱(weak)0”或者“弱(weak)1”(步骤s1317)。
在图25的示例中，当第一复制位行包括八个第一位时，第一参考数量可以是五，以及第二参考数量可以是四。当具有“1”的第一位的数量是6、7或8时，八个第一位全部可以被恢复为“强(strong)1”。当具有“1”的第一位的数量是0、1、2或3时，八个第一位全部可以被恢复为“强(strong)0”。当具有“1”的第一位的数量是4或5时，八个第一位全部可以被恢复为“弱(weak)0”或“弱(weak)1”。如参考图18所述，在“弱(weak)0”和“弱(weak)1”的情况下，可能需要附加纠错。
尽管参考图24和图25仅描述了图23中的步骤s1310，但是图23中的步骤s1320可以与参考图24和图25描述的步骤基本相同。
参考图26，尽管在数据a中已经发生了第二位和第六位从‘1’变为‘0’的错误(例如，复制位行)，但是数据a可以被恢复为数据a'，其中第二位和第六位通过上述多数表决被纠正。类似地，数据b也可以恢复为数据b'。
图27、图28和图29是示出根据示例实施例的从存储器设备读取数据的方法的流程图。将省略与图13、图20、图21和图22重复的描述。
参考图27，除了步骤s1410和s1420被添加到图27的示例之外，图27的示例可以与图22的示例基本相同。图27中的步骤s1410和s1420可以分别与图20中的步骤s1410和s1420基本相同。在一些示例实施例中，图21中的步骤s1430也可以被添加到图27的示例中。
参考图28和图29，除了步骤s1510和s1520被添加到图28的示例并且步骤s1515和s1520被添加到图29的示例之外，图28和图29的示例可以与图13的示例基本相同。在图28和图29的示例中，当满足预定条件时(例如，当错误发生的概率相对增加时)，可以执行基于ecc解码的附加纠错。
在图28的示例中，预定条件可以包括数据保持时间。当数据保持时间大于参考时间时，例如，当从存储多个复制位组的时间点起经过了多于参考时间时(步骤s1510：是)，可以执行基于ecc解码的附加纠错(步骤s1520)。例如，可以基于时间戳来检测数据保持时间。
在图29的示例中，预定条件可以包括读取数据的次数。当读取数据的次数大于参考数量时，例如，当读取多个复制位组的次数大于参考数量时(步骤s1515：是)，可以执行基于ecc解码的附加纠错(步骤s1520)。
在一些示例实施例中，图28中的步骤s1510和s1520和/或图29中的步骤s1515和s1520也可以应用于图13、图20、图21、图22和图27的示例。
图30是示出根据示例实施例的操作存储器设备的方法的流程图。图31是用于描述图30的操作的图。
参考图30，在根据示例实施例的操作存储器设备的方法中，执行其中第一数据被双重复制并且双重复制的第一数据被存储的数据写入操作(步骤s2100)，并且执行其中双重复制的第一数据被取回的数据读取操作(步骤s2200)。步骤s2100可以通过参考图1至图12描述的写入数据的方法来执行，并且步骤s2200可以通过参考图13至图29描述的读取数据的方法来执行。因此，如图31所示，可以处理、处置(treat)或操纵(handle)数据。
如本领域技术人员将理解的，本公开可以实施为系统、方法、计算机程序产品、和/或其上实施有计算机可读程序代码的一个或多个计算机可读介质中实施的计算机程序产品。计算机可读程序代码可以被提供给通用计算机、专用计算机或其他可编程数据处理装置的处理器。计算机可读介质可以是计算机可读信号介质或计算机可读存储介质。计算机可读存储介质可以是能够包含或存储由指令运行系统、装置或设备使用或结合指令运行系统、装置或设备使用的程序的任何有形介质。例如，计算机可读介质可以是非暂时性计算机可读介质。
图32、图33和图34是根据示例实施例的用于描述使用存储器设备的矩阵乘法方法的图。
参考图32，由根据示例实施例的存储器设备驱动的神经网络可以包括输入层il、多个隐藏层hl1、hl2、...、hln和输出层ol。
输入层il可以包括i个输入节点x1、x2、...、xi，其中，i是自然数。其长度为i的输入数据(例如，向量输入数据)idat可以被输入到输入节点x1、x2、...、xi，使得输入数据idat的每个元素被输入到输入节点x1、x2、...、xi中的相应一个。多个隐藏层hl1、hl2、...、hln可以包括n个隐藏层，其中n是自然数，并且可以包括多个隐藏节点h11、h12、h13、...、h1m，h21、h22、h23、...、h2m，hn1、hn2、hn3、...、hnm。输出层ol可以包括j个输出节点y1、y2、...、yj，其中，j是自然数，并且可以指示例如输入数据idat对应于汽车的概率。图32中所示的神经网络的结构可以由关于以线示出的节点之间的分支(或连接)的信息以及分配给每个分支的加权值(未示出)来表示。
参考图33，乘法矩阵my可以通过将被乘数矩阵mw和乘数矩阵mx相乘来计算。被乘数矩阵mw的被乘数值w11至wpr、乘数矩阵mx的乘数值x11至xrq以及乘法矩阵my的分量值y11至ypq可以对应于由参考图32描述的神经网络执行的乘法和累加(mac)运算的权重值、输入值和输出值。
参考图34，被乘数矩阵mw的被乘数值w11到wpr可以存储在存储器设备的存储器单元中(步骤s10)。乘数矩阵mx的乘数值x11至xrq可以存储在存储器设备的读写电路中(步骤s20)。可以执行被乘数值w11至wpr和乘数值x11至xrq的逐位乘法(步骤s30)。被乘数值w11至wpr和乘数值x11至xrq的乘法值可以通过执行加权加法运算来计算(步骤s40)。乘法矩阵my的分量值y11至ypq可以通过对乘法值求和来提供(步骤s50)。为了执行上述运算，可以使用图2中的读写电路40、数据复制与布置电路50和运算电路60，并且可以使用根据示例实施例的写入数据的方法、读取数据的方法和操作存储器设备的方法。通过使用存储器设备中包括的读写电路和运算电路执行数据密集型处理以减少存储器设备和外部设备之间传输的数据量，可以减少数据处理时间和功耗。
图35是示出根据示例实施例的包括存储器设备的移动系统的框图。
参考图35，移动系统3000包括经由总线连接的应用处理器(ap)3100、连接单元3200、易失性存储器设备(vm)3300、非易失性存储器设备(nvm)3400、用户接口3500和电源3600。
应用处理器3100可以运行诸如网络浏览器、游戏应用、视频播放器等的应用。连接单元3200可以执行与外部设备的有线或无线通信。易失性存储器设备3300和非易失性存储器设备3400可以存储由移动系统3000处理的数据。用户接口3500可以包括至少一个输入设备和至少一个输出设备。电源3600可以向移动系统3000提供电源电压。易失性存储器设备3300和/或非易失性存储器设备3400可以基于根据示例实施例的写入数据的方法、读取数据的方法和操作存储器设备的方法来操作。
本公开可以应用于包括存储器设备的各种电子设备和/或系统。例如，本公开可以应用于诸如个人计算机(pc)、服务器计算机、数据中心、工作站、移动电话、智能电话、平板计算机、膝上型计算机、个人数字助理(pda)、便携式多媒体播放器(pmp)、数码相机、便携式游戏控制台、音乐播放器、便携式摄像机、视频播放器、导航设备、可穿戴设备、物联网(iot)设备、万物互联(ioe)设备、电子书阅读器、虚拟现实(vr)设备、增强现实(ar)设备、机器人设备、无人机等系统。
前述内容是对示例实施例的说明，而不应被解释为对其的限制。尽管已经描述了一些示例实施例，但是本领域技术人员将容易理解，在不实质上脱离示例实施例的新颖教导和优点的情况下，在示例实施例中的许多修改是可能的。因此，所有这些修改都旨在被包括在权利要求中限定的示例实施例的范围内。因此，将理解，前述内容是对各种示例实施例的说明，并且不应被解释为受限于所公开的具体示例实施例，并且对所公开的示例实施例的修改以及其它示例实施例旨在被包括在所附权利要求的范围内。
本文用于企业家、创业者技术爱好者查询，结果仅供参考。
