存储装置的制作方法

本发明构思的各种示例实施方式涉及存储装置。

背景技术：

存储装置可以提供记录(例如写入)、擦除数据和/或读取所记录的数据的功能。近来，已经积极地进行了对于利用电阻变化来写入或擦除数据的存储装置的研究。使用电阻器的存储装置包括相变随机存取存储器(pram)、电阻式存储器(reram)、磁存储装置(mram)等。

技术实现要素：

本发明构思的至少一个示例实施方式的一方面提供了一种存储装置，该存储装置包括在一区域上方的存储单元，其中位线和电路区域在该区域连接。

在至少一个示例实施方式中，一种存储装置包括：在第一方向上延伸的多条位线；在所述多条位线下方的多个下存储单元，所述多个下存储单元连接到所述多条位线；在所述多条位线上方的多个上存储单元，所述多个上存储单元连接到所述多条位线；在第一方向上交替布置的多个单元阵列区域和多个位线接触区域，所述多个单元阵列区域包括所述多个上存储单元和所述多个下存储单元，并且所述多个上存储单元中的至少一个或所述多个下存储单元中的至少一个布置在所述多个位线接触区域中的至少一个中。

在至少一个示例实施方式中，一种存储装置包括：位于距衬底的上表面的不同高度处的多条位线，所述多条位线在第一方向上平行于衬底的上表面延伸；多条字线，其在垂直于衬底的上表面的方向上位于与所述多条位线的高度不同的高度处，所述多条字线在第二方向上延伸，第二方向交叉第一方向；以及多个存储层，每个存储层包括布置于在垂直于衬底的上表面的方向上彼此相邻的所述多条位线和所述多条字线之间的多个存储单元，所述多个存储层中的最上面的存储层包括比所述多个存储层中的每个剩余存储层中包括的存储单元的数量大的数量的存储单元。

在至少一个示例实施方式中，一种存储装置包括：包括多个单位区域的衬底；在第一方向上延伸的多条位线，第一方向平行于衬底的上表面；在所述多条位线与衬底的上表面之间的多条下字线，所述多条下字线在第二方向上延伸，第二方向平行于衬底的上表面并与第一方向交叉；在第二方向上延伸的多条上字线，所述多条上字线在所述多条位线上方；多个字线接触区域，其包括连接到所述多条上字线的多个上字线接触，所述多个字线接触区域在所述多个单位区域之间；在所述多条位线和所述多条下字线之间以及在所述多条位线和所述多条上字线之间的多个存储单元，所述多条上字线的数量大于所述多条下字线的数量。

附图说明

通过以下结合附图进行的详细描述，本发明构思的示例实施方式的以上和其它方面、特征和优点将被更加清楚地理解，在图中：

图1和图2是示意性地示出根据至少一个示例实施方式的存储装置的图；

图3是示意性地示出根据至少一个示例实施方式的存储装置的框图；

图4至图7是示出根据至少一个示例实施方式的存储装置中的存储单元的布置的图；

图8是示出根据至少一个示例实施方式的存储装置的堆叠结构的视图；

图9是用于描述根据至少一个示例实施方式的存储装置的平面结构的比较示例的图；

图10是示意性地示出根据至少一个示例实施方式的存储装置的平面结构的图；

图11是根据至少一个示例实施方式的图10的区域a1的放大透视图；

图12是根据至少一个示例实施方式的沿图11的线i-i'截取的截面图；

图13是根据至少一个示例实施方式的图10的区域b1的放大透视图；

图14是根据至少一个示例实施方式的沿图13的线ii-ii'截取的截面图；

图15是根据至少一个示例实施方式的图10的区域c1的放大透视图；

图16是根据至少一个示例实施方式的沿图15的线iii-iii'截取的截面图；

图17是示意性地示出根据至少一个示例实施方式的存储装置的平面结构的图；

图18是根据至少一个示例实施方式的图17的区域c2的放大透视图；

图19是根据至少一个示例实施方式的沿图18的线iv-iv'截取的截面图；

图20和图21是示意性地示出根据一些示例实施方式的存储装置的平面结构的图；

图22和图23是示出根据一些示例实施方式的存储装置的操作的图；

图24是示意性地示出根据至少一个示例实施方式的存储装置的平面结构的图；

图25是根据至少一个示例实施方式的沿图24的线v-v'截取的截面图；

图26是根据至少一个示例实施方式的沿图24的线vi-vi'截取的截面图；以及

图27是示意性地示出根据至少一个示例实施方式的包括存储装置的电子装置的框图。

具体实施方式

在下文，将参考附图描述各种示例实施方式。然而，示例实施方式可以以许多不同的形式来体现，而不应被解释为限于这里阐述的实施方式；更确切地，这些示例实施方式被提供以使得本公开将是透彻和完整的，并将向本领域普通技术人员充分传达发明构思的示例实施方式的范围。在附图中，为了清楚起见，放大了层和区域的厚度。附图中相同的附图标记和/或数字表示相同的元件，因此其描述可以被省略。

为了便于描述，在这里可以使用空间关系术语，例如“在……之下”、“在……下方”、“下”、“在……上方”、“上”等，来描述一个元件或特征与另外的元件(们)或特征(们)如图中所示的关系。将理解的是，除了附图中描绘的取向之外，空间关系术语还旨在涵盖装置在使用或操作中的其它不同取向。例如，如果附图中的装置被翻转，则被描述为“在”其它元件或特征“下方”或“之下”的元件将被取向为“在”所述其它元件或特征“上方”。因此，术语“在……下方”可以涵盖上方和下方两种取向。装置可以以其它方式取向(旋转90度或其它取向)，并据此解释在这里使用的空间相对描述语。

在这里参照截面图描述了示例实施方式，该截面图是示例实施方式的理想化的实施方式(和中间结构)的示意图。这样，例如由于制造技术和/或公差导致的图示形状的变化是可以预期的。因此，示例实施方式不应被解释为限于在这里示出的区域的特定形状，而将包括例如由制造引起的形状上的偏差。例如，被示出为矩形的注入区域可以在其边缘处具有圆化或弯曲的特征和/或注入浓度的梯度，而不是从注入区域到非注入区域的二元变化。同样地，通过注入形成的埋入区域可以导致在埋入区域与通过其发生注入的表面之间的区域中的一些注入。因此，在图中示出的区域本质上是示意性的，它们的形状并不旨在示出装置的区域的实际形状，也不旨在限制示例实施方式的范围。

尽管可能未示出一些截面图的相应平面图和/或透视图，但是在这里示出的装置结构的截面图(们)为沿两个不同的方向延伸(如将在平面图中示出的)和/或沿三个不同的方向延伸(如将在透视图中示出的)的多个装置结构提供支持。所述两个不同的方向可以彼此正交或可以不彼此正交。所述三个不同的方向可以包括可与所述两个不同的方向正交的第三方向。所述多个装置结构可以被集成在同一电子装置中。例如，当在截面图中示出了装置结构(例如存储单元结构或晶体管结构)时，电子装置可以包括多个装置结构(例如存储单元结构或晶体管结构)，如将通过电子装置的平面图示出的。所述多个装置结构可以以阵列和/或以二维图案排列。

图1和图2是示意性地示出根据至少一个示例实施方式的存储装置的图。

首先参考图1，根据至少一个示例实施方式的存储装置1可以包括单元区域2、外围电路区域(或外围区域)3和/或焊盘区域4等，但是示例实施方式不限于此。在单元区域2中，形成存储单元、连接到该存储单元的字线和/或位线，并且单元区域2可以包括多个单位区域。焊盘区域4可以是在其中形成有用于输入和/或输出控制命令和数据的多个焊盘的区域，并且外围电路区域3是在其中形成存储装置1的操作期望的和/或需要的各种电路的区域。

根据一些示例实施方式，单元区域2中包括的存储单元可以在多个层中，但是示例实施方式不限于此。例如，不同层中的存储单元的至少部分也可以共用字线和/或位线等。

外围电路区域3可以包括解码器电路、读/写电路、电源电路和/或控制逻辑电路等，但是示例实施方式不限于此。控制逻辑电路可以控制解码器电路、读/写电路、电源电路等，但是示例实施方式不限于此。例如，解码器电路可以将形成在单元区域2中的存储单元中的至少一个确定为被选择的存储单元，并且读/写电路可以从被选择的存储单元读取数据和/或将数据写入被选择的存储单元。在至少一个示例实施方式中，包括在外围电路区域3中的电路的至少一部分也可以在单元区域2下方，这将在下面参考图2被描述，但是不限于此。

参考图2，根据至少一个示例实施方式，外围电路区域3的至少一部分可以在存储装置1中在单元区域2下方，但是不限于此。例如，连接到字线和/或位线的解码器电路以及用于读取和/或写入数据的读/写电路可以在单元区域2下方。因为连接到在单元区域2中包括的字线和位线的解码器电路位于单元区域2下方，所以存储装置的电特性可以被改善。

在至少一个示例实施方式中，解码器电路可以包括连接到字线的字线解码器和连接到位线的位线解码器等。如上所述，存储单元可以在单元区域2中的多个层中，并且不同层中的存储单元可以连接到不同的字线和/或不同的位线。在单元区域2中，存储单元、字线和位线可以以交叉点结构连接，但是示例实施方式不限于此。

例如，上存储单元可以连接到上字线，并且在比上存储单元低的层中的下存储单元可以连接到下字线，但是示例实施方式不限于此。上字线和下字线可以共用一个字线解码器，或者根据一些示例实施方式可以连接到不同的字线解码器，但是不限于此。根据一些示例实施方式，不同的字线解码器也可以连接到单个读/写电路，但是不限于此。

例如，单元区域2可以包括顺序堆叠在外围电路区域3上的下字线、下存储单元、位线、上存储单元和/或上字线等。由于在下字线和外围电路区域3之间没有其它字线、位线和/或存储单元等，所以下字线可以不受任何限制地或者受到很少限制地连接到外围电路区域3。

另一方面，可能需要在避免存储单元和下字线的干扰的情况下将位线和上字线连接到外围电路区域3。例如，存储单元可以不在位线与外围电路区域3在其中连接的位线接触区域中。在至少一个示例实施方式中，可以在位线接触区域中省略下存储单元，并且可以将上存储单元连接到位线接触区域，从而提高存储装置1的集成度。此外，通过利用位线接触区域中的上存储单元进行冗余(redundancy)和/或测试，可以提高存储装置1的可靠性。

图3是示意性地示出根据至少一个示例实施方式的存储装置的框图。

根据至少一个示例实施方式的存储装置10可以包括存储控制器20和/或存储单元阵列30等。存储控制器20可以包括解码器电路21和22、读/写电路23、控制逻辑电路24等。存储单元阵列30可以包括多个存储单元。解码器电路21和22可以包括通过字线wl连接到多个存储单元的字线解码器21、以及通过位线bl连接到所述多个存储单元的位线解码器22等。字线解码器21、位线解码器22和读/写电路23的操作可以由控制逻辑电路24控制。控制逻辑电路24可以包括：包含逻辑电路的硬件；执行软件的硬件/软件组合，诸如至少一个处理器；或其组合。例如，控制逻辑电路24更具体地可以包括但不限于中央处理单元(cpu)、算术逻辑单元(alu)、数字信号处理器、微型计算机、现场可编程门阵列(fpga)、片上系统(soc)、可编程逻辑单元、微处理器、专用集成电路(asic)等。在至少一个示例实施方式中，读/写电路23可以包括用于向由字线解码器21和位线解码器22指定的至少一个被选择的存储单元写入数据的程序电路、以及从被选择的存储单元读取数据的读出电路等。

如上所述，字线解码器21和位线解码器22可以在存储单元阵列30下方，但是不限于此。因此，可以进一步简化连接字线wl和字线解码器21和/或连接位线bl和位线解码器22的布线。根据一些示例实施方式，读/写电路23还可以与字线解码器21和位线解码器22一起在存储单元阵列30下方。

图4至图7是示出根据一些示例实施方式的存储装置中的存储单元的布置的图。图4至图7可以是示出在存储装置中包括的存储单元、字线和位线的示意图。

图4和图5可以是示出根据一些示例实施方式的用于描述存储装置的比较示例的视图。参照图4和图5，存储单元阵列40可以包括在第一方向(例如y轴方向等)上延伸的位线bl1至bln以及在与位线bl1至bln不同的方向诸如第二方向(例如x轴方向等)上延伸的字线lwl1、lwl2、……、lwli-1、lwli、lwli 1、lwli 2、……、lwlm-1和lwlm以及uwl1、uwl2、……、uwli-1、uwli、uwli 1、uwli 2、……、uwlm-1和uwlm，但是示例实施方式不限于此。第一方向和第二方向是彼此交叉的方向，并且例如可以彼此垂直，但是不限于此。

下存储单元lmc可以在位线bl1至bln与下字线lwl1至lwlm之间，上存储单元umc可以在位线bl1至bln与上字线uwl1至uwlm之间。下存储单元lmc和上存储单元umc可以具有相同的结构，但是不限于此。

例如，下存储单元lmc和上存储单元umc中的每个可以包括开关元件sw和/或存储元件me等。在至少一个示例实施方式中，开关元件sw可包括pn结二极管、肖特基二极管和/或双向阈值开关(ots)等中的至少之一，或它们的任意组合。在至少一个示例实施方式中，存储元件me可以使用包括硫族化物材料和/或超晶格等的相变材料来形成，但是不限于此。例如，存储元件me可以包括能够基于加热时间和温度在非晶相和晶相之间实现相转变的相变材料。存储元件me和开关元件sw可以串联地连接到彼此，但是不限于此。存储元件me和开关元件sw连接的顺序不受限制并且可以改变。例如，存储元件me和开关元件sw可以顺序地连接在字线lwl1至lwlm和uwl1至uwlm与位线bl1至bln之间等。

参照图4和图5，下字线lwl1至lwlm、上字线uwl1至uwlm以及存储单元lmc和umc可以不在至少一些区域中。因此，如图4和图5所示，可以在下字线lwl1至lwlm的部分与上字线uwl1至uwlm的部分之间确保相对大的空间，但是不限于此。该空间可以是位线接触区域，其中位线bl1至blm通过位线接触bc等连接到位线解码器41。

图6和图7是根据一些示例实施方式的存储装置中包括的存储单元阵列50的示意图。参照图6和图7，存储单元阵列50包括在第一方向(例如y轴方向等)上延伸的位线bl1至bln以及在与位线bl1至bln不同的方向诸如第二方向(例如x轴方向等)上延伸的字线lwl1至lwlm和uwl1至uwlm，但是不限于此。下存储单元lmc可以在位线bl1至bln与下字线lwl1至lwlm之间，上存储单元umc可以在位线bl1至bln与上字线uwl1至uwlm之间。下存储单元lmc和上存储单元umc可以具有相同的结构，但是不限于此。存储单元lmc和umc中的每个可以包括存储元件me和开关元件sw。如上所述，存储元件me和开关元件sw连接的顺序不受限制并且可以改变。另外，在下存储单元lmc和上存储单元umc中，存储元件me和开关元件sw的连接顺序可以彼此不同。

参照图6和图7，在一些示例实施方式中，上字线uwlm 1和uwlm 2以及上存储单元umc可以进一步位于其中位线bl1至bln通过位线接触bc连接到位线解码器51的位线接触区域中。例如，仅上字线uwlm 1和uwlm 2以及上存储单元umc可以在位线接触区域中，但是示例实施方式不限于此，根据一些其它示例实施方式，下字线lwl1至lwlm和下存储单元lmc可以在位线接触区域中。因此，与图4和图5中示出的示例实施方式相比，可以提高存储装置的集成度。

另外，可以通过在位线接触区域中为了冗余而使用上存储单元umc来提高存储装置的可靠性。由于位线接触区域中的上存储单元umc连接到所添加的上字线uwlm 1和uwlm 2，所以位线接触区域中的上字线uwlm 1和uwlm 2可以被用于字线冗余。例如，在下字线lwl1至lwlm和上字线uwl1至uwlm当中发现被确定为不良(例如缺陷、非功能性等)的字线的情况下，该字线可以用添加到位线接触区域的上字线uwlm 1和uwlm 2代替。

在至少一个示例实施方式中，位线接触区域中的上存储单元umc可以被用于测试存储装置。在制造存储装置之后的测试工艺中，可以对位线接触区域中的上存储单元umc而不是正常存储单元进行测试，从而显著减小正常存储单元上的应力，因而提高存储装置的可靠性。

图8是示出根据至少一个示例实施方式的存储装置的堆叠结构的视图。

参照图8，根据至少一个示例实施方式的存储装置100可以包括多个层110至150等，但是不限于此。所述多个层(例如层110至150等)可以包括下存储层110、上存储层120、位线层130、下字线层140、上字线层150等。位线层130包括多条位线bl，下字线层140包括多条下字线lwl，上字线层150包括多条上字线uwl。

下存储层110可以包括多个下存储单元，并且下存储层110可以在位线层130和下字线层140之间，但是不限于此。下存储单元可以分别连接到位线bl中的至少一条和下字线lwl中的至少一条。上存储层120可以包括多个上存储单元，并且上存储层120可以在位线层130和上字线层150之间，但是不限于此。上存储单元可以分别连接到位线bl中的至少一条和上字线uwl中的至少一条。根据至少一个示例实施方式，上存储单元和下存储单元可以共用位线bl，但是不限于此。例如，上存储单元可以分别连接到位线bl的上表面(或顶表面)，下存储单元可以分别连接到位线bl的下表面(或底表面)。

根据一些示例实施方式，位线bl的顶表面和底表面中的仅一个可以连接到存储单元，或者换句话说，位线bl的单个表面可以连接到存储单元等。例如，位线bl上方的上存储单元与位线bl下方的下存储单元之间可以不共用位线bl。在这种情况下，下存储层110中的下存储单元和上存储层120中的上存储单元可以连接到不同的位线bl。

存储装置100可以包括多个单位区域ua。单位区域ua可以是在第一方向(例如y轴方向等)和第二方向(例如x轴方向等)上延伸的区域，但是示例实施方式不限于此。在每个单位区域ua中，位线bl可以在第一方向上延伸，并且上字线uwl和下字线lwl可以在与位线bl不同的方向诸如第二方向上延伸，但是示例实施方式不限于此。

在每个单位区域ua中，位线bl的数量可以与上字线uwl和/或下字线lwl的数量不同，或者可以相同。例如，根据至少一个示例实施方式，上字线uwl的数量可以大于位线bl的数量，并且下字线lwl的数量也可以大于位线bl的数量。例如，上字线uwl的数量和/或下字线lwl的数量可以等于位线bl的数量的两倍，但是不限于此。另外，在至少一个示例实施方式中，每个单位区域ua在第一方向上的长度可以大于在第二方向上的长度，例如，可以是其在第二方向上的长度的两倍或更多倍，但是不限于此。

另外，在上字线uwl和下字线lwl当中，连接到存储数据的存储单元的字线的数量可以多于连接到存储数据的存储单元的位线bl的数量，或者可以相同，等。详细地，除了被用于存储装置的冗余和/或测试目的的存储单元之外，根据至少一个示例实施方式，连接到存储数据的存储单元的字线的数量可以大于连接到存储数据的存储单元的位线bl的数量，但是不限于此。例如，连接到存储数据的存储单元的字线的数量可以是连接到存储数据的存储单元的位线bl的数量的两倍或更多，但是不限于此。

下存储层110可以包括多个单元阵列区域(诸如单元阵列区域111和112等)和/或多个位线接触区域(诸如位线接触区域113至115等)。单元阵列区域111和112以及位线接触区域113至115可以在第一方向上交替地布置(例如层叠、堆叠等)。所述多个位线接触区域可以具有比所述多个单元阵列区域的物理面积小的物理面积。例如，下存储单元可以仅位于单元阵列区域111和112中，并且可以不位于位线接触区域113至115中。因此，下字线lwl也可以仅位于单元阵列区域111和112中。

位线接触区域113至115可以是其中位线bl连接到在第三方向(例如z轴方向等)上延伸的位线接触的区域，但是不限于此。连接到位线bl的位线接触可以连接到下字线层140和下存储层110下方的电路器件。因此，下存储单元lmc和下字线lwl可以不在位线接触区域113至115上以确保用于连接位线bl和位线接触的空间。

下存储层110可以被划分为多个下单位区域lua。下字线lwl可以在所述多个下单位区域lua之间分开。而且，字线接触区域116和117可以在所述多个下单位区域lua之间。

位线层130可以被划分为多个单位区域ua。划分位线层130的单位区域ua可以对应于下单位区域lua。例如，单位区域ua之间的空间可以对应于下单位区域lua之间的字线接触区域116和117。

上存储层120可以包括在第一方向上交替地布置(例如层叠、堆叠等)的单元阵列区域121和122以及位线接触区域123。上存储单元和上字线uwl可以仅在单元阵列区域121和122中，并且可以不在位线接触区域123中。然而，连接到位线bl的位线接触可以不在上存储层120中的位线接触区域123中，在这种情况下，上存储单元和上字线uwl也可以在位线接触区域123中，但是不限于此。

上存储层120可以包括多个上单位区域uua，并且上单位区域uua和下单位区域lua可以在第二方向上例如以z字形的方式布置，但是示例实施方式不限于此。例如，上单位区域uua之间的空间可以位于下单位区域lua的中央等。

包括在每个上单位区域uua中的字线接触区域126和127可以对应于下单位区域lua之间的字线接触区域116和117。另外，位线bl可以不位于在每个上单位区域uua中包括的字线接触区域126和127下方，或者换句话说，位线bl可以不与字线接触区域126和127物理接触。因此，连接到上字线uwl的字线接触可以通过上存储层120的字线接触区域126和127以及下存储层110的字线接触区域116和117等连接到下字线层140下方的电路器件。

在图8中示出的至少一个示例实施方式中，上存储层120可以是存储装置100中包括的存储层中的最上面的层，并且存储层可以进一步在下存储层110下方，但是不限于此。在至少一个示例实施方式中，由于在除了最上面的存储层以外的存储层中，应确保用于位线接触和位线bl的连接的空间，所以存储单元可以不位于位线接触区域113至115中。另一方面，由于位线bl和位线接触的连接，在最上面的存储层中，存储单元可以不受任何限制地或受到很少限制地被定位。

根据一些示例实施方式，存储单元可以进一步位于上字线层150的上部上和/或在下字线层110下方。在至少一个示例实施方式中，在上字线层150上的存储单元也可以与包括在上存储层120中的上存储单元共用上字线uwl，但是不限于此。另外，可以在上字线层150上进一步形成附加的字线，并且存储单元也可以连接到附加形成的字线。类似地，位于下字线层140下方的存储单元可以与包括在下存储层110中的下存储单元共用下字线lwl或可以不共用下字线lwl。

图9是用于描述根据至少一个示例实施方式的存储装置的平面结构的比较示例的图。

图9可以是示出存储装置200中的存储单元下方的外围电路区域的一部分的平面图。参考图9，外围电路区域可以被划分为单位区域ua。单位区域ua可以是至少二维的，例如在第一方向(例如y轴方向等)和第二方向(例如x轴方向等)上排列，但是示例实施方式不限于此。存储单元、位线和/或字线等可以在第三方向(例如z轴方向等)上位于外围电路区域上，但是不限于此。

外围电路区域可以包括位线解码器区域201、多个字线解码器区域202和203、电路区域204、字线接触区域205、位线接触区域206等。字线接触区域205可以在单位区域ua之间，并且每个单位区域ua可以包括在第一方向上由位线接触区域206分开的至少第一子单位区域和第二子单位区域等。

通过位线接触连接到位线的位线解码器可以在位线解码器区域201中。在至少一个示例实施方式中，位线可以在第三方向上在外围电路区域上方，并且可以在第一方向上延伸。位线解码器可以包括连接到位线接触的开关装置，并且可以根据开关装置的开/关操作来选择至少一条位线，但是示例实施方式不限于此。

字线解码器区域202和203可以包括下字线解码器区域202和/或上字线解码器区域203等，但是不限于此。下字线解码器区域202中的下字线解码器可以通过第一组字线接触连接到下字线，并且上字线解码器区域203中的上字线解码器可以通过第二组字线接触(例如其它字线接触)连接到上字线。

下字线和上字线可以在第二方向上延伸，并且下字线在第三方向上在外围电路区域和位线之间，并且上字线在第三方向上在位线上，但是示例实施方式不限于此。下字线解码器和上字线解码器可以包括连接到字线接触的开关装置，并且可以根据开关装置的开/关来选择下字线和上字线中的至少一条，但是示例实施方式不限于此。

连接到位线207的位线接触可以形成在位线接触区域206中。另外，连接到位线解码器区域201中的元件的电路线208可以延伸到位线接触区域206。参照图9，每条位线207的宽度w1可以例如小于每条电路线208的宽度w2，但是不限于此。减小每条电路线208的宽度w2存在限制，并且连接到在每个单位区域ua中包括的位线bl的所有位线接触可以不是连接到在一个位线接触区域206中的电路线208。

在本发明构思的至少一个示例实施方式中，位线接触和电路线可以与每个单位区域ua中的多个位线接触区域连接。另外，在位线接触区域中的至少一个中，存储单元可以在位线上方。因此，由于位线接触区域的数量的增加而导致的存储装置的集成度的降低可以被减少和/或防止，因此存储装置的性能、效率和/或寿命可以被提高。

图10是示意性地示出根据至少一个示例实施方式的存储装置的平面结构的图。

图10可以是示出存储装置300中的存储单元下方的外围电路区域的一部分的平面图。参照图10，外围电路区域可以包括在第一方向(例如y轴方向等)和第二方向(例如x轴方向等)上排列的多个单位区域ua，但是示例实施方式不限于此。存储单元、位线和/或字线等可以在第三方向(例如z轴方向等)上位于外围电路区域上方。

外围电路区域可以包括位线解码器区域301、多个字线解码器区域302和303等、电路区域304、字线接触区域305、位线接触区域306等等，但是示例实施方式不限于此。字线接触区域305可以在单位区域ua之间，并且每个单位区域ua可以包括在第一方向上由位线接触区域306分开的第一子单位区域和/或第二子单位区域等。在各个单位区域ua中位线解码器区域301、字线解码器区域302和303、电路区域304、字线接触区域305和位线接触区域306等可以相对于第一位线接触区域306a的中心具有旋转对称结构，或者换句话说，图10的存储装置300(例如半导体装置等)的左上象限可以隔着存储装置300的象限的原点与存储装置300的右下象限对称，类似地，存储装置300的右上象限可以隔着存储装置300的象限的原点与存储装置300的左下象限对称，等。

位线解码器可以在位线解码器区域301中，并且下字线解码器和上字线解码器可以在所述多个字线解码器区域302和303中。连接到位线解码器、下字线解码器和上字线解码器中的至少一个的电路可以在电路区域304中。例如，预充电电路、感测放大器等可以在电路区域304中，但是示例实施方式不限于此。

参照图10，上字线解码器可以比下字线解码器更靠近字线接触区域305，但是示例实施方式不限于此。下字线解码器可以通过下字线接触连接到外围电路区域和位线之间的下字线。因此，下字线解码器在存储装置中的位置可以没有限制和/或有很少的限制。另一方面，连接到上字线解码器的上字线接触可能需要在不干扰位线、下字线和下存储单元的情况下在第三方向上延伸。因此，上字线接触在单位区域ua之间的字线接触区域305中，并且上字线解码器可以靠近字线接触区域305以显著改善电阻特性等。在第三方向上，下字线接触可以短于上字线接触，但是示例实施方式不限于此。

如以上参考图8描述的，下字线可以在单位区域ua中沿第二方向，但是不限于此，并且可以沿其它方向布置。另一方面，上字线可以横过例如在第二方向上彼此相邻的一对单位区域ua之间的边界，并且可以在与每个单位区域ua的中央相邻的区域中例如在第二方向上分开。在一示例中，例如，在第一方向上的相同位置中的上字线可以在下字线解码器区域302与电路区域304等之间的边界上在另一方向(例如第二方向)上彼此分离。

在至少一个示例实施方式中，通过在存储装置和/或半导体装置等内适当地布置下字线解码器和上字线解码器，存储单元之间的偏斜可以被显著地减少。例如，下字线解码器可以位于每个单位区域ua的中央附近(和/或大致在中央处等)，但是不限于此，上字线解码器可以在单位区域ua之间的边界附近(和/或大致在边界处等)。例如，下字线解码器可以相对更靠近每个单位区域ua的中央，上字线解码器可以相对更靠近单位区域ua之间的边界，但是示例实施方式不限于此。

下字线解码器可以通过下字线接触连接到下字线，并且下字线接触可以在下字线解码器区域302中或周围。类似地，上字线解码器可以通过上字线接触连接到上字线，并且上字线接触可以在单位区域ua之间的字线接触区域305中。因此，下字线解码器和下字线接触之间的距离以及上字线解码器和上字线接触之间的距离可以被减小，因此存储装置的性能可以被提高和/或存储装置的物理尺寸可以被减小，等。

下字线解码器的布置可以允许下字线接触靠近下字线的中心，并且上字线解码器的布置可以允许上字线接触靠近上字线的中心。因此，下存储单元之间的偏斜和上存储单元之间的偏斜可以被显著减小。

参照图10，下字线解码器区域302在例如第二方向上可以比单位区域ua之间的边界更靠近每个单位区域ua的中央，但是不限于此。在例如第二方向上，与到每个单位区域ua的中央相比，上字线解码器区域303可以更靠近单位区域ua之间的边界，但是不限于此。因此，上字线解码器区域303与其中上字线接触连接到上字线的字线接触区域305之间的距离可以减小，因此存储装置的性能可以被改善和/或存储装置的物理尺寸可以被减小。连接到下字线的下字线接触可以形成在下字线解码器区域302中或周围等。

在图10中示出的示例实施方式中，多个位线接触区域306可以位于每个单位区域ua中。位线接触区域306可以形成在单位区域ua内，并且不在例如第二方向上从每个单位区域ua偏离(与每个单位区域ua分离)等。例如，在例如第二方向上，每个位线接触区域306的长度可以小于或等于每个单位区域ua的长度，等。

单元阵列区域(存储单元位于其中)和位线接触区域306可以在例如第一方向上在每个单位区域ua中交替地布置(例如层叠、堆叠等)，但是不限于此。位线接触区域306可以包括第一位线接触区域306a(其将每个单位区域ua划分为第一子单位区域和第二子单位区域)以及第二位线接触区域306b。第二位线接触区域306b可以在不同的方向(例如第二方向)上延伸，并且可以在第一方向上与位线解码器区域301的至少一部分重叠。例如，在第二方向等上，位线解码器区域301的长度可以大于每个位线接触区域306的长度。

位线接触区域306中的至少一个可以在例如第二方向等上在字线接触区域305之间。例如，第二位线接触区域306b可以在第二方向上在字线接触区域305之间。另一方面，第一位线接触区域306a可以不在第二位线接触区域306b接触字线接触区域305的方向(例如第二方向等)上接触字线接触区域305。例如，参考图10，字线接触区域305可以不在例如第一方向等上延伸到第一位线接触区域306a。

图11是图10的区域a1的放大透视图，图12是根据至少一个示例实施方式的沿图11的线i-i'截取的截面图。

参照图11和图12，存储装置300可以包括：外围电路区域p，包括形成在半导体衬底310上的多个电路器件311a；以及单元区域c，包括多个存储单元330和350。单元区域c包括在第一方向(例如y轴方向等)上延伸的多条位线340以及在与所述多条位线340不同的方向诸如第二方向(例如x轴方向等)上延伸的多条字线320和360，但是示例实施方式不限于此。

例如，单元区域c可以包括在第三方向(例如z轴方向等)上在位线340下方的下字线320和在位线340上方的上字线360。下存储单元330可以在位线340和下字线320之间，上存储单元350可以在位线340和上字线360之间。

电路器件311a可以在至少一个方向(诸如第一方向和/或第二方向)上与器件隔离层312a相邻，并且可以通过器件接触313a连接到电路线314a。电路器件311a可以被层间绝缘层315覆盖，但是不限于此。图11可以是图10的区域a1的放大透视图，并且电路器件311a可以提供连接到下字线320的下字线解码器。

下字线320可以连接到加热电极层321等。在图11中示出的至少一个示例实施方式中，加热电极层321被示出为连接到在第二方向上相邻的一对下存储单元330，但是示例实施方式仅作为示例被提供，而不限于此。例如，每个下存储单元330可以连接到一个加热电极层321等。另一方面，可以在形成加热电极层321和下字线320的工艺中形成凹槽317。

加热电极层321可以通过下绝缘图案322彼此分离。绝缘间隔物323以及内部绝缘层324和325可以被包括在加热电极层321中。下绝缘图案322、绝缘间隔物323以及内部绝缘层324和325可以由硅氧化物、硅氮化物等形成。

每个下存储单元330可以包括接触加热电极层321的可变电阻层331、顺序地堆叠在可变电阻层331上的第一电极层332和/或选择器件层334等、第二电极层336等。根据一些示例实施方式，第一界面层333和第二界面层335等可以分别在选择器件层334和第一电极层332之间以及在选择器件层334和第二电极层336之间。

可变电阻层331可以由其中通过从加热电极层321传递的热量和/或基于从加热电极层321传递的热量可发生相变的材料形成。例如，可变电阻层331可以包括ge-sb-te(gst)(其是硫族化物材料)，但是示例实施方式不限于此。另外，可变电阻层331可以由硫族化物材料形成，该硫族化物材料包括选自硅(si)、锗(ge)、锑(sb)、碲(te)、铋(bi)、铟(in)、锡(sn)、硒(se)等中的至少两种元素或其任何组合。

选择器件层334可以包括其中电阻根据跨过选择器件层334施加的电压的大小而变化的材料，并且可以包括例如双向阈值开关(ots)材料，但是不限于此。ots材料可以包括硫族化物开关材料等。在至少一个示例实施方式中，选择器件层334可以包括si、te、as、ge、in或这些元素的任何组合，或者可以进一步包括氮等。选择器件层334的材料不限于以上描述，选择器件层334可以包括能够选择器件的各种材料层。

上存储单元350、加热电极层361和上字线360可以位于位线340上。参考图11和图12，加热电极层361可以连接到上字线360，加热电极层361可以通过上绝缘图案362彼此分离。绝缘间隔物363和内部绝缘层364和365可以被包括在加热电极层361中。

上存储单元350可以具有与下存储单元330的结构相同的结构，但是不限于此。例如，每个上存储单元350可以包括与加热电极层361接触的可变电阻层351、在可变电阻层351下方顺序地布置(例如层叠、堆叠等)的第一电极层352和/或选择器件层354等、第二电极层356等。类似于下存储单元330的情况，第一界面层353和第二界面层355可以分别在选择器件层354和第一电极层352之间以及在选择器件层354和第二电极层356之间。

图13是图10的区域b1的放大透视图，图14是根据一些示例实施方式的沿图13的线ii-ii'截取的截面图。

区域b1可以是与字线接触区域305重叠的区域，但是不限于此。字线接触区域305可以是其中字线接触wc连接到上字线360并在例如第三方向上延伸的区域。如以上参考图8和图10描述的，下字线320和上字线360可以在例如第二方向上以z字形的方式布置，但是示例实施方式不限于此。例如，下字线320可以在字线接触区域305中在例如第二方向上分开，并且上字线360可以在字线接触区域305中连续地延伸并且可以连接到字线接触wc。

参照图13和图14，位线340、下字线320以及存储单元330和350可以不被包括在字线接触区域305中。因此，在字线接触区域305中连接到上字线360的字线接触wc可以延伸到外围电路区域p。根据一些示例实施方式，字线接触wc可以在例如第三方向等上被划分为多个层。

连接到字线接触wc的电路器件311b可以提供用于选择上字线360中的至少一条的上字线解码器。上字线解码器可以被包括在与字线接触区域305在例如第二方向上相邻的上字线解码器区域303中，但是不限于此。因此，可以简化用于连接电路器件311b和字线接触wc的金属线314b和器件接触313b的设计。电路器件311b可以通过器件隔离层312b彼此分离。

图15是图10的区域c1的放大透视图。图16是根据一些示例实施方式的沿图15的线iii-iii'截取的截面图。

区域c1可以是与位线接触区域306重叠的区域。位线接触区域306a和306b(例如位线接触区域306)可以是在例如第二方向上延伸的各个区域，并且可以是位线接触bc在其中连接到位线340的区域。为了简化位线接触bc和选择至少一条位线340的位线解码器之间的连接结构，位线接触区域306可以在诸如第一方向等的不同方向上与位线解码器区域301相邻。

根据至少一个示例实施方式，上存储单元350可以被进一步包括在位线接触区域306中的至少一个中。参照图15和图16，下存储单元330不形成在位线接触区域306中以确保在其中布置位线接触bc的空间，而上存储单元350可以连接到位线340的上部。因此，可以提高存储装置300的集成度。

每个位线接触区域306中的上存储单元350可以被用于各种用途。例如，第一位线接触区域306a中的上存储单元350可以是虚设存储单元。另一方面，第二位线接触区域306b中的上存储单元350可以像正常存储单元一样地操作，或者可以被用于冗余和/或测试目的等。然而，在一些示例实施方式中，第一位线接触区域306a中的上存储单元350也可以像正常存储单元一样地操作，或者也可以被用于冗余和/或测试目的等。

位线接触bc可以将位线340连接到电路器件311c。电路器件311c可以通过器件隔离层312c彼此分离，并且可以提供位线解码器。如上所述，通过将位线接触区域306布置成与位线解码器区域301相邻，连接位线接触bc和电路器件311c的电路线314c和器件接触313c的设计难度和/或复杂性可以降低，因此制造成品率可以提高和/或制造成本可以降低。

图17是示意性地示出根据至少一个示例实施方式的存储装置的平面结构的图。

图17可以是示出存储装置400中的存储单元下方的外围电路区域的一部分的平面图。参照图17，外围电路区域可以包括在第一方向(例如y轴方向等)和第二方向(例如x轴方向等)上排列的单位区域ua。存储单元、位线和字线可以在第三方向(例如z轴方向等)上位于外围电路区域上，但是不限于此。

外围电路区域可以包括位线解码器区域401、字线解码器区域402和403、电路区域404、字线接触区域405、位线接触区域406a至406c(例如位线接触区域406)等，但是不限于此。位线解码器区域401、字线解码器区域402和403、电路区域404和字线接触区域405的布置和配置可以类似于参考图10描述的布置和配置，但是不限于此。

在图17中示出的至少一个示例实施方式中，多个位线接触区域406可以被包括在每个单位区域ua中。因此，单元阵列区域(存储单元位于其中)和位线接触区域406可以在每个单位区域ua中在例如第一方向等上交替地布置、层叠、堆叠等。

位线接触区域406可以包括第一位线接触区域406a(其将每个单位区域ua划分为第一子单位区域和子第二单位区域)、第二位线接触区域406b和/或第三位线接触区域406c等。位线接触区域406可以分别在不同的方向诸如第二方向等上延伸。根据一些示例实施方式，第三位线接触区域406c可以在例如第二方向等上沿位线解码器区域401的边界延伸。

在至少一个示例实施方式中，每个位线接触区域406的第一至第三位线接触区域可以具有不同的宽度，但是不限于此。例如，第二位线接触区域406b的宽度t2可以大于第三位线接触区域406c的宽度t3，但是不限于此。第一位线接触区域406a的宽度t1可以大于或等于第二位线接触区域406b的宽度。第一位线接触区域406a比第二位线接触区域406b和第三位线接触区域406c更靠近所述多条位线在第一方向例如y方向上的中心或者单位区域ua在第一方向例如y方向上的中央。例如，最靠近在第一方向上相邻的一对单位区域ua之间的边界的第三位线接触区域406c的宽度t3可以是最小的，但是不限于此。可以基于和/或取决于各个位线接触区域406中的位线接触的数量来确定每个位线接触区域406的第一至第三位线接触区域的各自的宽度。

如以上参考图9描述的，每条位线bl的宽度可以小于连接到位线解码器区域401中的元件的电路线的宽度。该宽度可以是在第二方向上定义的宽度，但是不限于此。在至少一个示例实施方式中，每条位线bl的宽度可以是例如每条电路线的宽度的1/2或更小，等等。因此，所述多个位线接触区域406可以包括将各个位线bl连接到位线解码器区域401中的元件的电路线。

例如，在每个单位区域ua中8n条位线(其中n为自然数)在第一方向上延伸并在第二方向上排列的情况可以被提供作为示例。在这种情况下，左侧(相对于图17)的4n条位线可以连接到第二子单位区域的位线解码器区域401中包括的位线解码器。另外，右侧(相对于图17)的4n条位线可以连接到在第一子单位区域的位线解码器区域401中包括的位线解码器。

首先，每个单位区域ua中左侧的4n条位线当中的n条位线可以连接到第三位线接触区域406c中包括的n个位线接触。另外，剩余的3n条位线当中的n条位线可以连接到第一位线接触区域406a中包括的n个位线接触。最后，剩余的2n条位线可以连接到第二位线接触区域406b中包括的2n个位线接触。

类似地，每个单位区域ua中右侧的4n条位线当中的2n条位线可以连接到第二位线接触区域406b中的2n个位线接触。剩余的2n条位线当中的n条位线可以连接到第一位线接触区域406a中的n个位线接触。另外，剩余的n条位线可以连接到第三位线接触区域406c中的n条位线。

在至少一个示例实施方式中，位线接触区域406的数量可以由下面的等式1确定。在下面的等式1中，w1可以是位线的宽度或位线之间的间隔，并且w2可以是连接到位线的电路线的宽度或电路线之间的间隔。在等式1中，m可以是每个单位区域ua中的第二位线接触区域406b和第三位线接触区域406c的期望和/或最小数目。例如，每个单位区域ua中的第二位线接触区域406b和第三位线接触区域406c的数量可以是m或更多。

[等式1]

(m-1)*w1＜w2＜w*w1

例如，其中w1为30μm且w2为100μm的情况可以被提供作为示例，在这种情况下，m可以为4，但是不限于此。因此，如图17所示，每个单位区域ua中的第二位线接触区域406b和第三位线接触区域406c的数量可以是四个或更多个，但是不限于此。

根据图17中示出的至少一个示例实施方式，在每个单位区域ua中，第三位线接触区域406c中的位线接触的数量可以小于第一位线接触区域406a和第二位线接触区域406b的每个中的位线接触的数量。因此，第三位线接触区域406c的宽度t3可以相对小。在至少一个示例实施方式中，第三位线接触区域406c的宽度t3可以等于或小于第二位线接触区域406b的宽度的1/2，但是不限于此。

另一方面，每个位线接触区域406可以与位线解码器区域401相邻和/或可以具有与位线解码器区域401重叠的区域。因此，用于连接位线接触与位线解码器区域401的元件的布线设计可以被简化，存储装置的性能可以被提高，和/或存储装置的尺寸可以被减小，等等。

图18是图17的区域c2的放大透视图，图19是根据至少一个示例实施方式的沿图18的线iv-iv'截取的截面图。

参考图18和图19，存储装置400可以包括：外围电路区域p，具有形成在半导体衬底410上的多个电路器件411c；以及单元区域c，具有多个存储单元430和450等。单元区域c可以包括在第一方向(例如y轴方向)上延伸的多条位线440和在不同方向例如第二方向(例如x轴方向)上延伸的多条字线420和460。字线(420和460)可以包括在位线440下方的下字线420和在位线440上方的上字线460。

单元区域c和外围电路区域p的配置可以类似于上述其它示例实施方式，但是不限于此。例如，电路器件411c可以在第一方向和第二方向中的至少一个方向上与器件隔离层412c相邻，并且可以通过器件接触413c连接到电路线414c。电路器件411c可以被层间绝缘层415覆盖。

下存储单元430和上存储单元450可以共用位线440。下存储单元430可以通过加热电极层421连接到下字线420。在参照图18和图19的示例实施方式中，加热电极层421被示为连接到在第二方向上相邻的一对下存储单元430，但是示例实施方式不限于此。例如，每个下存储单元430也可以连接到单个加热电极层421。在形成加热电极层421和下字线420的工艺中，可以形成凹槽417。

加热电极层421可以通过下绝缘图案422彼此分离，并且绝缘间隔物423以及内部绝缘层424和425可以被包括在加热电极层421中。每个下存储单元430可以包括与加热电极层421接触的可变电阻层431、在可变电阻层431上顺序堆叠(例如布置和/或层叠等)的第一电极层432和选择器件层434、第二电极层436等等。根据一些示例实施方式，第一界面层433和第二界面层435可以分别在选择器件层434与第一电极层432之间以及在选择器件层434与第二电极层436之间。可变电阻层431和选择器件层434中包括的材料可以类似于参照图11-12在以上描述的材料。

可变电阻层431可以由能够基于从加热电极层421传递的热量和/或通过从加热电极层421传递的热量引起相变的材料形成。例如，可变电阻层431可以包括ge-sb-te(gst)(其是硫族化物材料)，但是不限于此。另外，可变电阻层431可以由硫族化物材料形成，该硫族化物材料包括选自si、ge、sb、te、bi、in、sn、se等中的至少两种元素或其任意组合。

上存储单元450、加热电极层461和上字线460可以在位线440上。上字线460可以通过加热电极层461连接到上存储单元450，加热电极层461可以通过上绝缘图案462彼此分离，但是不限于此。绝缘间隔物463以及内部绝缘层464和465可以被包括在加热电极层461中。上存储单元450可以具有与下存储单元430的结构相同的结构，但是不限于此。例如，每个上存储单元450可以包括与加热电极层461接触的可变电阻层451、在可变电阻层451下方顺序堆叠(例如布置和/或层叠等)的第一电极层452和选择器件层454、第二电极层456等等。类似于下存储单元430的情况，第一界面层453和第二界面层455可以分别在选择器件层454和第一电极层452之间以及在选择器件层454和第二电极层456之间。

参照图18和图19，位线接触bc可以被包括在第二位线接触区域406b和第三位线接触区域406c中。如以上参考图17描述的，第二位线接触区域406b和第三位线接触区域406c可以具有不同的宽度，但是不限于此。

下存储单元430可以不被包括在第二位线接触区域406b和第三位线接触区域406c中的每个中，并且仅上存储单元450可以被包括在第二位线接触区域406b和第三位线接触区域406c的每个中。被包括在第二位线接触区域406b和第三位线接触区域406c中的上存储单元450可以作为存储数据的正常存储单元操作，和/或可以被用于冗余或测试目的等。

例如，当第二位线接触区域406b和第三位线接触区域406c具有不同的宽度时，第二位线接触区域406b和第三位线接触区域406c中的上存储单元450的数量可以不同。例如，第二位线接触区域406b中的上存储单元450的数量可以大于第三位线接触区域406c中的上存储单元450的数量，但是不限于此。另外，第二位线接触区域406b中的上字线460的数量可以大于第三位线接触区域406c中的上字线460的数量，但是不限于此。

尽管在图18和图19中未示出，但是仅上存储单元450也可以被包括在第一位线接触区域406a中。第一位线接触区域406a中的上存储单元450可以作为正常存储单元操作、用于冗余和/或测试目的、和/或分配给虚设存储单元等。

图20和图21是示意性地示出根据一些示例实施方式的存储装置的平面结构的图。

图20和图21可以是平面图，示出了在每个存储装置500和600中的存储单元下方的外围电路区域的一部分。参照图20和图21，外围电路区域可以包括在第一方向(例如y轴方向等)和第二方向(例如x轴方向等)上排列的单位区域ua。存储单元、位线和字线可以在第三方向(例如z轴方向)上在外围电路区域上。外围电路区域可以分别包括位线解码器区域501和601、字线解码器区域502、503、602和603、位线接触区域504和604、字线接触区域505和605、电路区域506和606等等。

位线解码器可以被包括在位线解码器区域501和601中，并且下字线解码器和上字线解码器可以分别被包括在字线解码器区域502、503、602和603中。连接到位线解码器、下字线解码器和上字线解码器中的至少一个的电路可以被包括在电路区域506或606中。例如，预充电电路、感测放大器等可以被包括在电路区域506或606中。

在图20和图21中示出的一些示例实施方式中，下字线解码器区域502或602可以被包括在每个单位区域ua的在第二方向上的中央(或大致中央)中。上字线解码器区域503或603可以与每个单位区域ua的边界相邻。位线和存储单元可以不在连接上字线和上字线解码器的区域中。因此，上字线解码器可以与位线和单位区域ua之间的边界(存储单元不位于其中)相邻。

在图20和图21中示出的一些示例实施方式中，下字线可以在单位区域ua之间的边界处在第二方向上分离，并且上字线可以在单位区域ua内部的中央中在第二方向上分离，等。在一示例中，上字线可以在下字线解码器区域502或602上在第二方向上分离。因此，下字线接触可以邻近于下字线的中央连接，上字线接触也可以邻近于上字线的中央连接，并且存储单元之间的偏斜可以被显著减小，因此存储单元的性能可以被改善。

在根据图20中示出的至少一个示例实施方式的存储装置500中，每个单位区域ua可以包括多个位线接触区域504a至504b。第一位线接触区域504a可以是与其中形成有位线解码器的位线解码器区域501的上部重叠的区域，但是不限于此。第二位线接触区域504b可以是在第一方向上与位线解码器区域501分离的区域，但是可以在距位线解码器区域501的期望和/或预定范围内，以简化电路布线设计，并因此降低存储装置的复杂性，提高存储装置的制造成品率，和/或降低存储装置的制造成本等。

在根据图21中示出的至少一个示例实施方式的存储装置600中，每个单位区域ua可以包括多个位线接触区域604a至604c。第一位线接触区域604a可以是与其中形成有位线解码器的位线解码器区域601的上部重叠的区域，但是不限于此。第二位线接触区域604b和第三位线接触区域604c可以是在第一方向上与位线解码器区域601分离的区域，但是可以在距位线解码器区域601的期望和/或预定的范围内以简化电路布线设计，因此降低存储装置的复杂性，提高存储装置的制造成品率，和/或降低存储装置的制造成本等。

在图21中示出的至少一个示例实施方式中，位线接触区域604的宽度(或物理面积)可以不同，但是不限于此。例如，在第一方向上距位线解码器区域601最远的第三位线接触区域604c的宽度t3可以小于其它位线接触区域604a和604b中的每个的宽度t1或t2。可以根据每个位线接触区域604中的位线接触的数量来确定位线接触区域604的各自的宽度。

图22和图23是示出根据一些示例实施方式的存储装置的操作的图。

首先，参考图22，根据至少一个示例实施方式的存储装置700可以包括多个存储层，诸如存储层701和702等，所述多个存储层(701和702)可以包括第一存储层701和第二存储层702等。包括在第一存储层701中的下存储单元lmc可以连接到下字线lwl(包括下字线lwl1、……、lwlm-1和lwlm)，包括在第二存储层702中的上存储单元umc可以连接到上字线uwl(包括上字线uwl1、……、uwlm和uwlm 1)。

上存储单元umc和下存储单元lmc可以共用位线bl(包括位线bl1、bl2、bl3、……、bln-1和bln)。例如，上存储单元umc可以分别连接到位线bl的上部(例如第一子集)，下存储单元lmc可以分别连接到位线bl的下部(例如第二子集)。不管位线bl的共用如何，上存储单元umc和下存储单元lmc可以被独立地控制和/或被一起控制。例如，当位线解码器730选择第一位线bl1并且上字线解码器720选择第一上字线uwl1时，下字线解码器710可以不选择第一下字线lwl1。因此，连接在第一位线bl1和第一上字线uwl1之间的上存储单元umc可以被控制。

在图22中示出的至少一个示例实施方式中，上字线uwl的数量可以大于下字线lwl的数量，因此，上存储单元umc的数量可以大于下存储单元lmc的数量。参照图22，下字线lwl的数量可以是m，而上字线uwl的数量可以大于下字线的数量m。例如，另外连接到第二存储层702的上字线uwlm 1可以被包括在位线bl和位线接触在其中连接的位线接触区域中。例如，仅上存储单元umc可以被包括在位线接触区域中，但是示例实施方式不限于此。

接下来参考图23，根据至少一个示例实施方式的存储装置800可以包括多个存储层801至804。所述多个存储层(诸如存储层801至804等)可以包括顺序地堆叠(例如布置、层叠等)的第一存储层801、第二存储层802、第三存储层803和/或第四存储层804等。在至少一个示例实施方式中，包括在第一存储层801和第三存储层803中的奇数层存储单元omc可以通过奇数层字线owl(包括字线owl1、owl2、……和owlm)等连接到奇数层字线解码器810。包括在第二存储层802和第四存储层804中的偶数层存储单元emc可以通过偶数层字线ewl(包括字线ewl1、ewl2、……、ewlm和ewlm 1)等连接到偶数层字线解码器820。另一方面，在一些示例实施方式中，存储层801至804也可以分别连接到不同的字线解码器。

在图23中示出的至少一个示例实施方式中，位线bl可以由奇数层存储单元omc和偶数层存储单元emc共用。位线bl可以包括在第一存储层801和第二存储层802之间的下位线(包括obl1、obl2、……和obln)以及在第三存储层803和第四存储层804之间的上位线(包括ebl1、ebl2、……和ebln)等。例如，在垂直于存储层801至804的堆叠方向的平面上的相同位置中的下位线和上位线可以彼此电连接。因此，当位线bl之一被位线解码器830选择时，下位线和上位线可以被同时选择。然而，根据一些示例实施方式，下位线和上位线可以彼此电分离，并且可以被不同的位线解码器单独地选择。

在图23中示出的至少一个示例实施方式中，位于最上面的层处的第四存储层804可以连接到比其它存储层801至803所连接到的字线的数量大的数量的字线，但是不限于此。参照图23，第一至第三存储层801至803中的每个连接到m条字线，而第四存储层804可以连接到更大数量的字线，但是不限于此。例如，另外连接到第四存储层804的字线ewlm 1可以被包括在位线bl和位线接触在其中连接的位线接触区域中。例如，在位线接触区域中，存储单元和连接到存储单元的至少一条字线可以被添加到所述最上面的层，但是不限于此。

图24是示意性地示出根据至少一个示例实施方式的存储装置的平面结构的截面图，图25是沿图24的线v-v'截取的截面图，图26是根据一些示例实施方式的沿图24的线vi-vi'截取的截面图。

首先，参照图24，图24可以是示出存储装置900中的存储单元下方的外围电路区域的一部分的平面图。外围电路区域可以包括在第一方向(例如y轴方向)和第二方向(例如x轴方向)上排列的单位区域ua。外围电路区域可以包括位线解码器区域901、字线解码器区域902、电路区域906、字线接触区域905、位线接触区域904a至904c(例如位线接触区域904)等，但是不限于此。区域的布置和配置可以类似于以上参考图17描述的布置和配置，但是不限于此。

存储装置900可以包括在第三方向(例如z轴方向等)上在外围电路区域上方的存储单元和位线、以及字线等。参照一起示出了外围电路区域p和外围电路区域p上的单元区域c的图25和图26，存储装置900可以包括在第三方向上堆叠的多个存储层，例如存储层941至944等。

参考图25和图26，可以在外围电路区域p中形成多个电路器件911。形成在半导体衬底910上的电路器件911可以通过器件隔离层912彼此分离。电路器件911可以通过器件接触913连接到电路线914。电路器件911、器件接触913和电路线914可以被诸如层间绝缘层915、916和917等的多个层间绝缘层覆盖。

单元区域c包括在第三方向上堆叠的多个存储层，诸如第一至第四存储层941至944等，存储层(例如第一至第四存储层941至944)中的每个包括多个存储单元。存储单元可以在存储层(例如存储层941至944)中的每个中在第一方向和第二方向上排列。

字线921至924以及位线931和932可以在存储层941至944之间。例如，第一层字线921可以在第一存储层941与外围电路区域p之间，但是不限于此。下位线931可以在第一存储层941和第二存储层942之间。因此，各个存储层941至944中的存储单元可以连接到字线921至924中的相应字线以及位线931和932中的相应位线等。

参照图25，第二存储层942上的第二层字线922可以通过字线接触区域905中的字线接触950连接到电路器件911。作为示例，连接到字线接触950的电路器件911可以被包括在字线解码器中，用于选择第二存储层942中的存储单元的至少一个。

参照图26，存储装置900可以包括多个位线接触区域，例如位线接触区域904a至904c等，并且位线接触区域904a至904c可以在第一方向上彼此分离。位线931和932中的每条可以连接到位线接触区域904a至904c中的至少一个中的位线接触960。在图26中示出的至少一个示例实施方式中，位线接触960可以共同连接到在第二方向上的相同位置中的下位线931和上位线932，但是不限于此。

如图24所示，位线接触区域904a至904c可以在第一方向上与位线解码器区域901相邻，或者可以在第一方向上位于位线解码器区域901内。因此，在图26中示出的示例实施方式中，通过位线接触960连接到位线931和932的电路器件911可以是包括在位线解码器中的元件。

位线接触区域904a至904c可以在第一方向上具有不同的宽度和/或相同的宽度等。参考图24和图26，与位线解码器区域901的边界相邻的第三位线接触区域904c可以具有比第一位线接触区域904a和第二位线接触区域904b的宽度小的宽度，但是不限于此。因此，相对小的数量的位线接触960可以被包括在第三位线接触区域904c中。例如，第三位线接触区域904c的宽度可以小于或等于第一位线接触区域904a和第二位线接触区域904b中的每个的宽度的1/2，但是不限于此。

参照图26，在位线接触区域904a至904c中，存储单元可以仅在位于第三方向上的最上面的层处的第四存储层944中，但是不限于此。例如，在位线接触区域904a至904c中，存储单元可以不被包括在相应的第一至第三存储层941至943中，而存储单元可以被包括在第四存储层944中。因此，位于最上面的层处的第四存储层944可以包括比第一至第三存储层941至943中的每个更多的存储单元并可以连接到比第一至第三存储层941至943中的每个所连接到的字线更多的字线，但是不限于此。

图27是示意性地示出根据至少一个示例实施方式的包括存储装置的电子装置的框图。

根据图27中示出的至少一个示例实施方式的电子装置1000可以包括显示器1010、至少一个传感器1020、存储器1030、至少一个通信收发器1040、包括例如至少一个处理器1050的处理电路、端口1060等等，但是不限于此。另外，电子装置1000可以进一步包括电源装置、输入/输出装置等等。在图27中示出的组件当中，端口1060可以是提供用于使电子装置1000与视频卡、声卡、存储卡、usb装置等等通信的装置。电子装置1000不仅可以包括通用台式计算机或膝上型计算机，而且可以包括智能电话、平板电脑、智能可穿戴装置、物联网(iot)装置、自动驾驶车辆、机器人装置、虚拟现实和/或增强现实装置、游戏装置等。

处理器1050可以执行特定的操作、指令、任务等等。处理器1050可以包括：包括逻辑电路的硬件；硬件/软件组合，诸如至少一个执行软件的处理器；或其组合。例如，处理器1050更具体地可以包括但不限于中央处理单元(cpu)、算术逻辑单元(alu)、数字信号处理器、微型计算机、现场可编程门阵列(fpga)、片上系统(soc)、可编程逻辑单元、微处理器、专用集成电路(asic)等。处理器1050可以通过总线1070与连接到端口1060的其它装置以及显示器1010、传感器1020、存储器1030和通信收发器1040等通信。

存储器1030可以是存储用于电子装置1000的操作的数据和/或多媒体数据的非暂时性计算机可读储存介质。存储器1030可以包括诸如随机存取存储器(ram)的易失性存储器或诸如快闪存储器等的非易失性存储器。存储器1030还可以包括固态驱动器(ssd)、硬盘驱动器(hdd)和光盘驱动器(odd)等中的至少一种作为储存装置。在图27中示出的至少一个示例实施方式中，存储器1030可以包括根据以上参考图1至图26描述的各种示例实施方式的存储装置。

如上所述，根据至少一个示例实施方式，存储装置包括在第一方向上延伸的位线和在交叉第一方向的第二方向上延伸的字线，并且存储单元可以在位线和字线之间。位线可以通过位线接触区域中的位线接触连接到电路器件，并且存储单元可以进一步位于位线接触区域中在位线之上。因此，存储装置的集成度可以增加，存储装置的物理尺寸可以减小，存储装置的复杂度可以减小，从而提高存储装置的制造成品率和/或降低制造成本，和/或附加地，存储单元可以被用于冗余和/或测试目的，从而提高存储装置的可靠性等。

尽管上面已经图示和描述了各种示例实施方式，但是对于本领域技术人员明显的是，在不脱离由所附权利要求定义的本发明构思的示例实施方式的范围的情况下，可以进行各种修改和变化。

本申请要求于2019年10月1日向韩国知识产权局提交的韩国专利申请第10-2019-0121568号的优先权权益，为了所有目的，其全部公开内容通过引用被合并在此。