半导体器件的制作方法

相关申请的交叉引用

本申请要求2019年12月19日提交的申请号为10-2019-0171268的韩国申请的优先权，其全部内容通过引用合并于此。

本发明的实施例涉及半导体器件，所述半导体器件包括共享用于执行列操作的电路的多个存储体。

背景技术：

通常，诸如动态随机存取存储器(dram)的每种半导体器件都可以包括多个存储体组，这些存储体组由按地址选择的单元阵列组成。每个存储体组可以包括多个存储体。半导体器件可以选择多个存储体组中的任意一个，并且可以执行列操作，以经由输入/输出(i/o)线输出储存在选中的存储体组所包括的单元阵列中的数据。

技术实现要素：

根据一个实施例，一种半导体器件包括存储体组控制电路和存储体组。存储体组控制电路被配置为基于在内部芯片选择信号具有第一逻辑电平的情况下输入的内部命令/地址信号来生成存储体组使能信号、第一列控制信号和第二列控制信号。存储体组被配置为包括第一存储体至第四存储体和公共电路。所述公共电路基于所述存储体组使能信号以及所述第一列控制信号和所述第二列控制信号来对所述第一存储体至所述第四存储体中的至少两个执行列操作。

根据另一个实施例，一种半导体器件包括存储体组控制电路和核心电路。存储体组控制电路被配置为基于在内部芯片选择信号具有第一逻辑电平的情况下输入的内部命令/地址信号来生成存储体组使能信号、第一列控制信号和第二列控制信号。核心电路被配置为包括第一存储体组和第二存储体组。在第一公共电路和第二公共电路中的任意一个通过所述存储体组使能信号以及所述第一列控制信号和所述第二列控制信号而被激活以执行列操作之后，第三公共电路和第四公共电路中的任意一个通过所述存储体组使能信号以及所述第一列控制信号和所述第二列控制信号被激活以执行所述列操作，所述第一公共电路和所述第二公共电路连接至所述第一存储体组的存储体，所述第三公共电路和所述第四公共电路连接至所述第二存储体组的存储体。

附图说明

图1是图示根据本公开的一个实施例的半导体系统的配置的框图。

图2是图示包括在图1的半导体系统中的半导体器件的配置的框图。

图3是图示包括在图2的半导体器件中的存储体组控制电路的配置的框图。

图4是图示根据本公开的一个实施例的用于执行半导体系统的操作的芯片选择信号和命令地址的图表。

图5是图示包括在图3的存储体组控制电路中的内部地址生成电路的配置的框图。

图6是图示包括在图5的内部地址生成电路中的地址传输电路的配置的框图。

图7是图示包括在图6的地址传输电路中的第一地址传输电路的配置的电路图。

图8是图示包括在图6的地址传输电路中的第二地址传输电路的配置的电路图。

图9是图示包括在图2的半导体器件中的第一存储体组的配置的框图。

图10是图示包括在图2的半导体器件中的第三存储体组的配置的框图。

图11是图示根据本公开的一个实施例的在半导体系统的写入操作和读取操作期间执行的列操作的时序图。

图12是图示包括图1至图11中所示的半导体系统的电子系统的配置的框图。

具体实施方式

在下面的实施例描述中，当参数被称为“预定的”时，其可以旨在表示当在处理或算法中使用该参数时预先确定该参数的值。参数的值可以在处理或算法开始时被设置，或者可以在处理或算法执行的时段期间被设置。

将理解的是，尽管本文中使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一个元件区分开。因此，在不脱离本公开的教导的情况下，在一些实施例中的第一元件可以在其他实施例中被称为第二元件。

此外，将理解的是，当一个元件被称为“连接”或“耦接”至另一元件时，其可以直接连接或耦接至另一元件，或者可以存在中间元件。相反地，当一个元件被称为“直接连接”或“直接耦接”至另一元件时，则不存在中间元件。

逻辑“高”电平和逻辑“低”电平可以用于描述电信号的逻辑电平。可以将具有逻辑“高”电平的信号与具有逻辑“低”电平的信号区分开。例如，当具有第一电压的信号对应于具有逻辑“高”电平的信号时，具有第二电压的信号对应于具有逻辑“低”电平的信号。在一个实施例中，逻辑“高”电平可以被设置为比逻辑“低”电平的电压电平高的电压电平。此外，信号的逻辑电平可以根据实施例而被设置为不同或相反。例如，在一个实施例中具有逻辑“高”电平的某个信号可以被设置为在另一实施例中具有逻辑“低”电平。

在下文中将参照附图详细地描述本公开的各种实施例。然而，本文中描述的实施例仅用于说明性目的，并非旨在限制本公开的范围。

在本公开中，诸如低功率双倍数据速率5(lpddr5)dram器件的半导体器件可以提供存储体组模式、8-存储体模式和16-存储体模式。存储体组可以包括多个存储体。例如，存储体组可以包括四个存储体。在存储体组模式下，可以通过一个命令对包括在存储体组中的一个存储体执行列操作。在8-存储体模式下，可以通过一个命令对分别包括在单独的存储体组中的两个存储体顺序地执行列操作。在16-存储体模式下，可以通过一个命令对分别包括在单独的存储体组中的四个存储体顺序地执行列操作。

图1是图示根据本公开的一个实施例的半导体系统的配置的框图。如图1所示，半导体系统1包括控制器10和半导体器件20。半导体器件20可以包括：输入控制电路100、存储体组控制电路300和核心电路500。

控制器10可以包括：第一控制引脚11、第二控制引脚31、第三控制引脚51和第四控制引脚71。半导体器件20可以包括：第一半导体引脚21、第二半导体引脚41、第三半导体引脚61和第四半导体引脚81。第一控制引脚11和第一半导体引脚21可以通过第一传输线l11彼此连接。第二控制引脚31和第二半导体引脚41可以通过第二传输线l31彼此连接。第三控制引脚51和第三半导体引脚61可以通过第三传输线l51彼此连接。第四控制引脚71和第四半导体引脚81可以通过第四传输线l71彼此连接。控制器10可以经由第一传输线l11将时钟信号clk发送至半导体器件20，以控制半导体器件20。控制器10可以经由第二传输线l31将芯片选择信号cs发送至半导体器件20，以控制半导体器件20。控制器10可以经由第三传输线l51将命令/地址信号ca发送至半导体器件20，以控制半导体器件20。最后，经由第四传输线l71，控制器10可以从半导体器件20接收数据data，或者可以将数据data发送至半导体器件20。

控制器10可以将时钟信号clk、芯片选择信号cs、命令/地址信号ca和数据data输出至半导体器件20，以执行写入操作。控制器10可以将时钟信号clk、芯片选择信号cs、命令/地址信号ca以及数据data输出至半导体器件20，以执行读取操作。控制器10可以在读取操作期间从半导体器件20接收数据data。

将参照图4来详细地描述用于执行写入操作和读取操作的芯片选择信号cs和命令/地址信号ca的逻辑电平。

输入控制电路100可以与时钟信号clk同步，以基于芯片选择信号cs生成内部芯片选择信号(图2的ics)。输入控制电路100可以与时钟信号clk同步，以基于命令/地址信号ca和芯片选择信号cs的逻辑电平生成内部命令/地址信号(图2的ica<1:9>)。

存储体组控制电路300可以基于在内部芯片选择信号ics具有第一逻辑电平(例如，逻辑“低”电平)的情况下输入的内部命令/地址信号ica<1:9>来生成存储体组使能信号(图2的bgen<1:2>)、第一列控制信号(图2的cas12<1:2>)和第二列控制信号(图2的cas34<1:2>)。存储体组控制电路300可以基于在内部芯片选择信号ics具有第二逻辑电平(例如，逻辑“高”电平)的情况下输入的内部命令/地址信号ica<1:9>来生成内部地址(图2的iadd<1:m>)。

核心电路500可以包括第一存储体组至第四存储体组(图2的510、520、530和540)。核心电路500可以接收存储体组使能信号(图2的bgen<1:2>)、第一列控制信号(图2的cas12<1:2>)和第二列控制信号(图2的cas34<1:2>，以激活包括在第一存储体组至第四存储体组510、520、530和540中的存储体彼此共享的公共电路。核心电路500可以基于存储体组使能信号(图2的bgen<1:2>)、第一列控制信号(图2的cas12<1:2>)、第二列控制信号(图2的cas34<1:2>)和内部地址(图2的iadd<1:m>)来执行列操作。

图2是图示半导体器件20的配置的框图。如图2所示，半导体器件20可以包括输入控制电路100、存储体组控制电路300和核心电路500。

输入控制电路100可以与时钟信号clk的上升沿或下降沿同步，以基于芯片选择信号cs来生成内部芯片选择信号ics。输入控制电路100可以与时钟信号clk的上升沿或下降沿同步，以基于命令/地址信号ca<1:9>来生成内部命令/地址信号ica<1:9>。在芯片选择信号cs具有第一逻辑电平(即，逻辑“低”电平)的情况下，输入控制电路100可以与时钟信号clk的上升沿或下降沿同步，以基于命令/地址信号ca<1:9>来生成用于生成存储体组使能信号bgen<1:2>、第一列控制信号cas12<1:2>和第二列控制信号cas34<1:2>的内部命令/地址信号ica<1:9>。在芯片选择信号cs具有第二逻辑电平(即，逻辑“高”电平)的情况下，输入控制电路100可以与时钟信号clk的上升沿或下降沿同步，以基于命令/地址信号ca<1:9>来生成用于生成内部地址iadd<1:m>的内部命令/地址信号ica<1:9>。

存储体组控制电路300可以基于在内部芯片选择信号ics具有第一逻辑电平(即，逻辑“低”电平)的情况下输入的内部命令/地址信号ica<1:9>来生成存储体组使能信号bgen<1:2>、第一列控制信号cas12<1:2>和第二列控制信号cas34<1:2>。存储体组控制电路300可以基于在内部芯片选择信号ics具有第二逻辑电平(即，逻辑“高”电平)的情况下输入的内部命令/地址信号ica<1:9>来生成内部地址iadd<1:m>。

核心电路500可以包括第一存储体组至第四存储体组510、520、530和540。核心电路500可以接收存储体组使能信号bgen<1:2>、第一列控制信号cas12<1:2>和第二列控制信号cas34<1:2>以激活公共电路，该公共电路连接至包括在第一存储体组至第四存储体组510、520、530和540中的存储体。核心电路500可以基于存储体组使能信号bgen<1:2>、第一列控制信号cas12<1:2>、第二列控制信号cas34<1:2>和内部地址iadd<1:m>来执行列操作。

图3是图示存储体组控制电路300的配置的框图。如图3中所示，存储体组控制电路300可以包括命令解码器310和列控制电路320。

命令解码器310可以对内部芯片选择信号ics和内部命令/地址信号ica<1:9>进行解码，以生成写入信号wt和读取信号rd，所述写入信号wt和读取信号rd中的一个被选择性地使能。将参照图4来详细地描述用于生成写入信号wt和读取信号rd的内部芯片选择信号ics和内部命令/地址信号ica<1:9>的逻辑电平。

列控制电路320可以包括地址锁存电路321、移位电路322和内部地址生成电路323。

当写入信号wt和读取信号rd中的任意一个被使能时，在内部芯片选择信号ics具有第一逻辑电平(即，逻辑“低”电平)的情况下，地址锁存电路321可以基于内部命令/地址信号ica<1:9>的第一组ica<8:9>来生成存储体组地址bg<1:2>。当写入信号wt和读取信号rd中的任意一个被使能时，在内部芯片选择信号ics具有第一逻辑电平(即，逻辑“低”电平)的情况下，地址锁存电路321可以基于内部地址/地址信号ica<1:9>的第二组ica<6:7>来生成存储体地址bk<1:2>。当写入信号wt和读取信号rd中的任意一个被使能时，在内部芯片选择信号ics具有第二逻辑电平(即，逻辑“高”电平)的情况下，地址锁存电路321可以基于内部命令/地址信号ica<1:9>来生成输入命令/地址信号cad<1:9>。

移位电路322可以将写入信号wt移位，以生成顺序地被使能的预移位信号wsp和移位信号wsft。移位电路322可以将写入信号wt移位预定的时段以生成预移位信号wsp，并且可以在生成预移位信号wsp之后生成移位信号wsft。移位电路322的移位时间可以被设置为写入等待时间(writelatency)。写入等待时间可以是从输入用于写入操作的命令开始直到输入数据的时间段。移位电路322的移位时间可以根据实施例而被设置为不同。

当读取信号rd、预移位信号wsp和移位信号wsft被使能时，内部地址生成电路323可以基于存储体组地址bg<1:2>来生成存储体组使能信号bgen<1:2>。当读取信号rd、预移位信号wsp和移位信号wsft被使能时，内部地址生成电路323可以基于存储体地址bk<1:2>来生成第一列控制信号cas12<1:2>和第二列控制信号cas34<1:2>。当读取信号rd、预移位信号wsp和移位信号wsft被使能时，内部地址生成电路323可以基于输入命令/地址信号cad<1:9>来生成内部地址iadd<1:m>。

当读取信号rd被使能时，内部地址生成电路323可以基于存储体组地址bg<1:2>来生成存储体组使能信号bgen<1:2>。当读取信号rd被使能时，内部地址生成电路323可以基于存储体地址bk<1:2>来生成第一列控制信号cas12<1:2>和第二列控制信号cas34<1:2>。当读取信号rd被使能时，内部地址生成电路323可以基于输入命令/地址信号cad<1:9>来生成内部地址iadd<1:m>。

当预移位信号wsp被使能时，内部地址生成电路323可以锁存存储体组地址bg<1:2>、存储体地址bk<1:2>和输入命令/地址信号cad<1:9>。当移位信号wsft被使能时，内部地址生成电路323可以基于存储体组地址bg<1:2>的锁存信号来生成存储体组使能信号bgen<1:2>。当移位信号wsft被使能时，内部地址生成电路323可以基于存储体地址bk<1:2>的锁存信号来生成第一列控制信号cas12<1:2>和第二列控制信号cas34<1:2>。当移位信号wsft被使能时，内部地址生成电路323可以基于输入命令/地址信号cad<1:9>的锁存信号来生成内部地址iadd<1:m>。

如果读取信号rd被使能，则当内部芯片选择信号ics和内部命令/地址信号ica<1:9>被输入至列控制电路320时，具有前述配置的列控制电路320可以生成存储体组使能信号bgen<1:2>、第一列控制信号cas12<1:2>、第二列控制信号cas34<1:2>和内部地址iadd<1:m>。如果写入信号wt被使能，则在从内部芯片选择信号ics和内部命令/地址信号ica<1:9>被输入至列控制电路320时起的预定时段之后，列控制电路320可以生成存储体组使能信号bgen<1:2>、第一列控制信号cas12<1:2>、第二列控制信号cas34<1:2>和内部地址iadd<1:m>。

将在下文中参照图4来详细地描述用于激活读取操作和写入操作的芯片选择信号cs和命令/地址信号ca<1:9>的逻辑电平组合。

在描述之前，芯片选择信号cs可以设置为与内部芯片选择信号ics具有相同的逻辑电平，并且命令/地址信号ca<1:9>可以设置为与内部命令/地址信号ica<1:9>具有相同的逻辑电平。

首先，在下文将描述用于激活读取操作的芯片选择信号cs和命令/地址信号ca<1:9>的逻辑电平组合。

在芯片选择信号cs具有第一逻辑电平(即，逻辑“低(l)”电平)的情况下，当命令/地址信号ca<1:9>的第一位信号ca<1>具有第二逻辑电平(即，逻辑“高(h)”电平)、命令/地址信号ca<1:9>的第二位信号ca<2>具有第一逻辑电平(即，逻辑“低(l)”电平)、命令/地址信号ca<1:9>的第三位信号ca<3>具有第二逻辑电平(即，逻辑“高(h)”电平)、命令/地址信号ca<1:9>的第四位信号ca<4>具有第二逻辑电平(即，逻辑“高(h)”电平)以及命令/地址信号ca<1:9>的第五位信号ca<5>具有第二逻辑电平(即，逻辑“高(h)”电平)时，读取操作可以与时钟信号clk同步地被激活。

命令解码器310可以在读取操作期间生成读取信号rd，所述读取信号rd通过对内部芯片选择信号ics和内部命令/地址信号ica<1:9>的第一位信号至第五位信号ica<1:5>进行解码而被使能，所述内部命令/地址信号ica<1:9>的第一位信号至第五位信号ica<1:5>被生成为与在芯片选择信号cs具有第一逻辑电平(即，逻辑“低(l)”电平)的情况下输入的命令/地址信号ca<1:9>的第一位信号至第五位信号ca<1:5>具有相同的逻辑电平。

在读取操作期间芯片选择信号cs同步于时钟信号clk具有第一逻辑电平(即，逻辑“低(l)”电平)的情况下，命令/地址信号ca<1:9>的第六位信号ca<6>可以被设置为用于生成存储体地址bk<1:2>的第一位信号bk<1>的位信号。在读取操作期间芯片选择信号cs同步于时钟信号clk具有第一逻辑电平(即，逻辑“低(l)”电平)的情况下，命令/地址信号ca<1:9>的第七位信号ca<7>可以被设置为用于生成存储体地址bk<1:2>的第二位信号bk<2>的位信号。

在读取操作期间芯片选择信号cs同步于时钟信号clk具有第一逻辑电平(即，逻辑“低(l)”电平)的情况下，命令/地址信号ca<1:9>的第八位信号ca<8>可以被设置为用于生成存储体组地址bg<1:2>的第一位信号bg<1>的位信号。在读取操作期间芯片选择信号cs同步于时钟信号clk具有第一逻辑电平(即，逻辑“低(l)”电平)的情况下，命令/地址信号ca<1:9>的第九位信号ca<9>可以被设置为用于生成存储体组地址bg<1:2>的第二位信号bg<2>的位信号。

命令/地址信号ca<1:9>的第六位信号和第七位信号ca<6:7>可以被设置为命令/地址信号ca<1:9>的第二组，而命令/地址信号ca<1:9>的第八位信号和第九位信号ca<8:9>可以被设置为命令/地址信号ca<1:9>的第一组。

在读取操作期间芯片选择信号cs同步于时钟信号clk具有第二逻辑电平(即，逻辑“高(h)”电平)的情况下，命令/地址信号ca的第一位信号至第九位信号ca<1:9>可以被设置为用于生成输入命令/地址信号cad的第一位信号至第九位信号cad<1:9>的位信号。

接下来，在下文中将描述用于激活写入操作的芯片选择信号cs和命令/地址信号ca<1:9>的逻辑电平组合。

在芯片选择信号cs具有第一逻辑电平(即，逻辑“低(l)”电平)的情况下，当命令/地址信号ca<1:9>的第一位信号ca<1>具有第二逻辑电平(即，辑“高(h)”电平)、命令/地址信号ca<1:9>的第二位信号ca<2>具有第一逻辑电平(即，逻辑“低(l)”电平)、命令/地址信号ca<1:9>的第三位信号ca<3>具有第二逻辑电平(即，逻辑“高(h)”电平)、命令/地址信号ca<1:9>的第四位信号ca<4>具有第二逻辑电平(即，逻辑“高(h)”电平)以及命令/地址信号ca<1:9>的第五位信号ca<5>具有第一逻辑电平(即，逻辑“低(l)”电平)时，写入操作可以与时钟信号clk同步地被激活。

命令解码器310可以在写入操作期间生成写入信号wt，所述写入信号wt通过对内部芯片选择信号ics和内部命令/地址信号ica<1:9>的第一位信号至第五位信号ica<1:5>进行解码而被使能，所述内部命令/地址信号ica<1:9>的第一位信号至第五位信号ica<1:5>被生成为与在芯片选择信号cs具有第一逻辑电平(即，逻辑“低(l)”电平)的情况下输入的命令/地址信号ca<1:9>的第一位信号至第五位信号ca<1:5>具有相同的逻辑电平。

在写入操作期间芯片选择信号cs同步于时钟信号clk具有第一逻辑电平(即，逻辑“低(l)”电平)的情况下，命令/地址信号ca<1:9>的第六位信号ca<6>可以被设置为用于生成存储体地址bk<1:2>的第一位信号bk<1>的位信号。在写入操作期间芯片选择信号cs同步于时钟信号clk具有第一逻辑电平(即，逻辑“低(l)”电平)的情况下，命令/地址信号ca<1:9>的第七位信号ca<7>可以被设置为用于生成存储体地址bk<1:2>的第二位信号bk<2>的位信号。

在写入操作期间芯片选择信号cs同步于时钟信号clk具有第一逻辑电平(即，逻辑“低(l)”电平)的情况下，命令/地址信号ca<1:9>的第八位信号ca<8>可以被设置为用于生成存储体组地址bg<1:2>的第一位信号bg<1>的位信号。在写入操作期间芯片选择信号cs同步于时钟信号clk具有第一逻辑电平(即，逻辑“低(l)”电平)的情况下，命令/地址信号ca<1:9>的第九位信号ca<9>可以被设置为用于生成存储体组地址bg<1:2>的第二位信号bg<2>的位信号。

在写入操作期间芯片选择信号cs同步于时钟信号clk具有第二逻辑电平(即，逻辑“高(h)”电平)的情况下，命令/地址信号ca的第一位信号至第九位信号ca<1:9>可以被设置为用于生成输入命令/地址信号cad的第一位信号至第九位信号cad<1:9>的位信号。

此外，即使在以下描述中，逻辑“低”电平也可以对应于第一逻辑电平，而逻辑“高”电平可以对应于第二逻辑电平。

图5是图示内部地址生成电路323的配置的框图。如图5中所示，内部地址生成电路323可以包括管道电路410、地址传输电路420和地址解码器430。

当读取信号rd被使能时，管道电路410可以基于存储体组地址bg<1:2>和存储体地址bk<1:2>来生成内部存储体组地址ibg<1:2>和内部存储体地址ibk<1:2>。当预移位信号wsp被使能时，管道电路410可以锁存存储体组地址bg<1:2>和存储体地址bk<1:2>。当移位信号wsft被使能时，管道电路410可以基于锁存的存储体组地址bg<1:2>和存储体地址bk<1:2>来生成内部存储体组地址ibg<1:2>和内部存储体地址ibk<1:2>。

当读取信号rd被使能时，地址传输电路420可以基于内部存储体组地址ibg<1:2>来生成存储体组使能信号bgen<1:2>。当读取信号rd被使能时，地址传输电路420可以基于内部存储体地址ibk<1:2>来生成第一列控制信号cas12<1:2>和第二列控制信号cas34<1:2>。当移位信号wsft被使能时，地址传输电路420可以基于内部存储体组地址ibg<1:2>来生成存储体组使能信号bgen<1:2>。当移位信号wsft被使能时，地址传输电路420可以基于内部存储体地址ibk<1:2>来生成第一列控制信号cas12<1:2>和第二列控制信号cas34<1:2>。

当读取信号rd被使能时，地址解码器430可以对输入命令/地址信号cad<1:9>进行解码以生成内部地址iadd<1:m>。当移位信号wsft被使能时，地址解码器430可以对输入命令/地址信号cad<1:9>进行解码以生成内部地址iadd<1:m>。

图6是图示地址传输电路420的配置的框图。如图6中所示，地址传输电路420可以包括第一地址传输电路421和第二地址传输电路422。

当读取信号rd被使能时，第一地址传输电路421可以基于内部存储体组地址ibg<1:2>的第一位信号ibg<1>来生成存储体组使能信号bgen<1:2>的第一位信号bgen<1>。当读取信号rd被使能时，第一地址传输电路421可以基于内部存储体地址ibk<1:2>的第一位信号ibk<1>来生成第一列控制信号cas12<1:2>的第一位信号cas12<1>和第二列控制信号cas34<1:2>的第一位信号cas34<1>。当移位信号wsft被使能时，第一地址传输电路421可以基于内部存储体组地址ibg<1:2>的第一位信号ibg<1>来生成存储体组使能信号bgen<1:2>的第一位信号bgen<1>。当移位信号wsft被使能时，第一地址传输电路421可以基于内部存储体地址ibk<1:2>的第一位信号ibk<1>来生成第一列控制信号cas12<1:2>的第一位信号cas12<1>和第二列控制信号cas34<1:2>的第一位信号cas34<1>。

当读取信号rd被使能时，第二地址传输电路422可以基于内部存储体组地址ibg<1:2>的第二位信号ibg<2>来生成存储体组使能信号bgen<1:2>的第二位信号bgen<2>。当读取信号rd被使能时，第二地址传输电路422可以基于内部存储体地址ibk<1:2>的第二位信号ibk<2>来生成第一列控制信号cas12<1:2>的第二位信号cas12<2>和第二列控制信号cas34<1:2>的第二位信号cas34<2>。当移位信号wsft被使能时，第二地址传输电路422可以基于内部存储体组地址ibg<1:2>的第二位信号ibg<2>来生成存储体组使能信号bgen<1:2>的第二位信号bgen<2>。当移位信号wsft被使能时，第二地址传输电路422可以基于内部存储体地址ibk<1:2>的第二位信号ibk<2>来生成第一列控制信号cas12<1:2>的第二位信号cas12<2>和第二列控制信号cas34<1:2>的第二位信号cas34<2>。

图7是图示第一地址传输电路421的配置的电路图。如图7中所示，第一地址传输电路421可以包括第一逻辑电路4100、第一脉冲生成电路4200、第一锁存电路4300和第二逻辑电路4400。

第一逻辑电路4100可以执行或运算和反相运算。例如，第一逻辑电路4100可以包括或门or11以及反相器iv11和iv12。当读取信号rd被使能为逻辑“高”电平时，第一逻辑电路4100可以可以缓冲内部存储体组地址ibg<1:2>的第一位信号ibg<1>，以生成存储体组使能信号bgen<1:2>的第一位信号bgen<1>。当移位信号wsft被使能时，第一逻辑电路4100可以缓冲内部存储体组地址ibg<1:2>的第一位信号ibg<1>，以生成存储体组使能信号bgen<1:2>的第一位信号bgen<1>。

第一脉冲生成电路4200可以执行或非运算、与非运算和反相运算。例如，第一脉冲生成电路4200可以包括或非门nor11、与非门nand11和nand12以及反相器iv13、iv14和iv15。第一脉冲生成电路4200可以生成第一脉冲信号rwp<1>，所述第一脉冲信号rwp<1>包括在读取信号rd被使能为具有逻辑“高”电平并且内部存储体组地址ibg<1:2>的、具有逻辑“低”电平的第一位信号ibg<1>被输入时创建的具有逻辑“低”电平的脉冲。第一脉冲生成电路4200可以生成第一脉冲信号rwp<1>，所述第一脉冲信号rwp<1>包括在移位信号wsft被使能为具有逻辑“高”电平并且输入内部存储体组地址ibg<1:2>的、具有逻辑“低”电平的第一位信号ibg<1>时创建的具有逻辑“低”电平的脉冲。

第一锁存电路4300可以执行与非运算和反相运算。例如，第一锁存电路4300可以包括与非门nand13和nand14以及反相器iv16、iv17和iv18。第一锁存电路4300可以生成第一传输控制信号tcon<1>，当具有逻辑“低”电平的复位信号rst被输入时，所述第一传输控制信号tcon<1>被禁止为具有逻辑“低”电平。第一锁存电路4300可以生成第一传输控制信号tcon<1>，当第一脉冲信号rwp<1>具有逻辑“低”电平时，所述第一传输控制信号tcon<1>被使能为具有逻辑“高”电平。在第一传输控制信号tcon<1>被使能为具有逻辑“高”电平时起经过预定时段之后，第一锁存电路4300可以将第一传输控制信号tcon<1>禁止为逻辑“低”电平。复位信号rst可以设置为包括在半导体系统1运行之后执行复位操作时创建的具有逻辑“低”电平的脉冲的信号。

第二逻辑电路4400可以执行反相运算和与非运算。例如，第二逻辑电路4400可以包括反相器iv19以及与非门nand15和nand16。第二逻辑电路4400可以生成第一列控制信号cas12<1:2>的第一位信号cas12<1>和第二列控制信号cas34<1:2>的第一位信号cas34<1>，在第一传输控制信号tcon<1>被使能为具有逻辑“高”电平的情况下，第一列控制信号cas12<1:2>的第一位信号cas12<1>和第二列控制信号cas34<1:2>的第一位信号cas34<1>中的一个基于内部存储体地址ibk<1:2>的第一位信号ibk<1>的逻辑电平而被选择地使能。在第一传输控制信号tcon<1>被使能为具有逻辑“高”电平的情况下，当内部存储体地址ibk<1:2>的第一位信号ibk<1>具有逻辑“低”电平时，第二逻辑电路4400可以生成第一列控制信号cas12<1:2>的、具有逻辑“高”电平的第一位信号cas12<1>。在第一传输控制信号tcon<1>被使能为具有逻辑“高”电平的情况下，当内部存储体地址ibk<1:2>的第一位信号ibk<1>具有逻辑“高”电平时，第二逻辑电路4400可以生成第一列控制信号cas12<1:2>的、具有逻辑“低”电平的第一位信号cas12<1>。在第一传输控制信号tcon<1>被使能为具有逻辑“高”电平的情况下，当内部存储体地址ibk<1:2>的第一位信号ibk<1>具有逻辑“低”电平时，第二逻辑电路4400可以生成第二列控制信号cas34<1:2>的、具有逻辑“低”电平的第一位信号cas34<1>。在第一传输控制信号tcon<1>被使能为具有逻辑“高”电平的情况下，当内部存储体地址ibk<1:2>的第一位信号ibk<1>具有逻辑“高”电平时，第二逻辑电路4400可以生成第二列控制信号cas34<1:2>的、具有逻辑“高”电平的第一位信号cas34<1>。在第一传输控制信号tcon<1>被禁止为具有逻辑“低”电平的情况下，第二逻辑电路4400可以生成第一列控制信号cas12<1:2>的、具有逻辑“高”电平的第一位信号cas12<1>和第二列控制信号cas34<1:2>的、具有逻辑“高”电平的第一位信号cas34<1>。

图8是图示第二地址传输电路422的配置的电路图。如图8中所示，第二地址传输电路422可以包括第三逻辑电路4500、第二脉冲生成电路4600、第二锁存电路4700和第四逻辑电路4800。

第三逻辑电路4500可以执行“或”运算和反相运算。例如，第三逻辑电路4500可以包括或门or31以及反相器iv31和iv32。当读取信号rd被使能为具有逻辑“高”电平时，第三逻辑电路4500可以缓冲内部存储体组地址ibg<1:2>的第二位信号ibg<2>，以生成存储体组使能信号bgen<1:2>的第二位信号bgen<2>。当移位信号wsft被使能时，第三逻辑电路4500可以缓冲内部存储体组地址ibg<1:2>的第二位信号ibg<2>，以生成存储体组使能信号bgen<1:2>的第二位信号bgen<2>。

第二脉冲生成电路4600可以执行或非运算、与非运算和反相运算。例如，第二脉冲生成电路4600可以包括或非门nor31、与非门nand31和nand32以及反相器iv33、iv34和iv35。第二脉冲生成电路4600可以生成第二脉冲信号rwp<2>，所述第二脉冲信号rwp<2>包括在读取信号rd被使能为具有逻辑“高”电平并且内部存储体组地址ibg<1:2>的、具有逻辑“低”电平的第二位信号ibg<2>被输入时创建的具有逻辑“低”电平的脉冲。第二脉冲生成电路4600可以生成第二脉冲信号rwp<2>，所述第二脉冲信号rwp<2>包括在移位信号wsft被使能为具有逻辑“高”电平并且内部存储体组地址ibg<1:2>的、具有逻辑“低”电平的第二位信号ibg<2>被输入时创建的具有逻辑“低”电平的脉冲。

第二锁存电路4700可以执行与非运算和反相运算。例如，第二锁存电路4700可以包括与非门nand33和nand34以及反相器iv36、iv37和iv38。第二锁存电路4700可以生成第二传输控制信号tcon<2>，当具有逻辑“低”电平的复位信号rst被输入时，第二传输控制信号tcon<2>被禁止以具有逻辑“低”电平。第二锁存电路4700可以生成第二传输控制信号tcon<2>，当第二脉冲信号rwp<2>具有逻辑“低”电平时，第二传输控制信号tcon<2>被使能为具有逻辑“高”电平。在从第二传输控制信号tcon<2>被使能为具有逻辑“高”电平时起经过预定时段之后，第二锁存电路4700可以将第二传输控制信号tcon<2>禁止为逻辑“低”电平。

第四逻辑电路4800可以执行反相运算和与非运算。例如，第四逻辑电路4800可以包括反相器iv39以及与非门nand35和nand36。第四逻辑电路4800可以生成第一列控制信号cas12<1:2>的第二位信号cas12<2>和第二列控制信号cas34<1:2>的第二位信号cas34<1>，在第二传输控制信号tcon<2>被使能为具有逻辑“高”电平的情况下，第一列控制信号cas12<1:2>的第二位信号cas12<2>和第二列控制信号cas34<1:2>的第二位信号cas34<1>中的一个基于内部存储体地址ibk<1:2>的第二位信号ibk<2>的逻辑电平而被选择性地使能。在第二传输控制信号tcon<2>被使能为具有逻辑“高”电平的情况下，当内部存储体地址ibk<1:2>的第二位信号ibk<2>具有逻辑“低”电平时，第四逻辑电路4800可以生成第一列控制信号cas12<1:2>的、具有逻辑“高”电平的第二位信号cas12<2>。在第二传输控制信号tcon<2>被使能为具有逻辑“高”电平的情况下，当内部存储体地址ibk<1:2>的第二位信号ibk<2>具有逻辑“高”电平时，第四逻辑电路4800可以生成第一列控制信号cas12<1:2>的、具有逻辑“低”电平的第二位信号cas12<2>。在第二传输控制信号tcon<2>被使能为具有逻辑“高”电平的情况下，当内部存储体地址ibk<1:2>的第二位信号ibk<2>具有逻辑“低”电平时，第四逻辑电路4800可以生成第二列控制信号cas34<1:2>的、具有逻辑“低电平”的第二位信号cas34<2>。在第二传输控制信号tcon<2>被使能为具有逻辑“高”电平的情况下，当内部存储体地址ibk<1:2>的第二位信号ibk<2>具有逻辑“高”电平时，第四逻辑电路4800可以生成第二列控制信号cas34<1:2>的、具有逻辑“高”电平的第二位信号cas34<2>。在第二传输控制信号tcon<2>被禁止以具有逻辑“低”电平的情况下，第四逻辑电路4800可以生成第一列控制信号cas12<1:2>的、具有逻辑“高”电平的第二位信号cas12<2>和第二列控制信号cas34<1:2>的、具有逻辑“高”电平的第二位信号cas34<2>。

图9是图示第一存储体组510的配置的框图。如图9中所示，第一存储体组510可以包括第一存储体5110、第二存储体5120、第三存储体5130、第四存储体5140、第一公共电路5150、第一内部控制电路5160、第二内部控制电路5170、第二公共电路5180、第三内部控制电路5190和第四内部控制电路5200。

第一存储体5110可以在写入操作期间将数据data<1:n>储存到由内部地址iadd<1:m>选择的存储单元(未示出)中。第一存储体5110可以在读取操作期间将储存在由内部地址iadd<1:m>选择的存储单元(未示出)中的数据data<1:n>输出。

第二存储体5120可以在写入操作期间将数据data<1:n>储存到由内部地址iadd<1:m>选择的存储单元(未示出)中。第二存储体5120可以在读取操作期间将储存在由内部地址iadd<1:m>选择的存储单元(未示出)中的数据data<1:n>输出。

第三存储体5130可以在写入操作期间将数据data<1:n>储存到由内部地址iadd<1:m>选择的存储单元(未示出)中。第三存储体5130可以在读取操作期间将储存在由内部地址iadd<1:m>选择的存储单元(未示出)中的数据data<1:n>输出。

第四存储体5140可以在写入操作期间将数据data<1:n>储存到由内部地址iadd<1:m>选择的存储单元(未示出)中。第四存储体5140可以在读取操作期间将储存在由内部地址iadd<1:m>选择的存储单元(未示出)中的数据data<1:n>输出。

当第一列控制信号cas12<1:2>的第一位信号cas12<1>具有逻辑“低”电平时，第一公共电路5150可以被激活以对第一存储体5110和第二存储体5120执行列操作。

当第一列控制信号cas12<1:2>的第一位信号cas12<1>具有逻辑“低”电平并且存储体组使能信号bgen<1:2>的第一位信号bgen<1>具有逻辑“低”电平时，第一内部控制电路5160可以被激活以对第一存储体5110执行列操作。

当第一列控制信号cas12<1:2>的第一位信号cas12<1>具有逻辑“低”电平并且存储体组使能信号bgen<1:2>的第一位信号bgen<1>具有逻辑“高”电平时，第二内部控制电路5170可以被激活以对第二存储体5120执行列操作。

当第二列控制信号cas34<1:2>的第一位信号cas34<1>具有逻辑“低”电平时，第二公共电路5180可以被激活以对第三存储体5130和第四存储体5140执行列操作。

当第二列控制信号cas34<1:2>的第一位信号cas34<1>具有逻辑“低”电平并且存储体组使能信号bgen<1:2>的第一位信号bgen<1>具有逻辑“低”电平时，第三内部控制电路5190可以被激活以对第三存储体5130执行列操作。

当第二列控制信号cas34<1:2>的第一位信号cas34<1>具有逻辑“低”电平并且存储体组使能信号bgen<1:2>的第一位信号bgen<1>具有逻辑“高”电平时，第四内部控制电路5200可以被激活以对第四存储体5140执行列操作。

第二存储体组520可以包括第三公共电路(未示出)、第五内部控制电路(未示出)和第六内部控制电路(未示出)，它们被激活以在第一列控制信号cas12<1:2>的第一位信号cas12<1>具有逻辑“高”电平时对包括在第二存储体组520中的一些存储体执行列操作。另外，第二存储体组520可以包括第四公共电路(未示出)、第七内部控制电路(未示出)和第八内部控制电路(未示出)，它们被激活以在第二列控制信号cas34<1:2>的第一位信号cas34<1>具有逻辑“高”电平时对包括在第二存储体组520中的存储体的剩余存储体执行列操作。

此外，在针对第一存储体组510的列操作终止之后，可以执行针对第二存储体组520的列操作。

图10是图示第三存储体组530的配置的框图。如图10中所示，第三存储体组530可以包括第九存储体5310、第十存储体5320、第十一存储体5330、第十二存储体5340、第五公共电路5350、第九内部控制电路5360、第十内部控制电路5370、第六公共电路5380、第十一内部控制电路5390和第十二内部控制电路5400。

第九存储体5310可以在写入操作期间将数据data<1:n>储存到由内部地址iadd<1:m>选择的存储单元(未示出)中。第九存储体5310可以在读取操作期间将储存在由内部地址iadd<1:m>选择的存储单元(未示出)中的数据data<1:n>输出。

第十存储体5320可以在写入操作期间将数据data<1:n>储存到由内部地址iadd<1:m>选择的存储单元(未示出)中。第十存储体5320可以在读取操作期间将储存在由内部地址iadd<1:m>选择的存储单元(未示出)中的数据data<1:n>输出。

第十一存储体5330可以在写入操作期间将数据data<1:n>储存到由内部地址iadd<1:m>选择的存储单元(未示出)中。第十一存储体5330可以在读取操作期间将储存在由内部地址iadd<1:m>选择的存储单元(未示出)中的数据ata<1:n>输出。

第十二存储体5340可以在写入操作期间将数据data<1:n>储存到由内部地址iadd<1:m>选择的存储单元(未示出)中。第十二存储体5340可以在读取操作期间将储存在由内部地址iadd<1:m>选择的存储单元(未示出)中的数据data<1:n>输出。

当第一列控制信号cas12<1:2>的第二位信号cas12<2>具有逻辑“低”电平时，第五公共电路5350可以被激活以对第九存储体5310和第十存储体5320执行列操作。

当第一列控制信号cas12<1:2>的第二位信号cas12<2>具有逻辑“低”电平并且存储体组使能信号bgen<1:2>的第二位信号bgen<2>具有逻辑“低”电平时，第九内部控制电路5360可以被激活以对第九存储体5310执行列操作。

当第一列控制信号cas12<1:2>的第二位信号cas12<2>具有逻辑“低”电平并且存储体组使能信号bgen<1:2>的第二位信号bgen<2>具有逻辑“高”电平时，第十内部控制电路5370可以被激活以对第十存储体5320执行列操作。

当第二列控制信号cas34<1:2>的第二位信号cas34<2>具有逻辑“低”电平时，第六公共电路5380可以被激活以执行对第十一存储体5330和第十二存储体5340的列操作。

当第二列控制信号cas34<1:2>的第二位信号cas34<2>具有逻辑“低”电平并且存储体组使能信号bgen<1:2>的第二位信号bgen<2>具有逻辑“低”电平时，第十一内部控制电路5390可以被激活以对第十一存储体5330执行列操作。

当第二列控制信号cas34<1:2>的第二位信号cas34<2>具有逻辑“低”电平并且存储体组使能信号bgen<1:2>的第二位信号bgen<2>具有逻辑“高”电平时，第十二内部控制电路5400可以被激活以对第十二存储体5340执行列操作。

第四存储体组540可以包括第七公共电路(未示出)、第十三内部控制电路(未示出)和第十四内部控制电路(未示出)，它们被激活以在第一列控制信号cas12<1:2>的第二位信号cas12<2>具有逻辑“高”电平时对包括在第四存储体组540中的一些存储体执行列操作。另外，第四存储体组540可以包括第八公共电路(未示出)、第十五内部控制电路(未示出)和第十六内部控制电路(未示出)，它们被激活以在第二列控制信号cas34<1:2>的第二位信号cas34<2>具有逻辑“高”电平时对包括在第四存储体组540中的存储体的其余存储体执行列操作。

此外，在对第三存储体组530的列操作终止之后，可以对第四存储体组540执行列操作。

在下文中将参照图11来描述：在写入操作期间对第二存储体组520和第三存储体组530的列操作之后，在半导体系统1的读取操作期间对第二存储体组520和第三存储体组530执行列操作。

在时刻“t1”，控制器10可以输出时钟信号clk、具有逻辑“低”电平的芯片选择信号cs、命令/地址信号ca<1:9>以及用于执行写入操作的数据data<1:6>。

输入控制电路100可以与时钟信号clk的上升沿同步，以基于芯片选择信号cs来生成具有逻辑“低”电平的内部芯片选择信号ics并且基于命令/地址信号ca<1:9>来生成内部命令/地址信号ica<1:9>。

命令解码器310可以对具有逻辑“低”电平的内部芯片选择信号ics和内部命令/地址信号ica<1:9>进行解码，以生成被使能为逻辑“高”电平的写入信号wt。

在时刻“t2”，控制器10可以输出用于执行写入操作的命令/地址信号ca<1:9>。

输入控制电路100可以与时钟信号clk的上升沿同步，以基于命令/地址信号ca<1:9>来生成内部命令/地址信号ica<1:9>。

地址锁存电路321可以接收在时刻“t1”生成的具有逻辑“高”电平的写入信号wt，以基于在内部芯片选择信号ics具有逻辑“低”电平的情况下输入的内部命令/地址信号ica<1:9>的第一组ica<8:9>来生成存储体组地址bg<1:2>。地址锁存电路321可以接收在时刻“t1”生成的具有逻辑“高”电平的写入信号wt，以基于在内部芯片选择信号ics具有逻辑“低”电平的情况下输入的命令/地址信号ica<1:9>的第二组ica<6:7>来生成存储体地址bk<1:2>。地址锁存电路321可以接收在时刻“t1”生成的具有逻辑“高”电平的写入信号wt，以基于在内部芯片选择信号ics具有逻辑“高”电平的情况下的内部命令/地址信号ica<1:9>来生成输入命令/地址信号cad<1:9>。

在时刻“t3”，移位电路322可以将在时刻“t1”生成的写入信号wt移位，以生成被使能为具有逻辑“高”电平的预移位信号wsp。

内部地址生成电路323可以接收具有逻辑“高”电平的预移位信号wsp，以锁存存储体组地址bg<1:2>、存储体地址bk<1:2>和输入命令/地址信号cad<1:9>。

在时刻“t4”，移位电路322可以将预移位信号wsp移位，以生成被使能为具有逻辑“高”电平的移位信号wsft。

内部地址生成电路323可以接收具有逻辑“高”电平的移位信号wsft，以基于存储体组地址bg<1:2>来生成存储体组使能信号bgen<1:2>的、具有逻辑“低电平”的第一位信号bgen<1>和存储体组使能信号bgen<1:2>的、具有逻辑“低”电平的第二位信号bgen<2>。内部地址生成电路323可以接收具有逻辑“高”电平的移位信号wsft，以基于存储体地址bk<1:2>来生成第一列控制信号cas12<1:2>的、具有逻辑“高”电平的第一位信号cas12<1>和第一列控制信号cas12<1:2>的、具有逻辑“低电平”的第二位信号cas12<2>。内部地址生成电路323可以接收具有逻辑“高”电平的移位信号wsft，以基于存储体地址bk<1:2>来生成第二列控制信号cas34<1:2>的、具有逻辑“高”电平的第一位信号cas34<1>和第二列控制信号cas34<1:2>的、具有逻辑“低电平”的第二位信号cas34<2>。内部地址生成电路323可以接收具有逻辑“高”电平的移位信号wsft，以基于输入命令/地址信号cad<1:9>来生成内部地址iadd<1:m>。

第二存储体组520的第三公共电路(未示出)可以由第一列控制信号cas12<1:2>的、具有逻辑“高”电平的第一位信号cas12<1>激活，以对第五存储体(未示出)执行列操作。

第二存储体组520的第五内部控制电路(未示出)可以由第一列控制信号cas12<1:2>的、具有逻辑“高”电平的第一位信号cas12<1>和存储体组使能信号bgen<1:2>的、具有逻辑“低”电平的第一位信号bgen<1>激活，以对第五存储体(未示出)执行列操作。

第二存储体组520的第五存储体(未示出)可以将数据data<1:n>储存到由内部地址iadd<1:m>选择的存储单元(未示出)中。

第二存储体组520的第四公共电路(未示出)可以由第二列控制信号cas34<1:2>的、具有逻辑“高”电平的第一位信号cas34<1>激活，以对第七存储体(未示出)执行列操作。

第二存储体组520的第七内部控制电路(未示出)可以由第二列控制信号cas34<1:2>的、具有逻辑“高”电平的第一位信号cas34<1>和存储体组使能信号bgen<1:2>的、具有逻辑“低”电平的第一位信号bgen<1>激活，以对第七存储体(未示出)执行列操作。

第二存储体组520的第七存储体(未示出)可以将数据data<1:n>储存到由内部地址iadd<1:m>选择的存储单元(未示出)中。

第三存储体组530的第五公共电路(未示出)可以由第一列控制信号cas12<1:2>的、具有逻辑“低”电平的第二位信号cas12<2>激活，以对第九存储体5310执行列操作。

第三存储体组530的第九内部控制电路5360可以由第一列控制信号cas12<1:2>的、具有逻辑“低”电平的第二位信号cas12<2>和存储体组使能信号bgen<1:2>的、具有逻辑“低”电平的第二位信号bgen<2>激活，以对第九存储体5310执行列操作。

第三存储体组530的第九存储体5310可以将数据data<1:n>储存到由内部地址iadd<1:m>选择的存储单元(未示出)中。

第三存储体组530的第六公共电路5380可以由第二列控制信号cas34<1:2>的、具有逻辑“低”电平的第二位信号cas34<2>激活，以对第十一存储体5330执行列操作。

第三存储体组530的第十一内部控制电路5390可以由第二列控制信号cas34<1:2>的、具有逻辑“低”电平的第二位信号cas34<2>和存储体组使能信号bgen<1:2>的、具有逻辑“低”电平的信号bgen<2>激活，以对第十一存储体5330执行列操作。

第三存储体组530的第十一存储体5330可以将数据data<1:n>储存到由内部地址iadd<1:m>选择的存储单元(未示出)中。

在时刻“t5”，控制器10可以输出时钟信号clk、具有逻辑“低”电平的芯片选择信号cs以及用于执行读取操作的命令/地址信号ca<1:9>。

输入控制电路100可以与时钟信号clk的上升沿同步，以基于芯片选择信号cs来生成具有逻辑“低”电平的内部芯片选择信号ics，并且基于命令/地址信号ca<1:9>来生成内部命令/地址信号ica<1:9>。

命令解码器310可以对具有逻辑“低”电平的内部芯片选择信号ics和内部命令/地址信号ica<1:9>进行解码，以生成被使能为具有逻辑“高”电平的读取信号rd。

在时刻“t6”，控制器10可以输出用于执行读取操作的命令/地址信号ca<1:9>。

地址锁存电路321可以接收在时刻“t5”生成的具有逻辑“高”电平的读取信号rd，以基于在内部芯片选择信号ics具有逻辑“低”电平的情况下输入的内部命令/地址信号ica<1:9>的第一组ica<8:9>来生成存储体组地址bg<1:2>。地址锁存电路321可以接收在时刻“t5”生成的具有逻辑“高”电平的读取信号rd，以基于在内部芯片选择信号ics具有逻辑“低”电平的情况下输入的内部命令/地址信号ica<1:9>的第二组ica<6:7>来生成存储体地址bk<1:2>。地址锁存电路321可以接收在时刻“t5”生成的具有逻辑“高”电平的读取信号rd，以基于在内部芯片选择信号ics具有逻辑“高”电平的情况下的内部命令/地址信号ica<1:9>来生成输入命令/地址信号cad<1:9>。

内部地址生成电路323可以接收在时刻“t5”生成的具有逻辑“高”电平的读取信号rd，以基于存储体组地址bg<1:2>来生成存储体组使能信号bgen<1:2>的、具有逻辑“高”电平的第一位信号bgen<1>和存储体组使能信号bgen<1:2>的、具有逻辑“低”电平的第二位信号bgen<2>。内部地址生成电路323可以接收在时刻“t5”生成的具有逻辑“高”电平的读取信号rd，以基于存储体地址bk<1:2>来生成第一列控制信号cas12<1:2>的、具有逻辑“高”电平的第一位信号cas12<1>和第一列控制信号cas12<1:2>的、具有逻辑“低”电平的第二位信号cas12<2>。内部地址生成电路323可以接收在时刻“t5”生成的、具有逻辑“高”电平的读取信号rd，以基于存储体地址bk<1:2>来生成第二列控制信号cas34<1:2>的、具有逻辑“高”电平的第一位信号cas34<1>和第二列控制信号cas34<1:2>的、具有逻辑“低”电平的第二位信号cas34<2>。内部地址生成电路323可以接收在时刻“t5”生成的具有逻辑“高”电平的读取信号rd，以基于输入命令/地址信号cad<1:9>来生成内部地址iadd<1:m>。

第二存储体组520的第三公共电路(未示出)可以由具有第一列控制信号cas12<1:2>的、具有逻辑“高”电平的第一位信号cas12<1>激活，以对第六存储体(未示出)执行列操作。

第二存储体组520的第六内部控制电路(未示出)可以由第一列控制信号cas12<1:2>的、具有逻辑“高”电平的第一位信号cas12<1>和存储体组使能信号bgen<1:2>的、具有逻辑“高”电平的第一位信号bgen<1>激活，以对第六存储体(未示出)执行列操作。

第二存储体组520的第六存储体(未示出)可以将储存在由内部地址iadd<1:m>选择的存储单元(未示出)中的数据data<1:n>输出。

第二存储体组520的第四公共电路(未示出)可以由第二列控制信号cas34<1:2>的、具有逻辑“高”电平的第一位信号cas34<1>激活，以对第八存储体(未示出)执行列操作。

第二存储体组520的第八内部控制电路(未示出)可以由第二列控制信号cas34<1:2>的、具有逻辑“高”电平的第一位信号cas34<1>和存储体组使能信号bgen<1:2>的、具有逻辑“高”电平的第一位信号bgen<1>激活，以对第八存储体(未示出)执行列操作。

第二存储体组520的第八存储体(未示出)可以将储存在由内部地址iadd<1:m>选择的存储单元(未示出)中的数据data<1:n>输出。

第三存储体组530的第五公共电路5350可以由第一列控制信号cas12<1:2>的、具有逻辑“低”电平的第二位信号cas12<2>激活，以对第九存储体5310执行列操作。

第三存储体组530的第九内部控制电路5360可以由第一列控制信号cas12<1:2>的、具有逻辑“低”电平的第二位信号cas12<2>和存储体组使能信号bgen<1:2>的、具有逻辑“低”电平的第二位信号bgen<2>激活，以对第九存储体5310执行列操作。

第三存储体组530的第九存储体5310可以将储存在由内部地址iadd<1:m>选择的存储单元(未示出)中的数据data<1:n>输出。

第三存储体组530的第六公共电路5380可以由第二列控制信号cas34<1:2>的、具有逻辑“低”电平的第二位信号cas34<2>激活，以对第十一存储体5330执行列操作。

第三存储体组530的第十一内部控制电路5390可以由第二列控制信号cas34<1:2>的、具有逻辑“低”电平的第二位信号cas34<2>和存储体组使能信号bgen<1:2>的、具有逻辑“低”电平的第二位信号bgen<2>激活，以对第十一存储体5330执行列操作。

第三存储体组530的第十一存储体5330可以输出储存在由内部地址iadd<1:m>选择的存储单元(未示出)中的数据data<1:n>。

控制器10可以接收数据data<1:n>。

根据上述半导体系统1，包括在每个存储体组中的多个存储体可以彼此共享用于执行列操作的电路，以减小半导体系统1的布局面积。此外，半导体系统1可以在读取操作和写入操作期间的不同时间点生成用于对包括在每个存储体组中的存储体执行列操作的信号，从而有效地执行列操作。

图12是图示根据本公开的一个实施例的电子系统1000的配置的框图。如图12中所示，电子系统1000可以包括主机1100和半导体系统1200。

主机1100和半导体系统1200可以利用接口协议来相互发送信号。用于主机1100与半导体系统1200之间通信的接口协议可以包括诸如以下各种接口协议中的任意一种：多媒体卡(mmc)、增强型小设备接口(esdi)、集成驱动电子设备(ide)、外围组件互连-快速(pci-e)、高级技术附件(ata)、串行ata(sata)、并行ata(pata)、串行附接scsi(sas)和通用串行总线(usb)。

半导体系统1200可以包括控制器1300和半导体器件1400(k:1)。控制器1300可以控制半导体器件1400(k:1)，使得半导体器件1400(k:1)执行写入操作和读取操作。半导体器件1400(k:1)中的每个可以包括多个存储体组，并且存储体组的每个可以包括共享用于对多个存储体执行列操作的公共电路的多个存储体。因此，可以减小半导体器件1400(k:1)的每个的布局面积，以提供紧凑的半导体器件。半导体器件1400(k:1)的每个可以在读取操作和写入操作期间的不同时间点生成用于对包括在每个存储体组中的存储体执行列操作的信号，从而有效地执行列操作。

控制器1300可以基于图1中所示的控制器10。每个半导体器件1400(k:1)可以基于图1中所示的半导体器件20。在一些实施例中，每个半导体器件1400(k:1)可以基于如下器件中的任意一个：动态随机存取存储器(dram)、相变随机存取存储器(pram)、电阻式随机存取存储器(rram)、磁性随机存取存储器(mram)和铁电随机存取存储器(fram)。