具有TSV的存储器核心芯片的制作方法

本发明大体上涉及半导体芯片，且更明确来说，涉及具有tsv(穿硅通路)的存储器核心芯片。

背景技术：

用于例如hbm(高带宽存储器)的存储器装置中的半导体芯片通常包含经设置以穿透半导体衬底的许多tsv(穿硅通路)。提供于每一半导体芯片上的tsv分别经由凸块及垫电极经连接到设置于另一半导体芯片上且定位在相同平面位置处的tsv，借此形成穿透多个半导体衬底的信号路径。在特定tsv处于不良传导状态或在两个tsv之间的连接点处存在不良连接的情况中，相关信号路径是有缺陷的且几乎无法使用。在此情况中，使用备用信号路径而非有缺陷的信号路径来使缺陷恢复正常。

仅在多个半导体芯片被堆叠之后才能发现tsv的不良传导或两个tsv之间的连接点处的不良连接。然而，即使在信号路径上发现了缺陷，也难以确定此缺陷是由tsv的缺陷还是由tsv之间的连接点的缺陷引起，或连接到tsv的输入/输出电路是否具有缺陷。因此，需要其中可在多个半导体芯片被堆叠之前测试连接到tsv的输入/输出电路的半导体装置。

技术实现要素：

一方面，本发明涉及一种设备，其包括：存储器单元阵列；多个tsv，其穿透半导体芯片；输出电路，其经配置以将数据输出到所述tsv；输入电路，其经配置以从所述tsv接收数据；垫，其经供应有来自外部的数据；及控制电路，其经配置以将所述数据写入到所述存储器单元阵列、从所述存储器单元阵列读取所述数据及经由所述输出电路及所述tsv将所述数据从所述存储器单元阵列传送到所述输入电路。

另一方面，本发明涉及一种设备，其包括：接口芯片；及核心芯片，其堆叠于所述接口芯片之上，所述核心芯片包含存储器单元阵列、垫、控制电路、分别耦合到所述接口芯片的多个tsv及分别耦合到所述多个tsv的多个数据缓冲器，且所述数据缓冲器中的每一者包含数据接收器及数据传输器；其中所述控制电路经配置以经由所述多个数据缓冲器中的所选择者的所述数据传输器及所述数据接收器将从所述存储器单元阵列读出的存储器数据传输到所述垫。

另一方面，本发明涉及一种用于测试具有存储器单元阵列、多个tsv、并联连接于所述存储器单元阵列与所述tsv之间的输入及输出电路及测试垫的设备的方法，所述方法包括：将测试数据输入到所述测试垫；将所述测试数据写入到所述存储器单元阵列；从所述存储器单元阵列读取所述测试数据；及经由所述输出电路及所述tsv将所述测试数据从所述存储器单元阵列传送到所述输入电路。

附图说明

图1是展示根据本发明的存储器核心芯片的平面图的示意性平面图。

图2是展示根据本发明的8个存储器核心芯片在其上彼此上下堆叠的hbm的配置的示意图。

图3是展示被指派到存储器核心芯片中的每一者的通道、切片地址及群组的表。

图4是用于解释包含多个tsv的信号路径的配置的示意图。

图5是用于解释其中失效信息被加载到芯片中的每一者的多米诺开关电路中的状态的示意图。

图6a是用于解释其中未执行由多米诺开关电路进行的替换的状态中的连接关系的示意图。

图6b是用于解释其中执行了由多米诺开关电路进行的替换的状态中的连接关系的示意图。

图7a及7b是用于解释tsv区中的tsv指派的示意图。

图8是展示布置于tsv区的区域中的tsv的布局的示意性平面图。

图9是展示连接于tsv与存储器单元阵列之间的电路的框图。

图10到12是用于解释测试数据在测试操作中的流动的示意图。

具体实施方式

下文将参考附图详细地解释本发明的各种实施例。以下详细描述参考通过说明方式展示可在其中实践本发明的特定方面及实施例的附图。足够详细地描述这些实施例以使所属领域的技术人员能够实践本发明。可利用其它实施例，且可在不背离本发明的范围的情况下做出结构、逻辑及电改变。本文揭示的各种实施例不一定是互相排斥的，这是因为揭示的一些实施例可与所揭示的一或多个其它实施例组合以形成新的实施例。

如图1中展示，根据本发明的存储器核心芯片包含4个通道、tsv区taa及tab及测试垫tp。4个通道是通道ch-a、ch-c、ch-e及ch-g或ch-b、ch-d、ch-f及ch-h。通道中的每一者包含其中许多dram存储器单元布置成阵列的存储器单元阵列ma及外围电路rib。通道可独立于彼此进行操作。因此，例如数据输入/输出端子、地址端子、命令端子及时钟端子的端子被指派到通道中的每一者。在本实施例中，每通道的i/o位的数目是144个位，其中128个位是实际数据且16个位是ecc(错误校正码)数据。tsv区taa及tab是其中经设置以穿透半导体衬底的多个tsv布置成阵列的区域。尽管无特别限制，但所述区域划分成根据本发明的存储器核心芯片中的两个tsv区taa及tab。tsv区taa被指派到通道ch-a/ch-b及通道ch-c/ch-d，且另一tsv区tab被指派到通道ch-e/ch-f及通道ch-g/ch-h。测试垫tp用于在晶片状态中通过探测而输入/输出数据，例如测试数据。不同于tsv，测试垫tp经形成于半导体衬底的表面上而不会穿透半导体衬底。测试垫tp的平面尺寸充分大于tsv的平面尺寸以实现探测。

如图2中展示，根据本发明的多个存储器核心芯片在接口芯片10上彼此上下堆叠以借此形成hbm。接口芯片10是控制存储器核心芯片的半导体芯片。在图2中展示的实例中，hbm具有其中8个存储器核心芯片20到27堆叠在接口芯片10上的配置。通道、切片地址sid及群组dw到存储器核心芯片20到27中的每一者的指派如在图3中展示。如图3中展示，通道ch-a、ch-c、ch-e及ch-g被指派到存储器核心芯片20到23，且通道ch-b、ch-d、ch-f及ch-h被指派到存储器核心芯片24到27。切片地址的最高有效位sid0被指派到存储器核心芯片20、22、24及26，且切片地址的最高有效位sid1被指派到存储器核心芯片21、23、25及27。切片地址sid是存储器核心芯片20到27的选择信号，且切片地址的最高有效位sid0及sid1中的一者在实际存取时激活。因此，存储器核心芯片20、22、24及26及存储器核心芯片21、23、25及27是相互排他地进行存取的。群组dw0及dw2被指派到存储器核心芯片20、21、24及25，且群组dw1及dw3被指派到存储器核心芯片22、23、26及27。群组dw0到dw3是通过将每通道的144个位的i/o数据划分成4个部分来获得。因此，每群组的i/o位的数目是36个位，其中32个位是实际数据且4个位是ecc数据。在此配置情况下，通过tsv的信号路径由两个存储器核心芯片共享。举例来说，主要探讨通道ch-a，当切片地址sid0被激活时选择存储器核心芯片20及22，且当切片地址sid1被激活时选择存储器核心芯片21及23。因为相同群组dw0及dw2被指派到存储器核心芯片20及存储器核心芯片21，所以通过tsv的信号路径p1被共同指派到存储器核心芯片20及存储器核心芯片21，且这些存储器核心芯片中的任一者被切片地址的最高有效位sid选择，如图2中展示。类似地，因为相同群组dw1及dw3被指派到存储器核心芯片22及存储器核心芯片23，所以通过tsv的信号路径p2被共同指派到存储器核心芯片22及存储器核心芯片23，且其中任一者被切片地址的最高有效位sid选择，如图2中展示。

如图4中展示，接口芯片10及存储器核心芯片20到26中的每一者包含经设置以穿透对应半导体衬底的多个tsv30。接口芯片10及存储器核心芯片20到27全都通过正面朝下方法堆叠，即，以此方式使得晶体管及接线图案(全都未展示)形成于其上的主表面面向下。因此，定位于最顶层中的存储器核心芯片27无需tsv30。然而，定位于最顶层中的存储器核心芯片27可包含tsv30。设置于存储器核心芯片20到26上的多数tsv30分别连接到定位于相同平面位置处的前tsv垫31a。与此相比，设置于接口芯片10上的大多数tsv30及设置于接口芯片10上的前tsv垫31a定位于不同平面位置处。设置于接口芯片10及存储器核心芯片20到26上的tsv30之中的定位于相同平面位置处的tsv30分别经由前tsv垫31a、tsv凸块31b及背tsv垫31c级联连接，使得多个信号路径32得以形成。从接口芯片10输出的命令及写入数据经由信号路径32被供应到存储器核心芯片20到27。从存储器核心芯片20到27输出的读取数据经由信号路径32被供应到接口芯片10。外部端子33经提供于接口芯片10上，且经由外部端子33执行将信号传输到外部电路/从外部电路接收信号。

部分信号路径32是备用信号路径。当某些信号路径32具有缺陷时使用备用信号路径。如图4中展示，锁存器电路l分别被指派到tsv，且失效信息被存储于对应于有缺陷的信号路径32中的相应tsv30的锁存器电路l中。

当失效信息被存储于锁存器电路l中时，接口芯片10的内部电路及存储器核心芯片20到27的内部电路与tsv30之间的连接关系经切换，使得使用备用信号路径来代替有缺陷的信号路径。如图5中展示，多米诺开关电路42经设置于接口芯片10及存储器核心芯片20到27中的每一者中。多米诺开关电路42是用于切换接口芯片10的内部电路及存储器核心芯片20到27的内部电路与tsv30之间的连接关系的电路，且接口芯片10的内部电路及存储器核心芯片20到27的内部电路与tsv30之间的连接关系基于存储于锁存器电路l中的失效信息进行切换。在电力激活之后的初始化阶段期间首先从反熔丝电路40读取失效信息且将其共同加载到接口芯片10及存储器核心芯片20到27的锁存器电路l中。通过用于失效信息传送的tsv30f执行失效信息的传送。基于在制造阶段处执行的筛选测试的结果执行将失效信息写入到反熔丝电路40。

如在图6a中展示，多米诺开关电路42中的每一者连接于内部电路46的多个输入/输出节点与多个tsv30之间。在图6a中展示的实例中，内部电路46具有8个输入/输出节点n0到n7，且9个tsv50到58被对应地指派到所述输出接点。在这些tsv之中，8个tsv50到57是原始tsv，且一个tsv58是备用tsv。对应锁存器电路l0到l7分别被指派到tsv50到57。在图6a中展示的实例中，失效信息未存储于锁存器电路l0到l7中。在此情况中，多米诺开关电路42分别连接输入/输出节点n0到n7及tsv50到57。因此，在此情况中，未使用备用tsv58。与此相比，当失效信息存储于(例如)图6b中所展示的锁存器电路l3中时，多米诺开关电路42分别连接输入/输出节点n0到n7及tsv50到52及tsv54到58。因此，使对应于锁存器电路l3的tsv53无效。以此方式，多米诺开关电路42通过转变输入/输出节点n0到n7与tsv50到58之间的连接关系实现缺陷的恢复，而无需简单地以备用tsv替换失效信息被指派到其的tsv。

还可将由在电力激活之后的初始化阶段期间执行的操作测试产生的失效信息重写到锁存器电路l，反熔丝电路40中的失效信息也被加载到锁存器电路l中。用以通过在初始化阶段期间执行的操作测试重写失效信息的操作称为“自动修复操作”。在制造阶段处执行的筛选测试中发现信号路径上的缺陷，且基于所述缺陷将失效信息写入到反熔丝电路40。因此，包含缺陷的信号路径由备用信号路径替换。然而，在极少数情况下，出厂后会随着时间的变化新出现有缺陷的信号路径。找出之后出现的此缺陷且以备用信号路径替换有缺陷的信号路径是自动修复操作。

在图1中展示的tsv区taa及tab中，布置穿透半导体衬底的多个tsv。布置于tsv区taa及tab中的tsv分别如图7a及7b中展示那样指派。如图7a及7b中展示，tsv区taa及tab包含用于i/o数据的tsv被布置在其处的区域61到68、及将用于地址及命令的传送的tsv被布置在其处的区域60。在图7a中展示的实例中，指派到通道ch-a的群组dw0的tsv经布置于区域61中，指派到通道ch-b的群组dw0的tsv经布置于区域62中，指派到通道ch-a的群组dw1的tsv经布置于区域63中，且指派到通道ch-b的群组dw1的tsv经布置于区域64中。如参考图3解释，通道ch-a及通道ch-b分别被指派到不同存储器核心芯片，且群组dw0及群组dw1分别被指派到不同存储器核心芯片。因此，区域61到64中的仅一者连接到存储器核心芯片中的每一者中的内部电路，且其它三个区域被绕过。针对布置于tsv区tab中的区域65到68，情况也是这样。

图8是展示布置于区域61中的tsv的布局的表。如图8中展示，布置于区域61中的tsv包含分别对应于数据dq0r到dq31r的32个通路导体及分别对应于数据dq0f到dq31f的32个通路导体。数据dq0r到dq31r是与时钟信号的上升边缘同步地同时输入/输出的32位数据，且数据dq0f到dq31f是与时钟信号的下降边缘同步地同时输入/输出的32位数据。此外，对应于数据掩码信号dm0r到dm3r及dm0f到dm3f的tsv、对应于读取时钟信号rclkt及rclkf的tsv、对应于写入时钟信号wclkt及wclkf的tsv、对应于备用信号路径r1及r2的tsv及用于电源vdd及vss的tsv也包含于区域61中。在图8中展示的实例中，例如数据dq0r及数据dq0f的成对数据经布置成彼此邻近。备用信号路径r1被指派到数据dq0r到dq31r及dq0f到dq31f及数据掩码信号dm0r到dm3r及dm0f到dm3f。备用信号路径r2被指派到对应于读取时钟信号rclkt及rclkf的tsv及对应于写入时钟信号wclkt及wclkf的tsv。

图9是展示tsv与存储器单元阵列之间的连接关系的实例的电路图。在图9中展示的实例中，包含内部缓冲器73、读取fifo电路74及输出缓冲器76的读取路径81及包含输入接收器77及内部缓冲器79的写入路径82并联连接于对应于数据dq0r的tsv71与存储器单元阵列72之间。在正常操作时，在读取操作中激活读取路径81，且在写入操作中激活写入路径82。即，在正常操作时相互排斥地激活读取路径81及写入路径82。与此相比，可在测试操作时激活读取路径81及写入路径82两者。

图10到12是用于解释测试数据在测试操作中的流动的示意图。图10到12中展示的测试操作在由包含于存储器核心芯片20到27中的控制电路90进行的控制下执行，且将数据传输到测试仪/从测试仪接收数据通过测试垫tp1执行。因此，测试操作可在堆叠存储器核心芯片20到27之前在晶片状态中执行。

在测试操作中，首先从测试垫tp1输入测试数据tdata，如图10中展示。测试数据tdata经由包含于外围电路rib中的开关电路91写入到存储器单元阵列ma。此时，锁存器信号ldata可经由测试垫tp1输入。锁存器信号ldata经供应到锁存器控制电路93且因此失效信息被写入到分别指派到tsv的锁存器电路l中的任一者。替代地，在第一测试中测试指派到常规tsv的路径而无需将失效信息写入到锁存器电路l且之后通过将失效信息写入到锁存器电路l中的任一者来测试指派到备用tsv的路径是可能的。

接着，读出写入到存储器单元阵列ma的测试数据tdata，如图11中展示。从存储器单元阵列ma读取的测试数据tdata经由开关电路91传送到选择器94。选择器94是用于切换存储器单元阵列ma与区域61到64之间的连接关系的电路，且由选择器94进行的选择是基于选择信号sel0到sel3执行。举例来说，当选择信号sel0被激活时，从存储器单元阵列ma读取的测试数据tdata被供应到区域61。在此情况中，区域62到64与存储器单元阵列ma分离。以此方式，从存储器单元阵列ma读取的测试数据tdata可使用选择信号sel0到sel3供应到区域61到64中的任一者。因为在晶片状态中不足以确定区域61到64中的哪一者将连接到存储器单元阵列ma而在实际使用中仅区域61到64中的一者连接到存储器单元阵列ma且其它三个区域被绕过，所以启用此选择。

当测试数据tdata被供应到(例如)区域61时，测试数据tdata经由图9中展示的读取路径81供应到对应tsv中的每一者。如上文描述，在测试操作时激活读取路径81及写入路径82两者。因此，经由读取路径81供应到tsv的测试数据tdata经由写入路径82传回到开关电路91，如图12中展示。即，从存储器单元阵列ma读取的测试数据tdata传递通过读取路径81、tsv及写入路径82。为了防止供应到读取路径81的测试数据tdata及从写入路径82输出的测试数据tdata在读取/写入总线上发生冲突，其足以延迟将时钟信号供应到读取fifo电路72的时序来延迟从写入路径82输出的测试数据tdata的输出时序。传送到开关电路91的测试数据tdata被供应到压缩电路92。压缩电路92压缩测试数据tdata以产生压缩数据cdata。压缩数据cdata是指示测试数据tdata是否包含错误的信息。压缩数据cdata从测试垫tp1输出到外部。

如上文描述，在本实施例中，在测试操作时不仅对存储器单元阵列ma执行测试数据tdata的写入操作及读取操作，而且还将从存储器单元阵列ma读取的测试数据tdata经由读取路径81及写入路径82供应到压缩电路92。因此，可在晶片状态中测试读取路径81及写入路径82是否能正常地操作。此外，因为锁存器信号ldata可经由测试垫tp1输入，所以也可在晶片状态中测试对应于备用信号路径的读取路径81及写入路径82是否正常地操作。

尽管已在某些优选实施例及实例的上下文中揭示了本发明，但所属领域的技术人员应理解，本发明超出了特定揭示的实施例，延伸到本发明的其它替代实施例及/或用途以及其明显修改及等效物。另外，基于本发明，所属领域的技术人员将容易地明白在本发明范围内的其它修改。还考虑可进行实施例的特定特征及方面的各种组合或子组合，且仍落在本发明的范围内。应理解，所揭示的实施例的各种特征及方面可与另一者组合或替代以便形成所揭示的发明的不同模式。因此，希望本文揭示的本发明的至少部分的范围应由上文描述的所揭示的特定实施例限制。