存储单元及存储器的制作方法

1.本申请涉及存储技术领域，特别是涉及一种存储单元及存储器。


背景技术：

2.当前的存储器(memory)，譬如静态随机存取存储器(sram，static random
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access memory)的基本单位为比特单元(bit cell)。比特单元的设计非常重要，开发一套适合的比特单元，对于芯片时序收敛，物理收敛，以及最终芯片的性能电源区(ppa，performance power area)都非常重要。
3.传统技术中，比特单元的开发和设计主要集中在平面体硅(bulk silicon)工艺和之后的鳍式场效应晶体管(finfet)工艺上，而对于全耗尽绝缘体上硅(fdsoi，fully depleted silicon on insulator)工艺往往只是简单的将平面体硅工艺上的比特单元直接沿用到fdsoi工艺上，并没有充分利用全耗尽绝缘体上硅特有的工艺特点对比特单元进行优化和改良。


技术实现要素：

4.基于此，有必要针对上述问题提供一种存储单元及存储器。
5.一种存储单元，包括比特单元、全耗尽绝缘体上硅及背压引线；
6.所述比特单元包括：
7.第一晶体管，具有第一电连接端、第二电连接端及第三电连接端；所述第一晶体管的第一电连接端与所述比特单元的字线连接，所述第一晶体管的第二电连接端与所述比特单元的反位线连接；
8.第二晶体管，具有第一电连接端、第二电连接端及第三电连接端；所述第二晶体管的第一电连接端与所述比特单元的字线连接，所述第二晶体管的第二电连接端与所述比特单元的位线连接；
9.第一反相器，具有输入端和输出端；所述第一反相器的输入端与所述第一晶体管的第三电连接端连接；
10.第二反相器，具有输入端和输出端；所述第二反相器的输入端与所述第二晶体管的第三电连接端连接且与所述第一反相器的输出端连接；所述第二反相器的输出端与所述第一反相器的输入端连接；
11.其中，所述第一晶体管和所述第二晶体管均形成于所述全耗尽绝缘体上硅上，所述背压引线从所述全耗尽绝缘体上硅的内部引出并延伸至所述全耗尽绝缘体上硅的外部，所述背压引线包括与所述第一晶体管对应的第一背压引线和/或与所述第二晶体管对应的第二背压引线，所述第一背压引线用于向所述第一晶体管施加第一预设背压，所述第二背压引线用于向所述第二晶体管施加第二预设背压。
12.在其中一个实施例中，所述第一反相器包括第三晶体管和第四晶体管，所述第三晶体管和所述第四晶体管均具有第一电连接端、第二电连接端及第三电连接端；所述第三
晶体管的第一电连接端和所述第四晶体管的第一电连接端连接并作为所述第一反相器的输入端，所述第三晶体管的第二电连接端与电源连接，所述第四晶体管的第二电连接端接地，所述第三晶体管的第三电连接端和所述第四晶体管的第三电连接端连接并作为所述第一反相器的输出端；
13.所述第二反相器包括第五晶体管和第六晶体管，所述第五晶体管和所述第六晶体管均具有第一电连接端、第二电连接端及第三电连接端；所述第五晶体管的第一电连接端和所述第六晶体管的第一电连接端连接并作为所述第二反相器的输入端，所述第五晶体管的第二电连接端与电源连接，所述第六晶体管的第二电连接端接地，所述第五晶体管的第三电连接端和所述第六晶体管的第三电连接端连接并作为所述第一反相器的输出端；
14.其中，所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管均形成于所述全耗尽绝缘体上硅上，所述背压引线还包括与所述第三晶体管对应的第三背压引线、与所述第四晶体管对应的第四背压引线、与所述第五晶体管对应的第五背压引线、与所述第六晶体管对应的第六背压引线中的至少一个，所述第三背压引线用于向所述第三晶体管施加第三预设背压，所述第四背压引线用于向所述第四晶体管施加第四预设背压，所述第五背压引线用于向所述第五晶体管施加第五预设背压，所述第六背压引线用于向所述第六晶体管施加第六预设背压。
15.在其中一个实施例中，所述第一晶体管、所述第二晶体管、所述第四晶体管及所述第六晶体管均为nmos管，所述第三晶体管和所述第五晶体管均为pmos管。
16.在其中一个实施例中，所述第一预设背压、所述第二预设背压、所述第三预设背压、所述第四预设背压、所述第五预设背压以及所述第六预设背压均为正向背压。
17.在其中一个实施例中，所述第三预设背压以及所述第五预设背压相等，且所述第一预设背压、所述第二预设背压、所述第四预设背压及所述第六预设背压相等。
18.在其中一个实施例中，所述第一预设背压、所述第二预设背压、所述第三预设背压、所述第四预设背压、所述第五预设背压以及所述第六预设背压均在负值的所述存储单元的电源电压至所述存储单元的电源电压的两倍范围内。
19.在其中一个实施例中，所述存储单元的工作状态包括常态和高速状态；
20.在常态时，所述第三预设背压以及所述第五预设背压均等于所述存储单元的电源电压，且所述第一预设背压、所述第二预设背压、所述第四预设背压及所述第六预设背压均为零；
21.在高速状态时，所述第三预设背压以及所述第五预设背压均等于负值的所述存储单元的电源电压至零，且所述第一预设背压、所述第二预设背压、所述第四预设背压及所述第六预设背压等于所述存储单元的电源电压的一倍至两倍。
22.在其中一个实施例中，所述全耗尽绝缘体上硅包括依次层叠设置的：
23.底层硅层；
24.中间绝缘层；以及
25.顶层硅层；
26.其中，所述背压引线从所述底层硅层延伸至所述顶层硅层的外表面。
27.在其中一个实施例中，各背压引线在所述底层硅层的一端位于对应晶体管的栅极的下方。
28.一种存储器，包括如上述任一项所述的存储单元。
29.上述存储单元和存储器将比特单元与全耗尽绝缘体上硅相结合，通过设置背压引线从全耗尽绝缘体上硅的内部引出并延伸至全耗尽绝缘体上硅的外部，使得可以通过背压引线向比特单元中的第一晶体管和/或第二晶体管施加背压，从而充分利用了全耗尽绝缘体上硅特有的背部偏压工艺，通过背部偏压的调整来实现对比特单元中晶体管的沟道的影响，从而对比特单元进行优化和改良，以实现不同的目的，譬如实现增加比特单元对数据的读写速度或减小漏电流等等。
附图说明
30.为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
31.图1为一实施例中比特单元的电路图；
32.图2为一实施例中存储单元的结构示意图。
具体实施方式
33.为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。
34.除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
35.可以理解，本申请所使用的术语“第一”、“第二”等可在本文中用于描述各种元件，但这些元件不受这些术语限制。这些术语仅用于将第一个元件与另一个元件区分。举例来说，在不脱离本申请的范围的情况下，可以将第一电阻称为第二电阻，且类似地，可将第二电阻称为第一电阻。第一电阻和第二电阻两者都是电阻，但其不是同一电阻。
36.可以理解，以下实施例中的“连接”，如果被连接的电路、模块、单元等相互之间具有电信号或数据的传递，则应理解为“电连接”、“通信连接”等。
37.在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中使用的术语“和/或”包括相关所列项目的任何及所有组合。
38.本申请提供一种存储单元。存储单元包括比特单元、全耗尽绝缘体上硅及背压引线。比特单元包括第一晶体管、第二晶体管、第一反向器及第二反相器。第一晶体管具有第一电连接端、第二电连接端及第三电连接端。第一晶体管的第一电连接端与比特单元的字线连接，第一晶体管的第二电连接端与比特单元的反位线连接。第二晶体管具有第一电连接端、第二电连接端及第三电连接端。第二晶体管的第一电连接端与比特单元的字线连接，
第二晶体管的第二电连接端与比特单元的位线连接。第一反相器具有输入端和输出端。第一反相器的输入端与第一晶体管的第三电连接端连接。第二反相器具有输入端和输出端。第二反相器的输入端与第二晶体管的第三电连接端连接且与第一反相器的输出端连接，第二反相器的输出端与第一反相器的输入端连接。
39.其中，第一晶体管和第二晶体管均形成于全耗尽绝缘体上硅上。背压引线从全耗尽绝缘体上硅的内部引出并延伸至全耗尽绝缘体上硅的外部。背压引线包括与第一晶体管对应的第一背压引线和/或与第二晶体管对应的第二背压引线。第一背压引线用于向第一晶体管施加第一预设背压。第二背压引线用于向第二晶体管施加第二预设背压。
40.示例性的，请参阅图1，比特单元10包括第一晶体管n1、第二晶体管n2、第一反向器11及第二反相器12。第一晶体管n1的第一电连接端1与比特单元10的字线wl连接，第一晶体管n1的第二电连接端2与比特单元10的反位线bl|连接。反位线bl|可以为位线bl的反位线。第二晶体管n2的第一电连接端1与比特单元10的字线wl连接，第二晶体管n2的第二电连接端2与比特单元的位线bl连接。
41.第一反相器11的输入端a与第一晶体管n1的第三电连接端3连接。第二反相器12的输入端c与第二晶体管n2的第三连接端3连接且与第一反相器11的输出端b连接，第二反相器12的输出端与第一反相器11的输入端连接。第一反相器11和第二反相器12可以组成两级反相器，从而对输入信号进行两级反向处理。
42.本实施例中，将全耗尽绝缘体上硅作为衬底，将比特单元10中第一晶体管n1和第二晶体管n2均形成于全耗尽绝缘体上硅上。参阅图2，图2中仅示出了一个晶体管210，该晶体管210可以表示第一晶体管n1和第二晶体管n2中的任意一个。图2中，背压引线241可以从全耗尽绝缘体上硅220的内部延伸至全耗尽绝缘体上硅220的外部，在全耗尽绝缘体上硅220外表面可以形成引出部242，该引出部242通过与背压引线241连接(由于图2为立体图，故没有示出引出部242与背压引线241之间的连接)，使得可以通过向全耗尽绝缘体上硅220外表面的引出部242施加预设背压从而通过背压引线241向全耗尽绝缘体上硅220上对应区域施加预设背压，从而可以对对应的晶体管210施加预设背压。
43.在其中一个实施例中，背压引线241可以包括与第一晶体管n1对应的第一背压引线，通过第一背压引线可以向第一晶体管n1施加第一预设背压v1。在其他实施例中，背压引线241可以包括与第二晶体管n1对应的第二背压引线，通过第二背压引线可以向第二晶体管n2施加第二预设背压v2。
44.其中，第一预设背压v1和/或第二预设背压v2可以为正向背压，也可以为反向背压。
45.当第一预设背压v1、第二预设背压v2为正向背压时，可以增加对应的晶体管210的源极212和漏极213之间的电流，从而提高存储单元的数据读写速度，并且相比于传统技术利用增加比特单元的面积来提高数据读写速度的方式，还能够在同等数据读写速度下降低比特单元的功耗；当第一预设背压v1、第二预设背压v2为反向背压时，还能够降低对应的晶体管210的源极212和漏极213之间的电流，从而减小漏电流。
46.上述存储单元将比特单元10与全耗尽绝缘体上硅220相结合，通过设置背压引线241从全耗尽绝缘体上硅220的内部引出并延伸至全耗尽绝缘体上硅220的外部，使得可以通过背压引线241向比特单元10中的第一晶体管n1和/或第二晶体管n2施加背压，从而充分
利用了全耗尽绝缘体上硅220特有的背部偏压工艺(back bias)，通过背部偏压(以下简称背压)的调整来实现对比特单元10中晶体管210的沟道的影响，从而对比特单元10进行优化和改良，以实现不同的目的，譬如实现增加比特单元10对数据的读写速度或减小漏电流等等。
47.在一实施例中，仍然参阅图1，第一反相器11包括第三晶体管p1和第四晶体管n3。第三晶体管p1和第四晶体管n3均具有第一电连接端1、第二电连接端2及第三电连接端3。第三晶体管p1的第一电连接端1和第四晶体管n3的第一电连接端1连接并作为第一反相器11的输入端a，第三晶体管p1的第二电连接端2与电源vdd连接，第四晶体管n3的第二电连接端2接地，即与接地端vss连接，第三晶体管p1的第三电连接端3和第四晶体管n3的第三电连接端3连接并作为第一反相器11的输出端b。
48.第二反相器12包括第五晶体管p2和第六晶体管n4。第五晶体管p2和第六晶体管n4均具有第一电连接端1、第二电连接端2及第三电连接端3。第五晶体管p2的第一电连接端1和第六晶体管n4的第一电连接端1连接并作为第二反相器12的输入端c，第五晶体管p2的第二电连接端2与电源vdd连接，第六晶体管n4的第二电连接端2接地，第五晶体管p2的第三电连接端3和第六晶体管n4的第三电连接端3连接并作为第一反相器12的输出端d。
49.其中，第三晶体管p1、第四晶体管n3、第五晶体管p2及第六晶体管n4均形成于全耗尽绝缘体上硅220上，图2中晶体管210可以表示第一晶体管n1、第二晶体管n2、第三晶体管p1、第四晶体管n3、第五晶体管p2及第六晶体管n4中的任意一个。背压引线241还包括与第三晶体管p1对应的第三背压引线、与第四晶体管n3对应的第四背压引线、与第五晶体管p2对应的第五背压引线、与第六晶体管n4对应的第六背压引线中的至少一个。第三背压引线用于向第三晶体管p1施加第三预设背压v3，第四背压引线用于向第四晶体管n3施加第四预设背压v4，第五背压引线用于向第五晶体管p2施加第五预设背压v5，第六背压引线用于向第六晶体管n4施加第六预设背压v6。
50.在一实施例中，第一晶体管n1、第二晶体管n2、第四晶体管n3、及第六晶体管n4均为nmos管，第三晶体管p1和第五晶体管p2均为pmos管。
51.在一实施例中，第一预设背压v1、第二预设背压v2、第三预设背压v3、第四预设背压v4、第五预设背压v5以及第六预设背压v6均为正向背压，使得增加对应的晶体管210的源极212和漏极213之间的电流，从而提高比特单元的数据读写速度，并且相比于传统技术利用增加比特单元的面积来提高数据读写速度的方式，还能够在同等数据读写速度下降低比特单元的功耗、节约芯片面积，从而提高硅片单位面积产出。
52.在一实施例中，第三预设背压v3以及第五预设背压v5相等，均为预设背压vpw。且第一预设背压v1、第二预设背压v2、第四预设背压v4及第六预设背压v6相等，均为预设背压vnw。
53.在一实施例中，第一预设背压v1、第二预设背压v2、第三预设背压v3、第四预设背压v4、第五预设背压v5以及第六预设背压v6均在负值的存储单元的电源电压vdd至存储单元的电源电压vdd的两倍范围内，即在
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vdd至2vdd范围内。
54.在一实施例中，存储单元的工作状态包括常态和高速状态。
55.在常态时，第三预设背压v3以及第五预设背压v5均等于存储单元的电源电压vdd，且第一预设背压v1、第二预设背压v2、第四预设背压v4及第六预设背压v6均为零。
56.在高速状态时，第三预设背压v3以及第五预设背压v5均等于负值的存储单元的电源电压即
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vdd至零，且第一预设背压v1、第二预设背压v2、第四预设背压v4和第六预设背压v6等于存储单元的电源电压vdd的一倍至两倍。
57.在其他实施例中，还可以根据存储单元的应用场景选择第一预设背压v1、第二预设背压v2、第三预设背压v3、第四预设背压v4、第五预设背压v5以及第六预设背压v6为正向背压或反向背压，并可以根据比特单元10的驱动能力设置第一预设背压v1、第二预设背压v2、第三预设背压v3、第四预设背压v4、第五预设背压v5以及第六预设背压v6的大小。
58.在一实施例中，参阅图2，全耗尽绝缘体上硅220包括依次层叠设置的底层硅层221、中间绝缘层222以及顶层硅层223。其中，背压引线241从底层硅层221延伸至顶层硅层223的外表面。
59.在一实施例中，参阅图2，各背压引线241在底层硅层221的一端位于对应晶体管210的栅极211的下方。在底层硅层221中可以形成晶体管210的背栅23，通过对背栅23施加预设背压从而改变晶体管210的源极212和漏极213之间的电流大小。当预设背压为正向背压时，晶体管210的源极212和漏极213之间的电流增大；当预设背压为反向背压时，晶体管210的源极212和漏极213之间的电流减小。
60.在一实施例中，比特单元10的面积可以选择0.108微米平方。对比目前所有的22纳米工艺上的0.124平方微米比特单元，本申请施加背压的方式能够将比他单元的面积缩小约13％以上，当所施加的预设背压为正向背压且正向背压在1至2倍的比特单元10的电源电压vdd时，比特单元数据读取的速度可以和传统工艺的0.124平方微米的比特单元的数据读取速度达到一致。
61.在一实施例中，还可以在绝缘体上硅220内形成浅沟槽隔离结构25或其他结构等等。
62.本申请还提供一种存储器。存储器包括上述任意一个实施例中的存储单元。
63.以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
64.以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。