基于施密特触发器型反相器的物理不可克隆函数电路结构的制作方法

1.本发明涉及集成电路硬件安全技术领域，尤其涉及一种基于交叉耦合施密特触发器型反相器的物理不可克隆函数电路结构。


背景技术：

2.日前，随着物联网的发展，成千上万的物联网设备进入到了我们的生活，虽然人们的生活变得更加便利，但是广泛分布的物联网设备也使得人们的信息安全受到了威胁。与传统基于算法的密钥生成方式相比，使用物理不可克隆函数(physically unclonable functions,puf)电路来生成密钥的方式可以避免软件算法的安全性漏洞，同时所需要硬件资源更少，功耗更低。
3.物理不可克隆函数指的是对一个物理实体输入一个激励，利用其内在物理构造不可避免的随机差异，输出一个不可预测的随机响应的函数。不同于传统使用非易失性存储器(non
‑
volatile memory,nvm)来存储密码的加解密算法，puf是利用硅芯片上集成电路的物理参数在半导体加工过程中存在的不可避免的失配来为每一个芯片产生一组独特，随机且唯一的响应，使其能够更有效地抵抗各种不同的攻击。基于物理不可克隆函数原理所设计得到的集成电路即为物理不可克隆函数电路结构(puf电路结构)。利用集成电路在制造过程中不可避免的工艺误差，物理不可克隆函数电路能够产生拥有高随机性的激励响应对(challenge response pair,crp)。puf电路在上电以后就能够得到所需密钥，不需要再通过算法生成以及非易失性存储器存储，极大地提高了其安全性。
4.puf电路按照crp的最大数量可以分为两类。最大crp个数与基本puf电路单元数呈指数关系的为强puf，例如仲裁器puf；最大crp个数与基本puf电路单元数呈线性关系的为弱puf，例如静态随机存取存储器(static random
‑
access memory，sram)puf。
5.作为一款经典的puf，sram puf由于能够对静态随机存取存储器sram进行复用，可以极大地减小芯片成本。但是，直接利用静态随机存取存储器阵列作为puf所产生的密钥性能较差，上电后重复读取的误码率相对较高，严重影响了puf电路工作的可靠性。


技术实现要素：

6.本发明实施例提供了一种基于交叉耦合施密特触发器型反相器(sti，schmitt trigger inverter)的物理不可克隆函数电路结构，旨在解决现有技术方法中静态随机存取存储器的物理不可克隆函数电路结构所存在的上电后读取可靠性较低的问题。
7.本发明实施例提供了基于交叉耦合施密特触发器型反相器的物理不可克隆函数电路结构，其中，包括行译码器、列译码器、多路选择器、基本单元阵列及直流电源；
8.所述基本单元阵列用于产生二进制的输出信号，所述基本单元阵列由n个基本单元列所组成，每一所述基本单元列包含m个基本单元，其中，m及n均为大于1的整数；
9.每一所述基本单元均由交叉耦合的两个施密特触发器型反相器所组成，每一所述施密特触发器型反相器的电路特性因半导体加工工艺的偏差而存在细微差异，每一所述基
本单元包含的一个所述施密特触发器型反相器的输入端与另一所述施密特触发器型反相器的输出端的连接点作为所述基本单元的第一耦合端，一个所述施密特触发器型反相器的输出端与另一所述施密特触发器的输入端的连接点作为所述基本单元的第二耦合端；
10.通过所述直流电源对每一所述基本单元的第一耦合端及第二耦合端进行充电；
11.所述行译码器与每一所述基本单元进行连接，用于从多行基本单元中选择其中一行基本单元的输出信号作为每一所述基本单元行的输出信号；
12.所述列译码器通过所述多路选择器与每一所述基本单元列进行连接，用于从多个所述基本单元列中选择一个基本单元列的输出信号输出。
13.所述基于施密特触发器的物理不可克隆函数电路结构，其中，所述施密特触发器包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管及第六晶体管；
14.所述第一晶体管的栅极、所述第二晶体管的栅极、所述第四晶体管的栅极及所述第五晶体管的栅极均与所述施密特触发器的输入端相连接，所述第二晶体管的漏极、所述第三晶体管的栅极、所述第四晶体管的漏极及所述第六晶体管的栅极均与所述施密特触发器的输出端相连接；
15.所述第一晶体管的源极与所述直流电源相连接、其漏极同时与所述第二晶体管的源极及所述第三晶体管的源极相连接，所述第五晶体管的漏极同时与所述第四晶体管的源极及所述第六晶体管的源极相连接、其源极接地，所述第三晶体管的漏极接地，所述第六晶体管的漏极与所述直流电源相连接。
16.所述基于交叉耦合施密特触发器型反相器的物理不可克隆函数电路结构，其中，所述第一晶体管、所述第二晶体管及所述第三晶体管均为pmos晶体管。
17.所述基于交叉耦合施密特触发器型反相器的物理不可克隆函数电路结构，其中，所述第四晶体管、所述第五晶体管及所述第六晶体管均为nmos晶体管。
18.所述基于交叉耦合施密特触发器型反相器的物理不可克隆函数电路结构，其中，所述直流电源的电压可在0.1v
‑
0.15v，以及0.9v
‑
1.5v之间进行调节。
19.所述基于交叉耦合施密特触发器型反相器的物理不可克隆函数电路结构，其中，所述直流电源的电压在0.9v
‑
1.5v之间调节时，所述交叉耦合的两个施密特触发器型反相器作为物理不可克隆函数电路进行密钥生成。
20.所述基于交叉耦合施密特触发器型反相器的物理不可克隆函数电路结构，其中，所述m和n均为大于1的正整数。
21.所述基于交叉耦合施密特触发器型反相器的物理不可克隆函数电路结构，其中，所述直流电源的电压在0.1v
‑
0.15v之间调节时，所述施密特触发器型反相器可以作为普通反相器进行使用，所述交叉耦合的两个施密特触发器型反相器可以作为静态随机存储器进行复用。
22.所述基于交叉耦合施密特触发器型反相器的物理不可克隆函数电路结构，其中，所述物理不可克隆函数电路结构采用互补型金属氧化物半导体(complementary
‑
metal
‑
oxide
‑
semiconductor,cmos)工艺制作得到。
23.所述基于交叉耦合施密特触发器型反相器的物理不可克隆函数电路结构，其中，所述物理不可克隆函数电路结构采用65nm的cmos工艺制作得到。
24.本发明实施例提供了一种基于交叉耦合施密特触发器型反相器的物理不可克隆
函数电路结构，包括行译码器、列译码器、多路选择器、基本单元阵列及直流电源，基本单元由交叉耦合的两个施密特触发器型反相器所组成，每一施密特触发器型反相器的电路特性因半导体加工工艺的偏差而存在细微差异。上述基于交叉耦合施密特触发器型反相器的物理不可克隆函数电路结构，利用每一施密特触发器型反相器的电路特性差异作为物理不可克隆函数电路结构的熵源，使所得到的物理不可克隆函数电路结构能够有效地抵抗电源电压、温度变化带来的影响，具有电源电压及温度可靠性高的特点，还可作为静态随机存取存储器进行复用，从而大幅减小实际电路的面积，降低生产成本。
附图说明
25.为了更清楚地说明本发明实施例技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
26.图1为本发明实施例提供的基于交叉耦合施密特触发器型反相器的物理不可克隆函数电路结构的整体电路结构图；
27.图2为本发明实施例提供的基于交叉耦合施密特触发器型反相器的物理不可克隆函数电路结构的局部电路结构图；
28.图3为本发明实施例提供的基于交叉耦合施密特触发器型反相器的物理不可克隆函数电路结构的局部电路结构图；
29.图4为本发明实施例提供的基于交叉耦合施密特触发器型反相器的物理不可克隆函数电路结构的效果示意图；
30.图5为本发明实施例提供的基于交叉耦合施密特触发器型反相器的物理不可克隆函数电路结构的效果示意图；
31.图6为本发明实施例提供的基于交叉耦合施密特触发器型反相器的物理不可克隆函数电路结构的效果示意图；
32.图7为本发明实施例提供的基于交叉耦合施密特触发器型反相器的物理不可克隆函数电路结构的效果示意图。
具体实施方式
33.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
34.应当理解，当在本说明书和所附权利要求书中使用时，术语“包括”和“包含”指示所描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元素、组件和/或其集合的存在或添加。
35.还应当理解，在本发明说明书中所使用的术语仅仅是出于描述特定实施例的目的而并不意在限制本发明。如在本发明说明书和所附权利要求书中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的“一”、“一个”及“该”意在包括复数形式。
36.还应当进一步理解，在本发明说明书和所附权利要求书中使用的术语“和/或”是
指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。
37.请参阅图1及图3，图1为本发明实施例提供的基于交叉耦合施密特触发器型反相器的物理不可克隆函数电路结构的整体电路结构图；图2为本发明实施例提供的基于交叉耦合施密特触发器型反相器的物理不可克隆函数电路结构的局部电路结构图；图1为本发明实施例提供的基于交叉耦合施密特触发器型反相器的物理不可克隆函数电路结构的整体电路结构图。如图所示，一种基于施密特触发器型反相器的物理不可克隆函数电路结构，其特征在于，包括行译码器rd、列译码器cd、多路选择器mux、基本单元阵列ca及直流电源v；所述基本单元阵列ca用于产生二进制的输出信号，所述基本单元阵列ca由n个基本单元列所组成，每一所述基本单元列包含m个基本单元c
r
，其中，m及n均为大于1的整数。每一所述基本单元c
r
均由交叉耦合的两个图2中的施密特触发器型反相器s所组成，每一所述施密特触发器型反相器s的电路特性因半导体加工工艺的偏差而存在细微差异，每一所述基本单元c
r
包含的一个所述施密特触发器型反相器s的输入端v
in
与另一所述施密特触发器型反相器s的输出端v
out
的连接点作为所述基本单元c
r
的第一耦合端a，一个所述施密特触发器型反相器s的输出端v
out
与另一所述施密特触发器型反相器s的输入端v
in
的连接点作为所述基本单元c
r
的第二耦合端b，具体电路连接结构如图3所示；通过所述直流电源v对每一所述基本单元c
r
的第一耦合端a及第二耦合端b进行充电。
38.例如，若n＝m＝16，则基本单元阵列ca包含16个基本单元列，每一基本单元列包含16个基本单元c
r
，组成一个256位的puf电路结构实例；若n＝m＝4，则可组成一个16位的puf电路结构实例；若n＝m＝32，则可组成一个1024位的puf电路结构实例。
39.所述行译码器rd与每一所述基本单元c
r
进行连接，用于从多行基本单元中选择其中一行基本单元的输出信号作为每一所述基本单元行的输出信号；所述列译码器cd通过所述多路选择器mux与每一所述基本单元列进行连接，用于从多个所述基本单元列中选择一个基本单元列的输出信号输出。所述基于施密特触发器型反相器的物理不可克隆函数电路结构在工作过程中，根据行译码器rd对多行基本单元进行选通控制，根据列译码器cd对多个基本单元列进行选通控制，具体的，可通过行译码器rd发送选通信号至某一行基本单元，可通过列译码器cd发送选通信号至某一列基本单元列，则基本单元阵列ca中有且仅有一个基本单元c
r
同时接收到来自行译码器rd的选通信号及来自列译码器cd的选通信号，被选通的一个基本单元c
r
的第一耦合端a被接通，则多路选择器mux可通过列译码器cd获取被选通的基本单元c
r
的第一耦合端a的电压值，作为多路选择器mux从基本单元阵列ca中接收到的输出信号，多路选择器mux可通过输出端口v
r
将输出信号输出至其他设备。
40.在更具体的实施例中，所述施密特触发器型反相器s包括第一晶体管p2、第二晶体管p1、第三晶体管p0、第四晶体管n1、第五晶体管n2及第六晶体管n0；所述第一晶体管p2的栅极、所述第二晶体管p1的栅极、所述第四晶体管n1的栅极及所述第五晶体管n2的栅极均与所述施密特触发器型反相器s的输入端v
in
相连接，所述第二晶体管p1的漏极、所述第三晶体管p0的栅极、所述第四晶体管n1的漏极及所述第六晶体管n0的栅极均与所述施密特触发器型反相器s的输出端v
out
相连接；所述第一晶体管p2的源极与所述直流电源v相连接、其漏极同时与所述第二晶体管p1的源极及所述第三晶体管p0的源极相连接，所述第五晶体管n2的漏极同时与所述第四晶体管n1的源极及所述第六晶体管n0的源极相连接、其源极接地，所述第三晶体管p0的漏极接地，所述第六晶体管n0的漏极与所述直流电源v相连接。在更具体的实
施例中，所述第一晶体管p2、所述第二晶体管p1及所述第三晶体管p0均为pmos晶体管，其中，所述第四晶体管n1、所述第五晶体管n2及所述第六晶体管n0均为nmos晶体管。
41.当输入端v
in
的输入信号从0到1(输入端v
in
的电压值由低电平变为高电平)进行变化时，由于输出信号与输入信号为反相，输出端v
out
的输出信号应由1到0(输出端v
out
的电压值由高电平变为低电平)发生变化，在此变化过程中，与输出端v
out
相连接的第六晶体管n0导通，电流从直流电源v经过第六晶体管n0对n点进行充电，该反馈使得第四晶体管n1被截止，在初始阶段输出端v
out
维持在高电平，导致输出端v
out
由1到0的变化产生延迟，随后随着输入端v
in
的电压值持续升高，第四晶体管n1和第五晶体管n2均导通，使得n点开始放电，输出端v
out
最终到达低电平。同理，当输入端v
in
的输入信号从1到0变化时，第三晶体管p0的栅极输入一开始为0，其反馈也使得输出端v
out
的电压值维持在低电平，p点的低电平也使得输出端由0到1的变化产生延迟，最后当第一晶体管p2及第二晶体管p1导通后，输出端v
out
的输出信号变化为高电平。
42.在更具体的实施例中，所述直流电源v的电压vdd可在0.1v
‑
0.15v以及0.9v
‑
1.5v之间进行调节。施密特触发器s可分为上下两部分，其中，上半部分主要由第一晶体管p2、第二晶体管p1及第三晶体管p0组成，下半部分主要由第四晶体管n1、第五晶体管n2及第六晶体管n0组成。当其中一个基本单元c
r
被选中后，与直流电压v连通的开关打开并对该基本单元c
r
的第一耦合端a及第二耦合点b进行充电，此时，基本单元c
r
中两个施密特触发器s由于工艺误差带来的电路特性的细微差别产生正反馈(输入端v
in
由0至1进行变化，此时输出端v
out
对应由1至0进行变化；或者是输入端v
in
由1至0进行变化，此时输出端v
out
对应由0至1进行变化)，最终第一耦合端a及第二耦合点b的电压保持稳定，达到两种相反的情况：(1)第一耦合端a输出为低电平、第二耦合点b输出为高电平；(2)第一耦合端a输出为高电平、第二耦合点b输出为低电平。如图3所示，若最终到达上述情况(1)，则此时实际工作的电路为该基本单元c
r
中第一个施密特触发器s的上半部分和第二个施密特触发器s的下半部分；若最终到达上述情况(2)，则此时实际工作的电路为该基本单元c
r
中第一个施密特触发器s的下半部分和第二个施密特触发器s的上半部分。
43.施密特触发器s的两个阈值公式可采用公式(1)及公式(2)进行表示：
[0044][0045][0046]
其中，v
h
是施密特触发器型反相器s的输入端v
in
由0至1进行变化的阈值电压，v
l
是施密特触发器s的输入端v
in
由1至0进行变化的阈值电压，k
n2
是第五晶体管n2的尺寸，k
n0
是第六晶体管n0的尺寸，k
p2
是第二晶体管p2的尺寸，k
p0
是第三晶体管p0的尺寸，v
thn
是施密特触发器s下半部分的nmos管的阈值电压，v
thp
是施密特触发器型反相器s上半部分的pmos管的阈值电压，vdd是直流电源v的电压值。
[0047]
图4为本发明实施例提供的基于交叉耦合施密特触发器型反相器的物理不可克隆函数电路结构的效果示意图，如图4(a)所示，当vdd1为0.8v时，v
h
与v
l
两个阈值电压之差v
g1
为206mv；当vdd2为1.0v时，v
h
与v
l
两个阈值电压之差v
g2
为260mv；当vdd3为1.2v时，v
h
与v
l
两个阈值电压之差v
g3
为360mv，直流电源v的电压值vdd在较宽范围内进行变化时，两个阈值电压之间依然较为明显的差值，这表明基于交叉耦合施密特触发器型反相器的物理不可克隆函数电路结构能够有效的抵抗电压变化带来的干扰，能够适用于较宽的电压值范围，具有可靠性高的特点。
[0048]
其中，所述直流电源v的电压vdd偏置在0.1v
‑
0.15v下，所述施密特触发器型反向器作为普通反相器进行使用。在电路的功耗方面，与普通的反相器相同，当电路处于稳定输出的状态的时候，施密特触发器s中的上半部分或者下半部分是完全关断的，没有形成完整的电流通路，因此电路在最终稳定后的静态功耗非常小，只有在最初的正反馈阶段(第一耦合端a由0至1进行变化的阶段、此时第二耦合端b对应由1至0进行变化，或者是第一耦合端a由1至0进行变化的阶段、此时第二耦合端b对应由0至1进行变化)，电路中出现完整的通路时才会产生一定的动态功耗，因此整个电路的整体功耗十分之低。当直流电源v的电压vdd不小于0.15v时(具体为0.9
‑
1.5v)，上述电路结构作为常规的物理不可克隆函数puf电路结构进行使用。如图4(b)所示，当稳压电压的电压vdd4为100mv时，施密特触发器s的两个阈值电压v
h
及v
l
的曲线和反相器完全相同(最低在100mv即可实现反相器的功能)，由于puf电路结构中每个基本单元c
r
的结构实际上为施密特触发器的耦合结构，该电路在100mv的情况下能够起到静态随机存取存储器(static random
‑
access memory，sram)的作用，因此在一些电气装置中能够同时作为静态随机存取存储器进行复用，从而减小实际电路的面积，进而降低成本。
[0049]
具体的，所述施密特触发器s包含的多个晶体管的尺寸因半导体加工工艺的偏差而存在细微差异，由于每一晶体管的尺寸具有细微差异，因此制作得到的多个施密特触发器s的电路特性因其中包含的晶体管的尺寸差异而存在差异。在更具体的实施例中，所述物理不可克隆函数电路结构采用互补金属氧化物半导体(complementary
‑
metal
‑
oxide
‑
semiconductor,cmos)工艺制作得到。其中，所述物理不可克隆函数电路结构采用65nm的互补金属氧化物半导体工艺制作得到。
[0050]
可靠性是表征一个puf电路结构在不同的环境下能够保持正确输出能力的性能参数。在实际的应用中，类似温度和电压等环境参数的变化可能会影响puf电路的输出。如果外界环境的干扰太大，那么puf电路结构的输出可能会变成完全相反的，即产生了误码。一个puf电路产生误码的比例即误码率(bit error rate,ber)。为了表征出puf电路在不同环境下工作的稳定性，可靠性测量是十分重要的。可靠性能够表征出在不同的环境下，如果输入相同的信号，puf电路输出能否得到同样的结果，可靠性r＝1
‑
ber，也即是误码率越低可靠性越高。可靠性主要基于片内汉明距离hd计算得到，一个理想工作的puf电路在所有的环境下，输入相同的信号均会得到完全一样的输出，即片内汉明距离hd应当为0。误码率ber的计算公式如公式(3)所示：
[0051][0052]
上述公式中r
i
为第i个puf芯片在正常工作温度(或正常电压)条件下所测得的n位
二进制的输出信号，r
i,j
是在非正常温度(或非正常电压)条件下测量第j次得到的n位二进制的输出信号。其中i的最大值为所拥有的puf芯片总个数；j的最大值为非正常工作温度(或非正常电压)条件下测量的总次数；hd(r
i
,r
i,j
)表示r
i
同r
i,j
两者之间的汉明距离。
[0053]
图5为本发明实施例提供的基于交叉耦合施密特触发器型反相器的物理不可克隆函数电路结构的效果示意图；图6为本发明实施例提供的基于交叉耦合施密特触发器型反相器的物理不可克隆函数电路结构的效果示意图。如图5及图6所示，采用65nm的cmos工艺制作得到puf电路结构(以下测试过程所涉及的puf电路结构均采用65nm的cmos工艺制作得到)，本实施例中puf电路结构的测试温度为从
‑
40摄氏度到120摄氏度，测试电压为从0.9v到1.5v，为了体现本实施例的puf电路结构相比于传统的sram puf结构有更好的性能，图5及图6中分别将本实施例得到的puf电路结构和传统sram puf结构的可靠性相对比，图5及图6中，浅色线条均为本实施例的基于施密特触发器型反相器puf电路结构的测试结果，深色线条均为传统sram puf结构的测试结果。可以看到，在温度、电压大范围变化的情况下，本实施例基于施密特触发器型反相器的puf电路结构的误码率均低于传统sram puf结构。由仿真结果可以计算得到，本实施例基于施密特触发器型反相器的puf电路结构的温度可靠性为98.9％，电压可靠性为97.1％。可见在正常电压幅度下，利用施密特触发器的回滞特性，本实施例的puf电路结构相较传统sram puf结构的可靠性更高。
[0054]
作为puf电路性能测试的另一重要指标，唯一性是为了测试出在不同的芯片上输入相同的激励信号时，得到的输出信号的区别。为了保证所生成密钥的保密性能，需要保证puf电路的唯一性接近50％，也即是对于一对固定长度的二进制码流，其归一化汉明距离的最大理想值(即二者最大的归一化差异)为50％。因此，在相同的环境条件下，我们通过将相同的输入激励应用于不同的puf芯片来比较各puf电路结构的输出信号响应，计算出不同puf电路结构之间的片间汉明距离(inter
‑
puf hd)，从而可以对puf电路结构的唯一性进行量化，具体公式可表示为公式(4)：
[0055][0056]
其中r
u
和r
v
是两个不同的puf芯片u和v对于相同输入激励的n位二进制的输出信号，m为puf芯片的总数，u表示唯一性。
[0057]
具体的，本发明在相同的环境(测试温度为27℃，vdd为1.2v)和输入激励的情况下仿真了1000个puf芯片，经拟合后的高斯分布均值μ为0.4966，对应的唯一性为49.66％，与理想值50％十分接近。
[0058]
随机性是指puf电路结构生成二进制码流的随机程度。在加密密钥管理和设备识别/认证应用中，puf的随机性是一个非常重要的指标。为了验证puf电路结构输出的二进制码流具有足够的随机性，本发明采用了国际公认的nist随机性测试工具及acf随机性测试工具。
[0059]
对于每个nist测试选项，通过计算其置信度(p值)，可以很好地对puf电路结构所生成二进制码流的随机性进行量化。通常nist测试结果的p值应大于0.01，这样其产生的信息源的置信水平才可以达到99％并被视为是随机的。如表1所示,本发明所构建的一个20
×
256位(n＝m＝16)puf电路结构实例的输出信号码流通过了所有nist测试选项，表中的p值均大于0.01，表示puf满足了随机性的要求。
[0060]
测试名称基本单元位数置信度(p)frequency51200.834308block frequency51200.090936cumulative sums51200.911413runs51200.122325longest run51200.213309fft51200.025193approximate entropy51200.911413serial51200.834308
[0061]
表1
[0062]
在进行acf随机性测试过程中，采用本实施例制作得到的10个不同的puf电路结构(其中，n＝m＝16)，分别测试每一个puf电路结构实例的输出值并合成一串2560位的二进制码流。图7为本发明实施例提供的基于施密特触发器型反相器的物理不可克隆函数电路结构的效果示意图，如图7所示，acf的测试结果表明，本发明在95％的置信区间(图7中上下两条横线的范围内)对应的自相关系数值为0.0198，很好地满足了puf电路结构对随机性的要求。
[0063]
由于读取时的稳定状态不存在直流通路，因此本实施例的puf电路结构读取过程功耗十分小，能够在100m的运行频率下达到35fj/bit。
[0064]
在本发明实施例所提供的基于交叉耦合施密特触发器型反相器的物理不可克隆函数电路结构，包括行译码器、列译码器、多路选择器、基本单元阵列及直流电源，基本单元由交叉耦合的两个施密特触发器所组成，每一施密特触发器型反相器的电路特性因半导体加工工艺的偏差而存在细微差别。上述基于交叉耦合施密特触发器型反相器的物理不可克隆函数电路结构，利用每一施密特触发器型反相器的电路特性的差别作为物理不可克隆函数电路结构的熵源，使所得到的物理不可克隆函数电路结构能够有效的抵抗电压、温度变化带来的干扰，具有适用电压范围广、可靠性高的特点，还可作为静态随机存取存储器进行复用，从而可大幅减小实际电路的面积，进而降低生产成本。
[0065]
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。